KR101017753B1 - 반도체 소자 형성 방법 - Google Patents

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Abstract

본 발명은 스페이서가 형성되는 층을 다층으로 형성하고 언더 컷 구조를 형성하여 스페이서 하부의 두께를 증가시켜 패턴의 CD(Critical Dimension)를 증가시킬 수 있는 기술을 개시한다.
DPT, SPT, 언더 컷, 스페이서, CD

Description

반도체 소자 형성 방법{Method for manufacturing semiconductor device}
도 1a 내지 도 1e는 일반적인 SPT를 이용하는 반도체 소자 형성 방법을 나타낸 단면도들이다.
도 2a 내지 도 2f는 본 발명에 따른 SPT를 이용하는 반도체 소자 형성 방법을 나타낸 단면도들이다.
<도면의 주요 부분에 대한 부호 설명>
22: 피식각층
24: 산화막
25: 산화막 패턴
26: 다결정 실리콘막
27: 다결정 실리콘막 패턴
28: 감광막 패턴
30: 스페이서
32: 패턴
본 발명은 반도체 소자 형성 방법에 관한 것으로, 더욱 상세하게는 다중 노광 공정(Multi Exposure Technology; MET)에 의한 SPT(Spacer Patterning Technology)를 통해 스페이서의 두께를 조절하여 패턴의 CD(Critical Dimension)를 조절할 수 있는 반도체 소자 형성 방법에 관한 것이다.
일반적으로, 반도체 제조 공정은 가공(fabrication), 전기적 다이 분류(electrical die sorting), 조립(assembly) 및 검사(test)로 구분된다.
가공 공정은 웨이퍼에 확산, 사진, 식각, 박막 공정 등을 여러 차례 반복 진행하면서 전기 회로들을 형성하여 웨이퍼 상태에서 전기적으로 완전하게 동작하는 반제품이 만들어지는 모든 과정을 말한다.
한편, 반도체 소자가 고집적화됨에 따라 회로를 구성하는 패턴의 크기 및 간격(pitch)이 점점 감소하고 있다.
또한, 반도체 소자가 고집적화됨에 따라 가공 공정 중 사진 공정 기술은 마스크 설계를 정교하게 해줌으로써 마스크를 통해 나오는 빛의 양을 적절히 조절하고, 새로운 감광제의 개발, 고구경(high numerical aperture) 렌즈를 사용하는 스캐너(scanner)의 개발, 변형된 마스크를 개발하는 등의 노력에 의해 반도체 소자 제조 장치가 갖고 있는 기술적인 한계를 극복하고 있다.
하지만, 현재 사용되는 광원, 예를 들어 KrF, ArF 등을 사용하여 진행하는 노광 및 해상 능력의 한계로 인하여 원하는 패턴의 폭 및 간격을 형성하기 어려운 실정이다.
이에 미세한 패턴의 크기 및 간격을 갖는 감광막 패턴을 형성하기 위한 여러 가지 연구가 계속되고 있다.
그 중의 한 가지 방법은 두 번의 사진 공정을 수행하여 패턴을 형성하는 DPT(Double Patterning Technology) 방법이 있고, 다른 방법으로는 스페이서를 이용하여 패턴을 형성하는 SPT(Spacer Patterning Technology)가 사용되고 있다.
도 1a 내지 도 1e는 일반적인 SPT를 이용하는 반도체 소자 형성 방법을 나타낸 단면도들이다.
도 1a를 참조하면, 피식각층(12) 상부에 산화막을 증착하고, 사진 및 식각 공정을 통해 산화막 패턴(14)을 형성한다.
도 1b 및 도 1c를 참조하면, 산화막 패턴(14) 측벽에 스페이서(16)를 형성하고, 산화막 패턴(14)을 제거한다.
도 1d 및 도 1e를 참조하면, 스페이서(16)를 식각 마스크로 사용하여 피식각층(12)을 식각하고 스페이서(16)를 제거하여 원하는 피식각층 패턴(18)을 형성한다. 여기서, 피식각층(12)에 형성된 패턴(8)의 크기(critical dimension; CD)는 스페이서(16)의 두께에 의해 결정된다. 즉, 스페이서(16)의 두께에 따라서 패턴(18)의 CD(critical dimension)가 정해지기 때문에 스페이서(16)의 두께와 동일한 CD의 패턴(18)이 형성된다.
상기와 같은 일반적인 SPT를 이용할 경우 스페이서의 두께에 따라서 라인 패턴의 CD(critical dimension)가 정해지기 때문에 일반적인 작은 크기의 라인/스페이스 패터닝에는 적용할 수 있지만, 큰 크기(CD)의 패턴을 형성하기 위해서는 스페이서의 두께를 두껍게 형성해야하지만 스페이서의 두께를 증가시키는데에는 한계가 있는 문제점이 있다.
본 발명은 스페이서가 형성되는 층을 다층으로 형성하고 언더 컷 구조를 형성하여 스페이서 하부의 두께를 증가시켜 패턴의 CD를 증가시킬 수 있는 반도체 소자 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자 형성 방법은
피식각층 상부에 식각비가 서로 다른 제 1 물질 층 및 제 2 물질 층을 순차적으로 형성하는 단계;
상기 제 2 물질 층 및 상기 제 1 물질 층을 순차적으로 식각하여 제 1 패턴을 형성하는 단계;
상기 제 1 패턴의 상기 제 1 물질 층에 대해 선택 식각 공정을 수행하여 언더 컷(under cut) 구조를 형성하는 단계;
상기 언더 컷 구조를 갖는 상기 제 1 패턴 측벽에 스페이서를 형성하는 단계;
상기 제 1 패턴을 제거하는 단계; 및
상기 스페이서를 이용하여 상기 피식각층을 식각하여 제 2 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제 1 패턴을 형성하는 단계는
상기 제 2 물질 층 상부에 감광막을 도포하고, 노광 및 현상 공정을 통해 감 광막 패턴을 형성하는 단계; 및
상기 감광막 패턴을 식각 마스크로 이용하여 상기 제 2 물질 층 및 상기 제 1 물질 층을 순차적으로 식각하는 단계를 포함하고,
상기 제 1 물질 및 상기 제 2 물질은 금속, 다결정 실리콘, 산화막, 질화막, 비정질 탄소 중의 어느 하나로 각각 형성하고,
상기 제 1 물질 층은 다수의 층으로 형성하는 것을 특징으로 한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공되는 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
본 발명은 스페이서가 형성되는 층을 다층으로 형성하고 언더 컷 구조를 형성하여 스페이서 하부의 두께를 증가시켜 패턴의 CD를 증가시킬 수 있는 기술을 개시한다.
도 2a 내지 도 2f는 본 발명에 따른 SPT를 이용하는 반도체 소자 형성 방법을 나타낸 단면도들이다.
도 2a를 참조하면, 피식각층(22) 상부에 산화막(24) 및 다결정 실리콘막(26)을 증착하고, 다결정 실리콘막(26) 상부에 감광막을 도포하고, 노광 및 현상 공정을 통해 감광막 패턴(28)을 형성한다. 여기서는 피식각층(22) 상부에 형성하는 두 개의 층을 산화막(24) 및 다결정 실리콘막(26)을 예를 들어 설명하였지만, 필요에 따라 식각비가 서로 다른 임의의 두 개의 물질, 예를 들어 금속, 질화막, 비정질 탄소 등을 선택하여 사용할 수 있다.
도 2b를 참조하면, 감광막 패턴(28)을 식각 마스크로 이용하여 다결정 실리콘막(26) 및 산화막(24)을 순차적으로 식각하여 산화막 패턴(25) 및 다결정 실리콘막 패턴(27)을 형성하고, 감광막 패턴(28)은 제거한다.
도 2c를 참조하면, 산화막 패턴(25)에 대해 불화수소(HF) 또는 BOE(Buffer Oxide Etchant) 용액을 이용한 세정 공정을 30초 내지 5분 동안 수행하여 언더 컷(under-cut) 구조를 형성한다.
도 2d를 참조하면, 전면 상부에 스페이서 물질 층을 증착하고 전면 식각을 통해 다결정 실리콘막 패턴(27) 및 산화막 패턴(25) 측벽에 스페이서(30)를 형성한다. 여기서 스페이서 물질은 질화막을 사용하는 경우를 예를 들어 설명하지만 필요에 따라 임의의 물질을 사용할 수 있다.
도 2e를 참조하면, 다결정 실리콘막 패턴(27) 및 산화막 패턴(25)을 제거한다.
도 2f를 참조하면, 스페이서(30)를 식각 마스크로 이용하여 피식각층(22)을 식각하여 원하는 패턴(32)을 형성하고, 스페이서(30)를 제거한다. 여기서, 피식각층(22)에 형성된 패턴(32)의 크기(critical dimension; CD)는 언더 컷 구조에 의해 증가된 스페이서(30) 하부의 두께에 의해 결정된다.
상기한 실시예에서는 스페이서가 형성되는 패턴을 형성하기 위해 2개의 물질 층을 형성하는 경우 예를 들어 설명하였지만 필요에 따라 다수 층을 형성하여 각 층에 언더 컷을 형성하여 스페이서 하부의 두께를 원하는 만큼 증가시킬 수 있다.
본 발명은 스페이서가 형성되는 층을 다층으로 형성하고 언더 컷 구조를 형성하여 스페이서 하부의 두께를 증가시켜 패턴의 CD를 증가시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 피식각층 상부에 식각비가 서로 다른 제 1 물질 층 및 제 2 물질 층을 순차적으로 형성하는 단계;
    상기 제 2 물질 층 및 상기 제 1 물질 층을 순차적으로 식각하여 제 1 패턴을 형성하는 단계;
    상기 제 1 패턴의 상기 제 1 물질 층에 대해 선택 식각 공정을 수행하여 언더 컷(under cut) 구조가 형성된 제 2 패턴을 형성하는 단계;
    상기 제 2 패턴 측벽에 스페이서를 형성하는 단계;
    상기 제 2 패턴을 제거하는 단계; 및
    상기 스페이서를 이용하여 상기 피식각층을 식각하여 제 3 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  2. 제 1 항에 있어서, 상기 제 1 패턴을 형성하는 단계는
    상기 제 2 물질 층 상부에 감광막을 도포하고, 노광 및 현상 공정을 통해 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각 마스크로 이용하여 상기 제 2 물질 층 및 상기 제 1 물질 층을 순차적으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 물질 및 상기 제 2 물질은 금속, 다결정 실리콘, 산화막, 질화막, 비정질 탄소 중의 어느 하나로 각각 형성하여 적층 구조를 이루는 것을 특징으로 하는 반도체 소자 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 1 물질 층은 다수의 층으로 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
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