KR100847827B1 - 고전압 트랜지스터의 제조 방법 - Google Patents

고전압 트랜지스터의 제조 방법 Download PDF

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Abstract

본 발명은 고전압 트랜지스터의 제조 방법에 관한 것으로, 고전압 트랜지스터 영역의 반도체 기판에 웰을 형성하고, 반도체 기판의 일부 영역에 소자 분리막을 형성한 후, 반도체 기판의 채널 영역이 형성될 영역의 일부를 포함하도록 기판의 표면 아래에 드리프트 영역을 형성한다. 이어서, 드리프트 영역의 일부와 중첩되도록 게이트 전극을 형성하고, 게이트 전극 양측의 드리프트 영역이 형성된 기판의 표면 아래로 소스 및 드레인 영역을 형성한다. 본 발명은 N-드레인 영역을 게이트 전극의 아래의 채널 영역의 일부와 중첩시켜 형성함으로써, 기판 전류가 감소하므로 동작 내압이 향상된다. 따라서 트랜지스터 성능이 개선된다.
드리프트 영역, 고전압 소자

Description

고전압 트랜지스터의 제조 방법{Method for Fabricating High Voltage Transistor}
도 1은 종래기술에 따른 고전압 트랜지스터의 구조를 나타내는 단면도.
도 2는 종래기술에 따른 고전압 트랜지스터의 문제점을 설명하기 위한 그래프.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 고전압 트랜지스터의 제조방법을 나타내는 공정 단면도.
도 4는 본 발명의 실시예에 따른 고전압 트랜지스터의 제조에 따른 효과를 설명하기 위한 그래프.
＜도면의 주요부분에 대한 부호의 설명＞
20 : 반도체 기판 22 : P-웰
24 : 소자분리막 26 : 이온주입 마스크 패턴
30 : N-드리프트 영역 32 : 게이트 전극
36 : 소스/드레인 영역
본 발명은 고전압 반도체 소자(high voltage transistor)의 제조 방법에 관한 것으로, 좀더 구체적으로는 고전압에 대하여 기판 전류를 방지할 수 있는 고전압 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 고전압 반도체 소자인 트랜지스터는 게이트(gate) 전압이 증가할수록 항복전압이 작아지기 때문에 게이트에 높은 전압을 인가하려면 더 높은 항복전압(breakdown voltage)을 가지는 구조의 반도체 소자를 만들어야 한다.
즉, 드레인과 소스 확산 영역 사이에 드리프트 영역(drift region)으로 알려진 긴 측면 경로가 뻗어있는 이중 확산 MOS(DMOS, double diffused MOS) 구조가 사용될 수 있다.
여기서, 드리프트 영역은 게이트에 의해 제어되는 채널 영역에서 드레인과 소스 사이에 가해진 임의의 고전압을 저하시켜 약 20V로 낮춘다. 또한, 트랜지스터의 전압 용량을 최대화하기 위해서는, 드리프트 영역은 이상적으로는 길고 또한 약하게 도핑 되어야 한다. 하지만, 이러한 특성은 트랜지스터가 턴온 되었을 때, 드리프트 영역이 전체 소자가 비교적 높은 저항을 가지는데 기여한다는 것을 의미할 뿐만 아니라 소자의 사이즈(size)가 커지고 또한 단위 폭(width)당 전류가 작아지는 단점을 갖는다.
도 1은 종래기술에 따른 고전압 트랜지스터의 구조를 나타내는 단면도이며, 도 2는 종래기술에 따른 고전압 트랜지스터의 문제점을 설명하기 위한 그래프이다.
도 1을 참조하면, 종래의 NMOS 반도체 소자는 P형 또는 N형 반도체 기판(10)과, 반도체 기판(10) 내에 형성된 고전압 P-웰 영역(HPWELL)(12)과, 반도체 기 판(10) 상에 형성되며 게이트 산화막(16a)과 게이트(16b) 및 스페이서(16c)로 이루어진 게이트 전극(16)과, 스페이서(16c)의 하부 및 기판의 활성 영역 내부에 형성되는 N-드리프트 영역(14)과, 게이트 전극(16)으로 노출된 N-드리프트 영역(14) 내에 각각 형성된 N+소스 영역(18a) 및 N+드레인 영역(18b)으로 이루어진 소스/드레인 영역(18)을 포함한다.
앞선 설명에서와 같이 종래 기술에 따른 NMOS 반도체 소자는 게이트 폴리와 드리프트 정션까지 오버랩되지 않은 구조로 설계하였다.
전술한 바와 같은 종래 기술에 따른 반도체 소자는 드레인 전압 전류 커브(Vd-Id curve) 측정시에는 10V까지 견디므로, 구동전압 7V까지 마진이 있는 것으로 생각하였다.
그러나, 상술한 종래의 고전압 트랜지스터에서는 동작 내압(트랜지스터가 온 상태로 되어 있을 때의 드레인 내압)이 낮다는 문제가 있었다. 특히, 게이트/소스 간 전압(Vgs)가 낮고, 드레인/소스 간 전압(Vds)가 높을 때에, 드레인 끝의 표면에 전계가 집중되어, 이 전계 집중 부분에 트랜지스터의 채널 전류 경로가 부딪치면, 소위 충돌 전리 현상(임팩트 이온화 현상)이 발생한다. 이것에 의해, 큰 기판 전류 (Isub)가 발생하여, 동작 내압이 열화되고 있었다. 이러한 이유로 도 2에 도시된 바와 같이, 드레인 전압이 9.75V에서 터지는 문제점이 발생한다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 반도체 소자의 구조를 변경하여 기판 전류의 특성을 개선할 수 있는 고전압 트랜지스터의 제조 방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 고전압 트랜지스터의 제조 방법은, 고전압 트랜지스터의 제조 방법에 있어서, 고전압 트랜지스터 영역의 반도체 기판에 웰을 형성하는 단계; 상기 반도체 기판의 일부 영역에 소자 분리막을 형성하는 단계; 상기 반도체 기판의 채널 영역이 형성될 영역의 일부를 포함하도록 상기 기판의 표면 아래에 드리프트 영역을 형성하는 단계; 상기 드리프트 영역의 일부와 중첩되도록 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 상기 드리프트 영역이 형성된 상기 기판의 표면 아래로 소스 및 드레인 영역을 형성하는 단계를 포함한다.
여기서, 상기 드리프트 영역은 소스 영역과 인접한 채널 영역의 일부와 중첩하여 형성하는 것이 바람직하다.
그리고 상기 드리프트 영역은 드레인 영역과 인접한 채널 영역의 일부와 중첩하여 형성하는 것이 바람직하다.
또한, 상기 드리프트 영역은 소스 및 드레인 영역과 인접한 채널 영역의 일부와 중첩하여 형성하되, 소스 영역의 중첩된 영역이 더 넓도록 형성하는 것이 바람직하다.
그리고 상기 드리프트 영역은 소스 및 드레인 영역과 인접한 채널 영역의 일부와 중첩하여 형성하되, 드레인 영역의 중첩된 영역이 더 넓도록 형성하는 것이 바람직하다.
실시예
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다. 그러나 실시예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 가급적 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 핵심을 흐리지 않고 더욱 명확히 전달하기 위함이다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 고전압 트랜지스터의 제조방법을 나타내는 공정 단면도이다.
도 3a에 도시된 바와 같이, 고전압 트랜지스터 형성영역과 저전압 트랜지스터 형성영역을 포함하는 기판(20)의 표면 아래로 저농도의 P형 불순물을 이온 주입함으로서, P-웰(P-well)(22)을 형성한다. 이어서, 통상적인 소자분리 공정을 수행하여, 상기 기판에 형성될 소자와 소자들을 분리(격리)하기 위한 소자 분리막(24)을 형성한다. 여기서, 상기 소자 분리막(24)은 셸로우 트렌치 소자분리(shallow trench isolation; STI)공정으로 형성함이 바람직하다. 여기서, 저전압 트랜지스터 형성영역은 도시하지 않았으며, 이하 생략하기로 한다.
도 3b 도시된 바와 같이, 높은 항복전압(breakdown voltage)을 만들기 위해 소자 분리막(24) 및 고전압 트랜지스터의 게이트 전극이 형성될 영역, 즉 채널 영역(A)에 이온주입 마스크 패턴(26)을 형성한다.
이어서, 이온주입 마스크 패턴(26)을 적용하여, N형 불순물을 노출된 기판의 표면에 선택적으로 이온 주입함으로써, 노출된 기판 표면 아래에 N형 불순물 층(28)을 형성한다.
그런 다음, 도 3c에 도시된 바와 같이, 이온주입 마스크 패턴(26)을 제거한 후, N형 불순물층(28)이 형성된 기판(20)을 약 1000℃ 내지 1200℃ 온도 하에서 어닐링(annealing)함으로써, 상기 N형 불순물을 확산시켜 각각의 N-드리프트(N-drift) 영역(30)을 형성한다.
여기서, 이온 주입 마스크 패턴(26)은 채널 영역(A)의 일부를 노출하도록 형성한다. 이러한 이온 주입 마스크 패턴은 반도체 기판의 소스 영역과 인접한 채널 영역(A) 또는 드레인과 인접한 영역의 채널 영역(A)의 일부를 노출시켜 형성할 수 있다.
또한, 이러한 이온 주입 마스크 패턴(26)은 반도체 기판(10)의 소스 영역과 인접한 채널 영역(A) 및 드레인 영역과 인접한 채널 영역(A)의 일부를 노출시켜 형성할 수 있다.
따라서, 후속의 공정에서 게이트 전극이 형성되면, 채널 영역(A)의 일부와 중첩되는 n-드리프트 영역(30)을 형성할 수 있다.
도 3d에 도시된 바와 같이, N-드리프트 영역(30)이 형성된 반도체 기판(20)의 전면에 고전압 소자의 게이트에 걸리는 전압에 맞는 두께를 갖는 산화막과 폴리실리콘층을 형성한다.
이어서, 통상의 포토 및 식각 공정을 수행하여 게이트 전극이 형성될 영역 이외에 존재하는 폴리실리콘층 및 게이트 산화막을 선택적으로 제거함으로서, 게이트 산화막(32a) 및 게이트(32b)가 순차적으로 적층된 게이트 전극(32)을 형성한다.
다음으로, 도 3e에 도시된 바와 같이, 게이트 전극(32)의 양측벽에 스페이서(32c)를 형성한다. 스페이서(32c)는 기판의 전면에 게이트 전극(32)을 덮도록 스페이서용 산화막을 증착하고, 이를 게이트(32b)가 노출되도록 에치-백(etch-back)함으로써 형성할 수 있다.
다음으로, 상기 필드 산화막 패턴 및 스페이서(32c)가 형성된 게이트 전극(32)을 커버하는 포토레지스트 패턴(34)을 형성한다.
이어서, 이온주입 마스크(34)에 의해 노출된 기판의 표면 아래로 고농도의 N형 불순물을 이온 주입함으로서, 상기 N-드리프트 영역 내에 존재하는 소스/드레인 영역(36)을 형성한다.
다음으로, 도 3f에 도시된 바와 같이, 에싱 스트립 공정을 수행하여 상기 이온주입 마스크를 제거한다. 그런 다음, 고전압으로 동작하는 트랜지스터를 형성하기 위해서는 저도핑 정션이 요구되며, 이를 위해 이온 주입 공정 후 고온으로 상기 불순물 이온을 확산시키는 과정을 수행한다.
상술한 바와 같이 본 발명의 실시예에 따르면, N-드리프트 영역을 게이트 전극의 아래의 채널 영역의 일부와 오버랩시켜 상기 반도체 기판의 표면에 형성한다. 따라서, 게이트 전극에 가하는 게이트/소스 간 전압(Vgs)보다 높은 드레인/소스 간 전압(Vds)를 인가시, 게이트 전극 아래의 드리프트 영역 부분의 표면을 공핍화시킬수 있도록 하여, 트랜지스터에 흐르는 채널 전류가 드리프트 영역의 끝의 표면의 전계 집중 부분에 부딪치는 것을 피하고, 그 공핍층의 아래쪽의 저농도 드리프트 영역을 흐르게 되기 때문에, 기판 전류(Isub)가 감소하여 동작 내압이 향상된다.
이러한 결과의 실험치가 도 4에 도시되어 있다. 도 4는 본 발명의 실시예에 따른 고전압 트랜지스터의 제조에 따른 효과를 설명하기 위한 그래프이다.
도시한 바와 같이, 본 발명의 실시예에 따르면, N-드리프트 영역을 게이트 전극의 아래의 채널 영역의 일부와 오버랩시켜 상기 반도체 기판의 표면에 형성함으로써, 드레인/소스 간 전압(Vds)이 11.5V에서도 견딜 수 있다.
또한, 채널 전류는 반도체 기판의 표면으로부터 떨어진 공핍층의 아래쪽을 흐르게 되기 때문에, 채널 전류를 담당하는 캐리어의 표면 산란도 감소되어, 트랜지스터의 구동 능력도 향상된다는 효과도 발휘한다.
지금까지 실시예를 통하여 본 발명에 따른 고전압 트랜지스터의 제조 방법에 대하여 설명하였다. 본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
이상 설명한 바와 같이, 본 발명은 N-드리프트 영역을 게이트 전극의 아래의 채널 영역의 일부와 중첩시켜 형성함으로써, 기판 전류(Isub)가 감소하므로 동작 내압이 향상된다. 따라서, 트랜지스터 성능이 개선된다.

Claims (5)

  1. 삭제
  2. 삭제
  3. 고전압 트랜지스터의 제조 방법에 있어서,
    고전압 트랜지스터 영역의 반도체 기판에 웰을 형성하는 단계;
    상기 반도체 기판의 일부 영역에 소자 분리막을 형성하는 단계;
    상기 반도체 기판의 소스 영역과 인접한 채널 영역의 일부 및 드레인 영역과 인접한 채널 영역의 일부를 노출시키되, 소스 영역에 인접한 채널 영역의 일부보다 드레인 영역과 인접한 채널 영역의 일부를 더 많이 노출시키는 이온 주입 마스크를 형성하는 단계;
    상기 이온 주입 마스크를 이용하여 이온 주입하여 상기 반도체 기판의 소스 영역에 인접한 채널 영역의 일부 및 상기 반도체 기판의 드레인 영역에 인접한 채널 영역의 일부 중 적어도 하나와 중첩되는 드리프트 영역을 형성하는 단계;
    상기 채널 영역에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극 양측의 상기 드리프트 영역이 형성된 상기 반도체 기판의 표면 아래로 소스 및 드레인 영역을 형성하는 단계를 포함하는 고전압 트랜지스터의 제조 방법.
  4. 제3항에 있어서, 상기 드리프트 영역을 형성하는 단계는,
    상기 반도체 기판의 소스 영역에 인접한 채널 영역의 일부 및 상기 반도체 기판의 드레인 영역에 인접한 채널 영역의 일부 중 어느 하나와 중첩하여 상기 드리프트 영역을 형성하는 것을 특징으로 하는 고전압 트랜지스터의 제조 방법.
  5. 제3항에 있어서, 상기 드리프트 영역을 형성하는 단계는,
    상기 반도체 기판의 소스 영역에 인접한 채널 영역의 일부 및 상기 반도체 기판의 드레인 영역에 인접한 채널 영역의 일부와 각각 중첩하여 형성하되, 중첩되는 영역의 크기를 서로 달리하여 상기 드리프트 영역을 형성하는 것을 특징으로 하는 고전압 트랜지스터의 제조 방법.
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