KR100538100B1 - 고전압 반도체 소자의 제조방법 - Google Patents
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Abstract
전기적 특성이 우수한 고전압 반도체 소자의 제조방법이 개시되어 있다. 제조 방법은 HV(High Voltage) 영역을 포함하는 기판에, 소자 분리 영역 및 게이트 영역을 정의하는 산화막 패턴을 형성한다. 산화막 패턴을 이온주입 마스크로 하여 산화막 패턴 양측의 HV영역 내에 존재하는 불순물 드리프트 영역을 형성한다. 게이트 형성영역에 형성되어 있는 산화막 패턴만을 선택적으로 제거한 후 게이트 전극을 형성한다. 그리고, 게이트 전극 양측의 기판 표면 아래로 제2불순물을 선택적으로 이온 주입시켜 소오스/드레인을 형성한다. 이와 같은 고전압 반도체 소자의 제조공정은 공정 조건의 변화에 민감하지 않고, 게이트 전극 형성시 드리프트 영역과 미스 얼라인 되는 문제점을 해결할 수 있다.
Description
본 발명은 고전압 반도체 소자(high voltage transistor)의 제조방법에 관한 것으로, 보다 상세하게는 15V 이상의 고전압에 대하여 고내압의 정션(junction)을 갖는 고전압 반도체 소자의 제조방법에 관한 것이다.
일반적으로 고전압 반도체 소자인 트랜지스터는 게이트(gate) 전압이 증가할수록 항복전압이 작아지기 때문에 게이트에 높은 전압을 인가하려면 더 높은 항복전압(breakdown voltage)을 가질 수 있는 구조를 갖는 반도체 소자를 만들어야 한다. 즉, 드레인과 소스 확산 영역 사이에 드리프트 영역(drift region)으로 알려진 긴 측면 경로가 뻗어있는 이중 확산 MOS(DMOS, double diffused MOS) 구조가 사용될 수 있다.
여기서, 드리프트 영역은 게이트에 의해 제어되는 채널 영역에서 드레인과 소스 사이에 가해진 임의의 고전압을 저하시켜 약 20V로 낮춘다. 또한, 트랜지스터의 전압 용량을 최대화하기 위해서는, 드리프트 영역은 이상적으로는 길고 또한 약하게 도핑 되어야 한다. 하지만, 이러한 특성은 트랜지스터가 턴온 되었을 때, 드리프트 영역이 전체 소자가 비교적 높은 저항을 가지는데 기여한다는 것을 의미할 뿐만 아니라 소자의 사이즈(size)가 커지고 또한 단위 폭(width)당 전류가 작아지는 단점을 갖는다.
이하, 첨부된 도 1a 내지 도 1f는 종래의 고전압 트랜지스터의 제조방법을 나타내는 공정단면도이다.
도 1a에 도시된 바와 같이, 고전압 트랜지스터 형성영역과 저전압 트랜지스터 형성영역을 포함하는 기판(10)의 표면 아래로 저농도의 p형 불순물을 이온 주입함으로서, P-웰(P-well)을 형성하였다. 이어서, 통상적인 소자분리 공정을 수행하여, 상기 기판에 형성될 소자와 소자들을 분리(격리)하기 위한 필드 산화막 패턴(12)을 형성하였다. 여기서, 저전압 트랜지스터 형성영역은 도시하지 않았다.
도 1b 및 도 1c에 도시된 바와 같이, 높은 항복전압(breakdown voltage)을 만들기 위해 상기 필드 산화막 패턴(12) 및 고전압 트랜지스터의 게이트 전극이 형성될 영역(A)에 이온주입 마스크 패턴(14)을 형성한다.
이어서, 이온주입 마스크 패턴(14)을 적용하여, n형 불순물을 노출된 기판의 표면에 선택적으로 이온 주입함으로서, 노출된 기판 표면아래에 n형 불순물 층(16)을 형성한다.
이후에, 상기 이온주입 마스크 패턴을 제거한 후, n형 불순물층(16)이 형성된 기판(10)을 약 1000 내지 1200℃ 온도하에서 어닐링(Annealing)함으로서, 상기 n형 불순물을 확산시켜 각각의 n-드리프트(n-drift)영역(18)을 형성한다.
도 1d에 도시된 바와 같이, n-드리프트 영역(18)이 형성된 상기 SOI 기판(10)의 전면에 고전압 소자의 게이트에 걸리는 전압에 맞는 두께를 갖는 산화막과 폴리실리콘층을 형성한다.
이어서, 통상의 포토 및 식각 공정을 수행하여 게이트 전극이 형성될 영역 이외에 존재하는 폴리실리콘층 및 게이트 산화막을 선택적으로 제거함으로서, 게이트 산화막 패턴(20a) 및 폴리실리콘층 패턴(22a)이 순차적으로 적층된 게이트 전극(24)을 형성한다.
도 1e 및 도 1f에 도시된 바와 같이, 이후, 게이트 전극(24)의 양측벽에 게이트 스페이서(26)를 형성하고, 상기 필드 산화막 패턴 및 스페이서(26)가 형성된 게이트 전극(24)을 커버하는 포토레지스트 패턴(30)을 형성한다.
이어서, 이온주입 마스크(30)에 의해 노출된 기판의 표면 아래로 고농도의 n형 불순물을 이온 주입함으로서, 상기 n-드리프트 영역 내에 존재하는 소오스/드레인 영역(28)을 형성하였다. 이후, 에싱 스트립 공정을 수행하여 상기 이온주입 마스크를 제거한다.
상기와 같이 고전압으로 동작하는 트랜지스터를 형성하기 위해서는 저도핑 정션이 요구되며, 이를 위해 이온 주입 공정 후 고온으로 상기 불순물 이온을 확산시키는 과정을 수행하여야 한다. 그러나, 상기 열 공정은 고전압 트랜지스터 이외의 다른 반도체 소자의 특성을 저하시키기 때문에, 상기에서도 설명한 바와 같이 게이트 전극을 형성하기 이 전에 드리프트 영역을 형성하고 있다.
이와 같은 제작 방법은 트랜지스터의 채널 길이(Channel length)가 이온주입 마스크에 의해 결정되기 때문에 재현성(Resolution)이 저하되는 문제 및 게이트 전극을 형성하기 위한 패터닝 공정시 상기 게이트 전극의 형성위치가 소오스/드레인 영역과 미스얼라인(Misalign)되는 문제가 항상 존재하기 때문에 안정적인 고전압 트랜지스터의 특성확보가 어려운 실정이다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 제조 공정조건의 변화에 영향이 작은 고전압 트랜지스터의 제조 방법을 제공하는데 있다.
상술한 바와 같은 목적을 달성하기 위한 본 발명은,
HV(High Voltage) 영역을 포함하는 기판에, 소자 분리 영역 및 게이트 영역을 정의하는 산화막 패턴을 형성하는 단계; 상기 산화막 패턴을 이온주입 마스크로 하여 노출된 기판의 표면 아래로 제1불순물을 이온 주입시켜, 상기 산화막 패턴 양측의 HV영역 내로 불순물 드리프트 영역을 형성하는 단계; 상기 게이트 형성 영역에 형성되어 있는 산화막 패턴만을 선택적으로 제거하는 단계; 상기 게이트 형성 영역 상에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극 양측의 기판 표면 아래로 제2불순물을 선택적으로 이온 주입시켜 소오스/드레인을 형성하는 단계를 포함한다.
이와 같은 방법으로 형성되는 고전압 반도체 소자는 채널의 길이가 상기 산화막 패턴의 크기에 의해 결정되고, 드리프트 영역을 형성하기 위한 이온주입이 셀프 얼라인 방식으로 적용되기 때문에 제조공정의 변화에 민감 하지 않는 장점을 가지고 있다. 또한, 게이트 전극 형성시 드리프트 영역과 미스 얼라인 되는 문제점을 해결할 수 있는 장점을 가지고 있다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 고전압 반도체 소자의 제조방법을 상세히 설명하기로 한다.
도 2는 본 발명에 의한 고전압 반도체 소자를 나타내는 단면도이다.
도 2에 도시한 바와 같은 고전압 반도체 소자는 기판에 형성되는 소자들을 서로 격리시키기 위한 소자 분리막 패턴(102)과, 상기 소자 분리막 패턴이 형성된 기판(100)과, 표면 아래로 p형 불순물을 이온 주입함으로 형성된 HV 영역인 p-웰(104)을 포함하고 있다.
그리고, 상기 P-웰이 형성된 기판(100) 표면 아래로 P-웰(104)보다 3~4배 농도가 높은 n형 불순물을 선택적으로 이온 주입함으로서 형성된 제1 및 제2 드리프트 영역(110a,120a)을 포함하고 있다. 상기 제1 및 제2 드리프트 영역(110a,120a) 사이에 존재하는 기판에 소정깊이로 형성된 리세스(130)와, 상기 제1 및 제2 드리프트 영역 상에서 중첩되게 형성되고, 게이트 산화막 패턴(122) 및 폴리 실리콘막 패턴(124)을 포함하는 게이트 전극(126)을 포함하고 있다.
또한, 상기 게이트 전극 양측벽에 형성된 게이트 스페이서(128), 상기 게이트 전극 일측의 제1 드리프트 영역(110a)에 내에 형성된 소오스 영역(140) 및 상기 제2드리프트 영역(120a)의 표면 내에 형성된 드레인 영역(150)을 포함하고 있다. 여기서 저전압 반도체 소자는 도시하지 않았다.
도 3a 내지 도 3e는 본 발명의 제1실시예로서 도 2에 도시된 고전압 반도체 소자의 제조방법을 나타내는 공정단면도이다.
도 3a를 참조하면, 고전압 트랜지스터 형성영역에 해당하는 기판(100)의 표면 아래로 저농도의 p형 불순물을 이온 주입하여 기판(100)의 표면하에 존재하는 P-웰(P-well;104)을 형성한다. 여기서, 상기 P-웰(104)은 고전압 트랜지스터를 형성하기 위한 HV(High Voltage)영역을 나타낸다.
이어서, 상기 기판(100)에 형성될 소자와 소자들을 서로 분리(격리)하기 위한 필드 산화막 패턴(102)과 게이트 전극이 형성될 HV영역(104)에 산화막 패턴(106)을 형성한다. 상기 필드 산화막 패턴(102)및 산화막 패턴(106)은 통상의 STI 공정 또는 LOCOS 공정에 의해 형성된다.
본 실시예에서는 필드 산화막 패턴(102)과 산화막 패턴(106)을 LOCOS 공정으로 동시에 형성하였다.
도 3b를 참조하면, 필드 산화막 패턴(102) 상에 이온 주입 마스크 패턴(108)을 형성한 후 상기 이온주입 마스크 패턴(108)과 산화막 패턴(106)을 이온 주입마스크로 적용하여, n형 불순물을 노출된 기판의 표면에 선택적으로 이온 주입함으로서, 산화막 패턴(106)의 양측 HV 영역에 각각 존재하는 제1 및 제2 불순물층(110,120)을 형성한다.
상기 산화막 패턴(106)의 크기에 의해 고전압 반도체 소자의 채널의 길이가 결정되며, 드리프트 영역을 형성하기 위한 이온주입이 셀프 얼라인 방식으로 적용되기 때문에 제조공정의 변화에 민감하지 않는 장점을 가지고 있다.
도 3c를 참조하면, 상기 이온주입 마스크 패턴을 제거한 후, 제1 및 제2 불순물층(110,120)이 형성된 기판(100)을 약 1000 내지 1200℃ 온도하에서 어닐링(Annealing)하여 저농도의 n형 불순물이 도핑된 제1 및 제2 드리프트 영역(110a,120a)을 형성한다. 여기서, 제1 및 제2 드리프트 영역(110a,120a)은 제1 및 제2 불순물층(110,120)에 도핑된 n형 불순물들이 열적 확산됨으로서 형성된다.
도 3d를 참조하면, 상기 산화막 패턴을 제거하여 게이트 전극이 형성되는 기판에 소정의 깊이를 갖는 리세스(도시하지 않음)를 형성한다. 여기서, 상기 산화막 패턴의 제거는 통상의 산화막 습식 또는 건식식각 공정을 수행함으로 제거된다.
이어서, 상기 리세스가 형성된 기판(100)의 상에 고전압 소자의 게이트 전극에 걸리는 전압에 맞는 두께를 갖는 게이트 산화막과 폴리실리콘층을 순차적으로 형성한다. 이후, 통상의 포토 및 식각 공정을 수행하여 게이트 전극이 형성될 영역 이외에 존재하는 폴리실리콘층 및 게이트 산화막을 선택적으로 제거함으로서, 게이트 산화막 패턴(122) 및 폴리실리콘 패턴(124)이 적층된 구조를 갖는 게이트 전극(126)을 형성한다.
도 3e에 도시된 바와 같이, 이후, 게이트 전극(126)의 양측벽에 게이트 스페이서(128)를 형성하고, 상기 필드 산화막 패턴(102) 및 스페이서(128)가 형성된 게이트 전극(126)을 커버하는 이온주입 마스크(160)를 형성한다.
이어서, 이온주입 마스크(160)에 의해 노출된 기판의 표면 아래로 고농도의 n형 불순물을 이온 주입함으로서, 상기 제1 드리프트 영역 내에 존재하는 소오스 영역(140)과 제2 드리프트 영역 내에 존재하는 드레인 영역(150)을 형성하였다.
이후, 에싱 스트립 공정을 수행하여 상기 이온주입 마스크를 제거함으로서, 도 2에 도시된 바와 같은 고전압 트랜지스터를 형성하였다.
도 4a 내지 4e는 본 발명의 제2실시예에 따른 불 휘발성 고전압 반도체 소자의 제조방법을 설명하기 위한 공정 단면도들이다.
도 4a를 참조하면, 고전압의 플래시 메모리 셀이 형성되는 영역에 해당하는 기판의 표면 아래로 저농도의 n형 불순물을 이온 주입하여 기판(200)의 표면하에 존재하는 n-웰(n-well;204)을 형성한다. 여기서, 상기 n-웰(204)은 고전압 플래시 메모리 셀을 형성하기 위한 HV(High Voltage)영역을 나타낸다.
이어서, 통상적인 소자분리 공정을 수행함으로서, 상기 기판에 형성될 소자와 소자들을 분리(격리)하기 위한 필드 산화막 패턴(202) 및 게이트 전극이 형성될 HV 영역에 산화막 패턴(206)을 형성하였다. 상기 필드 산화막 패턴(202)및 산화막 패턴(206)은 통상의 STI 공정 또는 LOCOS 공정에 의해 형성된다.
본 실시예에서는 필드 산화막 패턴(202)을 STI 공정으로 형성하고, 산화막 패턴(206)을 LOCOS 공정으로 형성하였다. 도면에 도시하지는 않았지만, 필드 산화막 패턴(102)과 산화막 패턴(106)은 LOCOS 공정으로 동시에 형성할 수 있다.
도 4b를 참조하면, 필드 산화막 패턴(202) 상에 이온 주입 마스크 패턴(108)을 형성한 후, 상기 이온주입 마스크 패턴(208)과 산화막 패턴(206)을 이온 주입마스크로 적용하여, p형의 불순물을 노출된 기판의 표면아래로 선택적으로 이온 주입함으로서, 산화막 패턴(206)의 양측 HV 영역에 존재하는 제1 및 제2 불순물층(210,220)을 형성한다.
상기 산화막 패턴의 크기(206)는 고전압 트랜지스터 채널의 길이를 결정하며, 드리프트 영역을 형성하기 위한 이온주입이 셀프 얼라인 방식으로 적용되기 때문에 제조공정의 변화에 민감하지 않는 장점을 가지고 있다.
도 4c를 참조하면, 상기 이온주입 마스크 패턴을 제거한 후, 제1 및 제2 불순물층(210,220)이 형성된 기판(200)을 약 1000 내지 1200℃ 온도하에서 어닐링(Annealing)하여 제1 및 제2 드리프트 영역(210a,220a)을 형성한다. 여기서, 제1 및 제2 드리프트 영역(210a,220a)상기 제1 및 제2 불순물층(110,120)의 p형 불순물들이 열적 확산됨으로서 형성된다.
도 4d를 참조하면, 상기 산화막 패턴을 제거하여 게이트 전극의 형성되는 기판 소정의 깊이를 갖는 리세스(도시하지 않음)를 형성한다. 여기서, 상기 산화막 패턴의 제거는 통상의 산화막 습식 또는 건식식각 공정을 수행함으로 제거된다.
이어서, 상기 리세스가 형성된 기판(200)의 상에 고전압 소자의 게이트 전극에 걸리는 전압에 맞는 두께를 갖는 게이트 산화막과, 플로팅 게이트용 제1폴리실리콘층과, 0N0 구조를 갖는 유전막 및 컨트롤 게이트용 제2폴리실리콘층을 순차적으로 형성한다.
이후, 통상의 포토 및 식각 공정을 수행하여 플래시 게이트 전극이 형성될 영역 이외에 존재하는 제2폴리실리콘층, ONO 구조를 갖는 유전막, 제1폴리실리콘층 및 터널 산화막을 선택적으로 제거함으로서, 터털 산화막 패턴(222) 및 플로팅게이트(224), 유전막 패턴(226) 및 컨트롤 게이트(228)가 적층된 구조를 갖는 플래시 게이트 전극(230)을 형성한다.
도 4e를 참조하면, 플래시 게이트 전극(230)의 양 측벽에 게이트 스페이서(232)를 형성하고, 상기 필드 산화막 패턴(202) 및 스페이서(232)가 형성된 게이트 전극(230)을 커버하는 이온주입 마스크(260)를 형성한다.
이어서, 이온주입 마스크(260)에 의해 노출된 기판의 표면 아래로 고농도의 p형 불순물을 이온 주입함으로서, 상기 제1 드리프트 영역 내에 존재하는 소오스 영역(240)과 제2 드리프트 영역 내에 존재하는 드레인 영역(250)을 형성한다. 이후, 에싱 스트립 공정을 수행하여 상기 이온주입 마스크를 제거함으로서 고전압 플래시 메모리 셀을 형성할 수 있다.
상술한 바와 같이, 본 발명에 의해 형성되는 고전압 반도체 소자의 채널 길이는 마스크 패턴으로 적용되는 산화막 패턴의 크기에 의해 결정되며, 드리프트 영역을 형성하기 위한 이온 주입이 셀프 얼라인 방식으로 적용되기 때문에 제조 공정의 변화에 민감하지 않다. 또한, 게이트 전극 형성시 상기 게이트 전극이 드리프트 영역과 미스 얼라인 되는 문제점을 해결할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 1f는 종래에 따른 고전압 반도체 소자의 제조방법을 설명하기 위한 공정 단면도들이다.
도 2는 본 발명의 제1실시예에 따른 고전압 반도체 소자를 나타내는 단면도이다.
도 3a 내지 도 3e는 도 2에 도시된 고전압 반도체 소자의 제조방법을 나타내는 공정 단면도이다.
도 4a 내지 4e는 본 발명의 제2실시예에 따른 불 휘발성 고전압 반도체 소자의 제조방법을 설명하기 위한 공정 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 필드 산화막 패턴
104 : p-웰 106 : 산화막 패턴
110 : 제1 불순물층 120 : 제2 불순물층
110a: 제1 드리프트 영역 120a: 제2 드리프트 영역
122 : 게이트 산화막 패턴 124 : 폴리실리콘 패턴
126 : 게이트 전극 128 : 게이트 스페이서
140 : 소오스 영역 150 : 드레인 영역
Claims (7)
- (a) HV(High Voltage) 영역을 포함하는 기판에, 소자 분리 영역 및 게이트 영역을 정의하는 산화막 패턴을 형성하는 단계;(b) 상기 산화막 패턴을 이온주입 마스크로 하여 노출된 기판의 표면 아래로 제1불순물을 이온 주입시켜, 상기 산화막 패턴 양측의 HV영역 내로 불순물 드리프트 영역을 형성하는 단계;(c) 상기 게이트 영역에 형성되어 있는 산화막 패턴만을 선택적으로 제거하는 단계;(d) 상기 게이트 형성 영역 상에 그 일측부가 상기 불순물 드리프트 영역에 각각 오버랩 되도록 게이트 전극을 형성하는 단계;(e) 상기 게이트 전극과 상기 소자 분리 영역의 산화막 패턴을 커버하는 이온 주입 마스크를 형성하는 단계; 및(f) 상기 이온 주입 마스크를 이용하여 상기 게이트 전극 양측의 기판 표면 아래로 제2불순물을 선택적으로 이온 주입시켜 소오스/드레인을 형성하는 단계를 포함하는 고전압 반도체 소자의 형성방법.
- 제1항에 있어서, 상기 HV 영역은 기판에 저 농도의 p형 또는 N형 불순물을 선택적으로 이온주입하여 형성하는 것을 특징으로 하는 고전압 반도체 소자의 형성방법.
- 제1항에 있어서, 상기 산화막 패턴 형성은,상기 기판의 필드 산화막 형성 영역 및 게이트 형성 영역을 노출시키는 질화막 패턴을 기판 상에 형성하는 단계;상기 질화막 패턴에 의해 노출된 기판을 산화시켜 상부와 저부가 돌출된 형상을 갖는 산화막 패턴을 형성하는 단계; 및상기 질화막 패턴을 제거하는 단계를 포함하는 LOCOS 공정에 의해 형성되는 것을 특징으로 하는 고전압 반도체 소자의 형성방법.
- 제1항에 있어서, 상기 산화막 패턴의 제거는 건식 식각공정 또는 습식 식각공정에 의해 제거되는 것을 특징으로 하는 고전압 반도체 소자의 형성방법.
- 삭제
- 제1항에 있어서, 상기 게이트 전극의 형성은,상기 기판 상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상에 폴리실리콘층을 형성하는 단계; 및상기 게이트가 형성될 영역 이외에 존재하는 폴리실리콘층 및 게이트 산화막을 제거하여 게이트 산화막 패턴 및 폴리실리콘층 패턴이 적층된 구조를 갖는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 반도체 소자의 형성방법.
- 제1항에 있어서, 상기 게이트 전극의 형성은,상기 기판 상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상에 플로팅 게이트용 제1폴리실리콘층을 형성하는 단계;상기 제1폴리실리콘층 상에 ONO 구조를 갖는 유전막을 형성하는 단계;상기 유전막 상에 컨트롤 게이트용 제2폴리실리콘층을 형성하는 단계; 및상기 게이트가 형성될 영역 이외에 존재하는 제2폴리실리콘층, 유전막, 제1폴리실리콘층 및 게이트 산화막을 제거하여 게이트 산화막 패턴, 플로팅 게이트, 유전막 패턴 및 컨트롤 게이트가 적층된 구조를 갖는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 반도체 소자의 형성방법.
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