CN105826380A - 半导体装置及其制造方法 - Google Patents

Abstract

本发明公开了一种半导体装置及其制造方法，其中，半导体装置包括：一半导体基板；一半导体层，设置于该半导体基板上；一第一阱，设置于该半导体层与该半导体基板内；一第二阱，设置于该半导体层内；一第一隔离元件，设置于该第一阱内；一第二隔离元件，设置于该第二阱内；一栅极结构，设置于该第一隔离元件与该第二隔离元件之间的该半导体层内；一第一掺杂区，设置于该第一阱内；以及一第二掺杂区，设置于该第二阱内，其中该栅极结构的一底面高于、低于或大体水平于该第一隔离元件的一底面。本发明的半导体装置及其制造方法提供的半导体装置实现了减少或避免不期望的电流拥挤效应及崩溃电压降低情形的产生。

Description

半导体装置及其制造方法

技术领域

本发明是关于集成电路装置，且特别是关于一种半导体装置及其制造方法。

背景技术

近年来，由于移动通讯装置、个人通讯装置等通讯装置的快速发展，包括如手机、基地台等无线通讯产品已都呈现大幅度的成长。于无线通讯产品当中，常采用横向扩散金氧半导体(LDMOS)装置的高电压元件以作为射频(900MHz-2.4GHz)电路相关的元件。

横向扩散金氧半导体装置不仅具有高操作频宽，同时由于可以承受较高崩溃电压而具有高输出功率，因而适用于作为无线通讯产品的功率放大器的使用。另外，由于横向扩散金氧半导体(LDMOS)装置可利用传统互补型金氧半导体(CMOS)工艺技术所形成，故其制作技术方面较为成熟且可采用成本较为便宜的硅基板所制成。

发明内容

依据一实施例，本发明提供了一种半导体装置，包括：一半导体基板；一半导体层，设置于该半导体基板上；一第一阱(well)，设置于该半导体层与该半导体基板内；一第二阱，设置于该半导体层内并邻近该第一阱；一第一隔离元件，设置于该第一阱内；一第二隔离元件，设置于该第二阱内；一栅极结构，设置于该第一隔离元件与该第二隔离元件之间的该半导体层内；一第一掺杂区，设置于该第一阱内；以及一第二掺杂区，设置于该第二阱内，其中该半导体基板、该半导体层、该第二阱具有一第一导电类型，而该第一阱、该第一掺杂区与该第二掺杂区具有相反于该第一导电类型的一第二导电类型，及该栅极结构的一底面高于、低于或大体水平于该第一隔离元件的一底面。

依据又一实施例，本发明提供了一种半导体装置的制造方法，包括：提供一半导体基板；形成一半导体层于该半导体基板上；形成一第一阱于该半导体层与该半导体基板内；形成一第二阱于该半导体层内并邻近该第一阱；形成一第一隔离元件于该第一阱内及一第二隔离元件于该第二阱内；形成一栅极结构于该第一隔离元件与该第二隔离元件之间的该半导体层内；以及形成一第一掺杂区于该第一阱内及一第二掺杂区于该第二阱内，其中该半导体基板、该半导体层、该第二阱具有一第一导电类型，而该第一阱、该第一掺杂区与该第二掺杂区具有相反于该第一导电类型的一第二导电类型，及该栅极结构的一底面高于、低于或大体水平于该第一隔离元件的一底面。

本发明的半导体装置及其制造方法提供的半导体装置实现了减少或避免不期望的电流拥挤效应及崩溃电压降低情形的产生。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配合所附的图式，作详细说明如下。

附图说明

图1为一剖面示意图，显示了依据本发明一实施例的一种半导体装置；

图2-5为一系列剖面示意图，显示了依据本发明一实施例的一种半导体装置的制造方法；

图6-8为一系列剖面示意图，显示了依据本发明另一实施例的一种半导体装置的制造方法；

图9为一剖面示意图，显示了依据本发明又一实施例的一种半导体装置；

图10为一剖面示意图，显示了依据本发明另一实施例的一种半导体装置；

图11为一剖面示意图，显示了依据本发明又一实施例的一种半导体装置；

图12为一剖面示意图，显示了依据本发明另一实施例的一种半导体装置；

图13为一剖面示意图，显示了依据本发明又一实施例的一种半导体装置；

图14为一剖面示意图，显示了依据本发明另一实施例的一种半导体装置；以及

图15为一剖面示意图，显示了依据本发明又一实施例的一种半导体装置。

附图标号说明：

10～半导体装置；

12～半导体基板；

14～半导体层；

16～第一阱；

18～第二阱；

20～第一隔离元件；

22～第二隔离元件；

26～栅绝缘层；

28～导电层；

30～掺杂区；

32～掺杂区；

34～路径；

36～转角；

100、200、300、400、500、600、700、800～半导体装置；

102～半导体基板；

104～半导体层；

106～阱；

108～阱；

110、110’、112～隔离元件；

114、114’～凹口；

116～栅绝缘层；

118～导电层；

120～掺杂区；

122～掺杂区；

130～路径；

132～转角；

G～栅极结构；

D1～距离；

D2～距离；

D3～深度差异；

D4～深度差异。

具体实施方式

请参照图1，显示了依据本发明的一实施例的一种半导体装置10的剖面示意图。在此，半导体装置10为本案发明人所知悉的一半导体装置且作为一比较例之用，其绘示为一横向扩散金氧半导体(LDMOS)装置，藉以说明本案发明人所发现的半导体装置10的遭遇电流拥挤效应及崩溃电压降低等问题。然而，图1所示的半导体装置10的实施情形并非用于限定本发明的范畴。

如图1所示，半导体装置10包括：一半导体基板12；一半导体层14，设置于半导体基板12上；一第一阱16，设置于半导体层14与半导体基板12内；一第二阱18，设置于半导体层内14并邻近第一阱16；一第一隔离元件20，设置于第一阱16内；一第二隔离元件22，设置于第二阱18内；一栅极结构G，设置于第一隔离元件20与第二隔离元件22之间的半导体层16上并部分覆盖第一隔离元件20；一第一掺杂区32，设置于第一阱16内；以及一第二掺杂区30，设置于第二阱18内。

如图1所示，半导体基板12例如为一硅基板，而半导体层14为采用如外延方法而形成于半导体基板12上的一外延半导体层，例如为一外延硅层。半导体基板12、半导体层14与第二阱18可具有如N型或P型的一第一导电类型，而第一阱16、第一掺杂区30与第二掺杂区32则具有如P型或N型的相反于第一导电类型的一第二导电类型。在此，栅极结构G显示为一平面型栅极(planargate)结构，其包括依序设置于半导体层14上的一栅绝缘层26与一导电层28，而第一隔离元件20与第二隔离元件22则显示为浅沟槽隔离(shallowtrenchisolation，STI)元件，其底面具有距半导体层14的顶面约为0.1-2微米的一距离D1。

如此，图1所示的半导体装置10可作为如横向扩散金氧半导体(LDMOS)装置的高电压元件之用。在此，第一阱16可作为一漂移区(driftregion)之用，第二掺杂区32设置于第二隔离元件22与栅极结构G之间的半导体层14内且位于第二阱18的一部内以作为一源极区(sourceregion)之用，而第一掺杂区30设置于第一隔离元件20不靠近栅极结构G的一侧的半导体层14内且位于第一阱16的一部内以作为一漏极区(drainregion)之用。于操作半导体装置10时可于栅极结构G与第一掺杂区30掺杂区与第二掺杂区32处施加适当偏压(未显示)，因此如电子或空穴(hole)的载子(未显示)便可自第二掺杂区32处沿一路径34而流通至第一掺杂区30处。然而，载子于沿着此路径34的流通过程中，易因于第一隔离元件20的一转角36处附近因路径34的大角度转变情形因而于此转角36处产生了电流拥挤效应，因而影响了半导体装置10的可靠度。另外，于半导体装置10操作时，也可发现到相关电力线分布情形(未显示)也会于第一隔离元件20的此转角36处产生电场拥挤效应，因而降低了半导体装置10的崩溃电压表现。

因此，本发明提供了一种半导体装置及其制造方法，以提供可作为如横向扩散金氧半导体(LDMOS)装置的高电压元件之用的一种半导体装置，以期减少或避免前述不期望的电流拥挤效应及崩溃电压降低情形的产生，并提供具较可靠及较佳电性表现的一种半导体装置。

请参照图2-5，显示了依据本发明一实施例的一种半导体装置100的制造方法的一系列剖面示意图。

请参照图2，首先提供如硅基板的一半导体基板102。于一实施例中，半导体基板102具有如P型(p-type)的第一导电类型以及介于0.001至1000欧姆-厘米(Ω-cm)的电阻率(resistivity)。接着于半导体基板102上通过如外延成长的方法以形成如硅层(siliconlayer)的一半导体层104。此半导体层104可临场地掺杂有如P型的第一导电类型的掺质，且具有约为0.001至1000欧姆-厘米(Ω-cm)的电阻率(resistivity)。于一实施例中，半导体层104的电阻率大于半导体基板102的电阻率。接着，通过一图案化掩膜层的使用及一离子注入工艺的施行(皆未显示)，于半导体层104与半导体基底102的一部内形成一阱106。阱106内掺杂有相反于半导体层104与半导体基底102的第一导电类型的第二导电类型的掺质，例如为N型掺质，且具有约为0.01至100欧姆-厘米(Ω-cm)的电阻率(resistivity)。

请参照图3，于去除用于形成阱106的图案化掩膜层后，接着通过另一图案化掩膜层的使用及另一离子注入工艺的施行(皆未显示)，于相邻阱106的半导体层104的一部内形成一阱108。阱108内掺杂有相同于半导体层104与半导体基底102的第一导电类型的掺质，例如为P型掺质，且具有约为0.01至100欧姆-厘米(Ω-cm)的电阻率(resistivity)。接着，于阱106的一部内形成一隔离元件110以及于阱108的一部内形成一隔离元件112。此些隔离元件110与112在此显示为浅沟槽隔离(shallowtrenchisolation，STI)元件，其可通过传统浅沟槽隔离元件的工艺所形成而包括有如氧化硅的绝缘材料，而隔离元件110与112的底面则距半导体层104的顶面约0.1–2微米的一距离D2。

请参照图4，于去除用于形成阱108的图案化掩膜层后，接着通过另一图案化掩膜层的使用及另一蚀刻工艺的施行(皆未显示)，于相邻的阱106与108的半导体层104的一部内形成一凹口114。于形成凹口114的过程中，可选择性地去除阱106内的隔离元件110的一部，进而形成有具有类U形(U-likeshape)的凹口114。值得注意的是，在此凹口114的底面大体水平于隔离元件110与112的底面，因此凹口114的底面与隔离元件110与112的底面之间大体不具有深度差异。接着形成图案化的一栅极结构G于为凹口114所露出的半导体层104与隔离元件110的表面上以及邻近凹口114的半导体层104的表面上。在此，图案化的栅极结构G邻近于隔离元件110且部分覆盖了隔离元件110的顶面。图案化的栅极结构G可包括依序设置的一栅绝缘层116与一导电层118。基于简化的目的，图案化的栅极结构G可通过传统栅极工艺所形成，其内栅绝缘层116与导电层118则可包括传统栅极结构材料，故在此不再详细描述其实施情形与相关制作情形。在此，设置于半导体层104内的凹口114内图案化的栅极结构G的部分的底面大体水平于隔离元件110与112的底面，且其间并不具有深度差异。

请参照图5，于去除用于形成凹口114的图案化掩膜层后，接着通过图案化掩膜层的使用及离子注入工艺的施行(皆未显示)，于邻近隔离元件110未接触栅极结构G的阱106的一部内形成一掺杂区120，以及于隔离元件112与栅极结构G之间的阱108的一部内形成一掺杂区122。而掺杂区120与122内掺杂有相反于半导体层104、半导体基底102与阱108的第一导电类型的一第二导电类型的掺质，例如为N型掺质，且具有约为0.1至10欧姆-厘米(Ω-cm)的电阻率(resistivity)。

工艺至此，便大体完成了半导体装置100的制作。如图5所示的半导体装置100可作为如横向扩散金氧半导体(LDMOS)装置的高电压元件之用。阱106可作为一漂移区(driftregion)之用，而掺杂区122可作为一源极区(sourceregion)之用，及掺杂区120可作为一漏极区(drainregion)之用。于操作半导体装置100时可于栅极结构G与掺杂区120与122处施加适当偏压(未显示)，因此如电子或空穴的载子(未显示)便可自掺杂区122处沿一路径130而流通至掺杂区120处。在此，载子于沿着路径130的流通过程中，由于此处栅极结构G的一部设置于半导体层104内且其底面大体水平于与邻近的隔离元件110的底面，故载子并不会如图1所示的半导体装置10般于隔离元件130的一转角132处因路径130的角度转变情形而于此转角132处产生电流拥挤效应，进而便可确保半导体装置100的可靠度。另外，通过如图5所示的设置情形，于半导体装置100操作时，也可发现到相关电力线分布情形(未显示)并不会于隔离元件110的此转角132处产生电场拥挤效应，进而并不会降低半导体装置100的崩溃电压表现。

因此，通过图2-5所示的制造方法，便可提供具有减少或不具有前述不期望的电流拥挤效应及崩溃电压降低情形的产生的一种半导体装置100，其适用于如横向扩散金氧半导体(LDMOS)装置的高电压元件之用。

请参照图6-8，显示了依据本发明另一实施例的一种半导体装置的制造方法的一系列剖面示意图。在此，图6-8所示的半导体装置的制造方法是由修改如图2-5所示的半导体装置的制造方法所得到，因此于下文中仅解说与图6-8与图2-5所示的半导体装置的制造方法之间的差异处，而于图式中相同标号是代表相同元件。

请参照图6，通过相似于图2-3所示的制造方法，以提供图6所示的相似于图3结构的一结构。然而，于图6中，所形成的隔离元件110’除了包括如图2所示的隔离元件110的部分外，其更包括朝阱108沿伸且设置于阱108内的一部。

请参照图7，接着通过图案化掩膜层的使用及蚀刻工艺的施行(皆未显示)，于相邻阱106与108的半导体层104的一部内形成一凹口114’。于形成凹口114’的过程中，可选择性地去除跨越阱108与106的隔离元件110’的一部，进而形成具有类U形(U-likeshape)的凹口114’。值得注意的是，凹口114’的底面大体水平于隔离元件110与112的底面，因此凹口114’的底面与隔离元件110与112的底面并不具有深度差异。

请参照图8，接着形成一栅极结构G于为凹口114’所露出的半导体层104与隔离元件110’的表面及邻近凹口114’的半导体层104与隔离元件110’的表面上。在此，图案化的栅极结构G邻近于隔离元件110’且部分覆盖了隔离元件110的顶面。图案化栅极结构G可包括依序设置的一栅绝缘层116与一导电层118。基于简化的目的，图案化的栅极结构G可通过传统栅极工艺所形成，其内栅绝缘层116与导电层118则可包括传统栅极结构材料，故在此不再详细描述其实施情形与相关制作情形。在此，设置于半导体层104内的凹口114’内图案化的栅极结构G的部分的底面大体水平于隔离元件110与112的底面，且其间大体不具有深度差异。

请参照图8，接着通过相同于前述图5所示工艺的施行而大体完成了半导体装置100的制作。如图8所示的半导体装置100相同于图5所示的半导体装置100，故其亦适用于如横向扩散金氧半导体(LDMOS)装置的高电压元件的应用，且具有相同于图5所示的半导体装置100的减少或不具有不期望的电流拥挤效应及崩溃电压降低情形等技术功效。

本发明的半导体装置的实施情形并不以图5与图8所示的半导体装置100的实施情形为限，亦可包括如图9-15所示的半导体装置。在此，图9-15所示的半导体装置是由修改如图5、8所示的半导体装置100所得到，且于图9-15等图式中相同标号是代表相同元件。基于简化的目的，于图9-15中仅解说与图5、8所示半导体装置100之间的差异处。

请参照图9，显示了依据本发明另一实施例的一种半导体装置200的一剖面示意图。在此，不同于图5、8所示的半导体装置100的实施情形，于图9内所示半导体装置200中，设置于半导体层104内的栅极结构G的部分的底面低于隔离元件110与112的底面，而栅极结构G的部分的底面与隔离元件110与112的底面之间则具有少于0.1微米的深度差异D3。于一实施例中，此深度差异D3则较佳地少于0.05微米。如此，半导体装置200便可提供具有减少或不具有前述不期望的电流拥挤效应及崩溃电压降低等电性表现情形。

请参照图10，显示了依据本发明又一实施例的一种半导体装置300的一剖面示意图。在此，不同于图5、8所示的半导体装置100的实施情形，于图10内所示半导体装置300中，设置于半导体层104内的栅极结构G的部分的底面高于隔离元件110与112的底面，而栅极结构G的部分的底面与隔离元件110与112的底面之间具有少于0.1微米的深度差异D4。于一实施例中，此深度差异D4则较佳地少于0.05微米。如此，半导体装置300便可提供具有减少或不具有前述不期望的电流拥挤效应及崩溃电压降低等电性表现情形。

请参照图11，显示了依据本发明另一实施例的一种半导体装置400的一剖面示意图。在此，不同于图5、8所示的半导体装置100的实施情形，于图11内所示的半导体装置400中，栅极结构G仅设置于阱106的半导体层104内且覆盖了其邻近的隔离元件100的部分顶面，而掺杂区122则设置于邻近阱106的阱108的半导体层104的一部分内。

请参照图12，显示了依据本发明又一实施例的一种半导体装置500的一剖面示意图。在此，不同于图5、8所示的半导体装置100的实施情形，于图12内所示的半导体装置500中，隔离元件110沿伸并设置于阱108的一部分中，而栅极结构G仅设置于阱108内的半导体层104内且覆盖了其邻近的隔离元件110的部分顶面。

请参照图13，显示了依据本发明另一实施例的一种半导体装置600的一剖面示意图。在此，不同于图5、8所示的半导体装置100的实施情形，于图13内所示的半导体装置600中，隔离元件110沿伸并设置于邻近阱108的阱106的一部分中，而栅极结构G仅设置于阱108内的半导体层104内且邻近隔离元件110但并未覆盖隔离元件110的顶面。

请参照图14，显示了依据本发明又一实施例的一种半导体装置700的一剖面示意图。在此，不同于图5、8所示的半导体装置100的实施情形，于图14内所示的半导体装置700中，栅极结构G仅设置于阱106内的半导体层104内且覆盖了其邻近的隔离元件110的部分顶面，而掺杂区122则设置于邻近阱106的阱108的一部内。在此，栅极结构G具有类Z字形(zig-zag-likeshape)的剖面轮廓，而非如图5、8内所示的类U形(U-likeshape)的剖面轮廓。

请参照图15，显示了依据本发明另一实施例的一种半导体装置800的一剖面示意图。在此，不同于图5、8所示的半导体装置100的实施情形，于图15内所示的半导体装置800中，栅极结构G具有类Z字形(zig-zag-likeshape)的剖面轮廓，且仅覆盖于阱106内的半导体层104的顶面但并未覆盖其邻近的隔离元件110的顶面，而掺杂区122则设置于邻近阱106的阱108的一部内。

如图9-15所示的半导体装置亦可通过如图2-5、6-8等所示的制造方法所形成，其仅需要于如图2-5、6-8等所示的制造方法中调整相关构件的设置位置及用于形成相关构件的图案化掩膜层的图案而完成，故在此不再详述其相关制作。另外，于图11-15内所示的半导体装置400、500、600、700、800中的栅极结构G的底面绘示为大体水平于隔离元件110、112的底面的实施情形。然而，于其他实施例中，于图9-15内所示的半导体装置400、500、600、700、800中的栅极结构G的底面亦可如图9-10所示情形般，可高于或低于隔离元件110、112的底面，且与隔离元件110、112的底面之间具有少于0.1微米的深度差异。于一实施例中，此深度差异则较佳地少于0.05微米。如此，如图9-15内所示的半导体装置400、500、600、700、800便可提供具有减少或不具有前述不期望的电流拥挤效应及崩溃电压降低等电性表现情形。

相似于图5、8所示的半导体装置100，图9-15内所示的半导体装置400、500、600、700、800亦适用于如横向扩散金氧半导体(LDMOS)装置的高电压元件的应用，且具有相同于图5、8所示的半导体装置100的减少或不具有不期望的电流拥挤效应及崩溃电压降低情形等技术功效。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视权利要求范围所界定者为准。

Claims (24)

1.一种半导体装置，其特征在于，包括：

一半导体基板；

一半导体层，设置于所述半导体基板上；

一第一阱，设置于所述半导体层与所述半导体基板内；

一第二阱，设置于所述半导体层内并邻近所述第一阱；

一第一隔离元件，设置于所述第一阱内；

一第二隔离元件，设置于所述第二阱内；

一栅极结构，设置于所述第一隔离元件与所述第二隔离元件之间的所述半导体层内；

一第一掺杂区，设置于所述第一阱内；以及

一第二掺杂区，设置于所述第二阱内，其中所述半导体基板、所述半导体层、所述第二阱具有一第一导电类型，而所述第一阱、所述第一掺杂区与所述第二掺杂区具有相反于所述第一导电类型的一第二导电类型，及所述栅极结构的一底面高于、低于或水平于所述第一隔离元件的一底面。

2.如权利要求1所述的半导体装置，其特征在于，所述第一导电类型为P型，而所述第二导电类型为N型。

3.如权利要求1所述的半导体装置，其特征在于，所述第一导电类型为N型，而所述第二导电类型为P型。

4.如权利要求1所述的半导体装置，其特征在于，所述栅极结构的所述底面高于或低于所述第一隔离元件的所述底面，且具有少于0.1微米的一深度差异。

5.如权利要求1所述的半导体装置，其特征在于，所述栅极结构的所述底面水平于所述第一隔离元件的底面，且所述栅极结构的所述底面与所述第一隔离元件的所述底面之间没有深度差异。

6.如权利要求1所述的半导体装置，其特征在于，所述第一隔离元件与所述第二隔离元件为浅沟槽隔离物。

7.如权利要求1所述的半导体装置，其特征在于，所述栅极结构设置于所述第一隔离元件与所述第二隔离元件之间的所述第一阱与所述第二阱的所述半导体层内，且具有类U形的一形状。

8.如权利要求1所述的半导体装置，其特征在于，所述栅极结构设置于所述第一隔离元件与所述第二隔离元件之间的所述第一阱的所述半导体层内，且具有类U型的一形状。

9.如权利要求1所述的半导体装置，其特征在于，所述栅极结构设置于所述第一隔离元件与所述第二隔离元件之间的所述第二阱的所述半导体层内，且具有类U形的一形状。

10.如权利要求1所述的半导体装置，其特征在于，所述第一隔离元件更设置于第二阱内，而所述栅极结构设置于所述第一隔离元件与所述第二隔离元件之间的所述第二阱的所述半导体层内，且具有类U形的一形状。

11.如权利要求1所述的半导体装置，其特征在于，所述栅极结构设置于所述第一隔离元件与所述第二隔离元件之间的所述第一阱与所述第二阱的所述半导体层内，且具有类Z字形的一形状。

12.一种半导体装置的制造方法，其特征在于，包括：

提供一半导体基板；

形成一半导体层于所述半导体基板上；

形成一第一阱于所述半导体层与所述半导体基板内；

形成一第二阱于所述半导体层内并邻近所述第一阱；

形成一第一隔离元件于所述第一阱内及一第二隔离元件于所述第二阱内；

形成一栅极结构于所述第一隔离元件与所述第二隔离元件之间的所述半导体层内；以及

形成一第一掺杂区于所述第一阱内及一第二掺杂区于所述第二阱内，其中所述半导体基板、所述半导体层、所述第二阱具有一第一导电类型，而所述第一阱、所述第一掺杂区与所述第二掺杂区具有相反于所述第一导电类型的一第二导电类型，及所述栅极结构的一底面高于、低于或水平于所述第一隔离元件的一底面。

13.如权利要求12所述的半导体装置的制造方法，其特征在于，所述第一导电类型为P型，而所述第二导电类型为N型。

14.如权利要求12所述的半导体装置的制造方法，其特征在于，所述第一导电类型为N型，而所述第二导电类型为P型。

15.如权利要求12所述的半导体装置的制造方法，其特征在于，所述栅极结构的所述底面高于或低于所述第一隔离元件的所述底面，且具有少于0.1微米的一深度差异。

16.如权利要求12所述的半导体装置的制造方法，其特征在于，所述栅极结构的所述底面水平于所述第一隔离元件的底面，且所述栅极结构的所述底面与所述第一隔离元件的所述底面之间没有深度差异。

17.如权利要求12所述的半导体装置的制造方法，其特征在于，所述第一隔离元件与所述第二隔离元件为浅沟槽隔离物。

18.如权利要求12所述的半导体装置的制造方法，其特征在于，所述栅极结构形成于所述第一隔离元件与所述第二隔离元件之间的所述第一阱与所述第二阱的所述半导体层内，且具有类U形的一形状。

19.如权利要求18所述的半导体装置的制造方法，其特征在于，形成所述栅极结构于所述第一隔离元件与所述第二隔离元件之间的所述半导体层内，包括：

形成一凹口于相邻的所述第一阱与所述第二阱内的所述半导体层的一部内，其中所述凹口邻近所述第一隔离元件且具有类U形的一形状；以及

形成所述栅极结构于所述第一隔离元件与所述第二隔离元件之间的所述半导体层上及位于所述凹口上，其中所述栅极结构具有类U形的形状。

20.如权利要求18所述的半导体装置的制造方法，其特征在于，所述第一隔离元件更形成于第二阱的一部内，而形成所述栅极结构于所述第一隔离元件与所述第二隔离元件之间的所述半导体层内，包括：

形成一凹口于相邻的所述第一阱与所述第二阱内的所述半导体层的一部内，其中所述凹口邻近所述第一隔离元件且具有类U形的一形状，而于形成所述凹口时去除了形成于所述第二阱的该部的所述第一隔离元件以及位于所述第一阱内的所述第一隔离元件的一部；以及

形成所述栅极结构于所述第一隔离元件与所述第二隔离元件之间的所述半导体层上及位于所述凹口上，其中所述栅极结构具有类U形的形状。

21.如权利要求12所述的半导体装置的制造方法，其特征在于，所述栅极结构形成于所述第一隔离元件与所述第二隔离元件之间的所述第一阱的所述半导体层内，且具有类U型的一形状。

22.如权利要求12所述的半导体装置的制造方法，其特征在于，所述栅极结构形成于所述第一隔离元件与所述第二隔离元件之间的所述第二阱的所述半导体层内，且具有类U形的一形状。

23.如权利要求12所述的半导体装置的制造方法，其特征在于，所述第一隔离元件更形成于第二阱内，而所述栅极结构设置于所述第一隔离元件与所述第二隔离元件之间的所述第二阱的所述半导体层内，且具有类U形的一形状。

24.如权利要求12所述的半导体装置的制造方法，其特征在于，所述栅极结构形成于所述第一隔离元件与所述第二隔离元件之间的所述第一阱与所述第二阱的所述半导体层内，且具有类Z字形的一形状。