KR100840787B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

개시된 반도체 장치는 반도체 기판, 반도체 기판 내에 형성되고 제1 불순물 영역, 제2 불순물 영역 및 제1 불순물 영역과 제2 불순물 영역 사이에 형성된 채널 영역을 포함하는 액티브 영역, 액티브 영역을 정의하기 위하여 제1 불순물 영역과 제2 불순물 영역과 일부가 겹치도록 반도체 기판 상에 형성된 필드 영역들, 제1 불순물 영역에 형성되고, 제1 폭을 가지면서 채널 영역과 인접하는 소스 영역, 제2 불순물 영역에 형성되고, 채널 영역을 기준으로 소스 영역의 반대편에 제1 폭과 동일한 제2 폭을 가지면서 채널 영역과 이격되는 드레인 영역, 및 채널 영역 상에 형성되는 게이트 구조물을 포함한다. 따라서, 비대칭 반도체 장치의 소스 영역과 드레인 영역의 폭을 동일하게 함으로서, 드레인 영역의 가장 자리에 전류가 집중되는 현상(current crowding)이 발생하는 것을 방지할 수 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 종래의 반도체 장치에 따른 문제점을 설명하기 위한 평면도이다.
도 2 및 도 3은 종래의 대칭 트랜지스터 및 비대칭 트랜지스터의 브레이크다운 전압(breakdown voltage)을 설명하기 위한 그래프들이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이다.
도 5는 도 4의 반도체 장치를 I-I' 방향으로 절단하여 도시한 단면도이다.
도 6 내지 도 8은 도 4의 반도체 장치를 제조하는 방법을 나타내는 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 장치 200 : 반도체 기판
250 : 웰 영역 300 : 불순물 영역
350 : 채널 영역 400 : 필드 영역
500 : 게이트 구조물 510 : 게이트 절연막 패턴
520 : 게이트 도전막 패턴 600 : 소스 영역
W1 : 제1 폭 700 : 드레인 영역
W2 : 제2 폭
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 비대칭 소스 영역 및 드레인 영역을 갖는 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
최근에 고전압 트랜지스터를 구현하기 위하여 MLDD(Modified Lightly Doped Drain) 및 FLDD(Field Lightly Doped Drain) 구조를 갖는 고전압 트랜지스터가 사용되어 왔다. 예를 들어, 인가되는 전압이 30V 이하인 경우에는 MLDD 구조가 사용되고 45V 이상인 경우에는 FLDD 구조가 사용된다. 특히, 45V 이상인 경우, 비대칭 반도체 장치는 대칭 반도체 장치와 비교하여 상대적으로 소스 저항이 낮고, 소스 영역과 드레인 영역의 크기 차이로 인하여 채널을 통한 전류가 드레인 영역의 가장 자리에 집중되어 브레이크다운 전압이 크게 감소할 수 있다.
도 1은 종래의 반도체 장치에 따른 문제점을 설명하기 위한 평면도이고, 도 2 및 도 3은 종래의 대칭 트랜지스터 및 비대칭 트랜지스터의 브레이크다운 전압(breakdown voltage)을 설명하기 위한 그래프들이다.
도 1을 참조하면, 비대칭 반도체 장치(10)는 게이트 구조물(20)과 소스/드레인 영역(30, 40)을 갖는 트랜지스터를 포함한다. 한편, 게이트 구조물(20)에 브레이크다운에 대응하는 전압이 인가되고, 소스/드레인 영역(30, 40)에 고전압이 인가되는 경우, 소스 영역(30)과 드레인 영역(40)의 사이에 형성된 채널 영역을 통하여 전류가 흐른다.
이 때, 소스 영역(30)이 드레인 영역(40)보다 상대적으로 더 크므로, 드레인 영역(40)의 가장 자리(A)에 전류가 집중된다. 따라서, 게이트 구조물(20)과 드레인 영역(40)에 최대 전압이 걸린 경우에 온-브레이트다운 전압(on-breakdown voltage)이 감소하는 문제점이 발생한다.
도 2 및 도 3을 참조하면, 비대칭 반도체 장치와 대칭 반도체 장치의 트랜지스터 폭에 따른 브레이크다운 전압이 도시되어 있다.
도 2를 참조하면, 트랜지스터 폭이 50Å인 경우, 비대칭 반도체 장치에 대한 브레이크다운 전압을 나타내는 그래프(점선)는 대칭 반도체 장치에 대한 브레이크다운 전압을 나타내는 그래프(굵은 실선)에 비해서 브레이크다운 전압의 특성이 취약하다.
또한, 도 3을 참조하면, 트랜지스터 폭이 7Å인 경우, 비대칭 반도체 장치에 대한 브레이크다운 전압을 나타내는 그래프(점선)는 대칭 반도체 장치에 대한 브레이크다운 전압을 나타내는 그래프(굵은 실선)에 비해서 브레이크다운 전압의 특성이 취약하다.
특히, 대칭 반도체 장치는 트랜지스터 폭에 영향을 크게 받지 않는데 비해, 비대칭 반도체 장치의 브레이크다운 전압은 트랜지스터 폭에 크게 영향을 받는다. 최근에는 반도체 장치의 집적화 경향에 따라 트랜지스터 폭이 감소되는 추세이다. 따라서, 소스 영역과 드레인 영역의 크기가 상이한 비대칭 반도체 장치는 트랜지스터 폭이 작아짐에 따라 브레이크다운 전압의 특성이 취약해지는 문제점이 발생한 다. 나아가 트랜지스터 폭이 작아짐에 따라 소스/드레인 영역(30, 40)의 크기는 더 차이가 나므로, 드레인 영역(40)의 가장 자리(A)에 전류가 집중되고, 브레이크다운 전압의 특성은 더 취약해지는 문제점이 발생한다.
본 발명의 일 목적은 드레인 영역의 가장 자리에 전류가 집중(current crowding)되는 것을 방지할 수 있는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 반도체 장치를 제조하는 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는 반도체 기판, 상기 반도체 기판 내에 형성되고, 제1 불순물 영역, 제2 불순물 영역 및 상기 제1 불순물 영역과 상기 제2 불순물 영역 사이에 형성된 채널 영역을 포함하는 액티브 영역, 상기 액티브 영역을 정의하기 위하여 상기 제1 불순물 영역과 상기 제2 불순물 영역과 일부가 겹치도록 상기 반도체 기판 상에 형성된 필드 영역들, 상기 제1 불순물 영역에 형성되고, 제1 폭을 가지면서 상기 채널 영역과 인접하는 소스 영역, 상기 제2 불순물 영역에 형성되고, 상기 채널 영역을 기준으로 상기 소스 영역의 반대편에 상기 제1 폭과 동일한 제2 폭을 가지면서 상기 채널 영역과 이격되는 드레인 영역, 및 상기 채널 영역 상에 형성되는 게이트 구조물을 포함한다.
본 발명의 일 실시예에 따르면, 상기 필드 영역은 상기 반도체 기판의 표면 으로부터 일정 높이를 가지면서 형성된다.
본 발명의 일 실시예에 따르면, 상기 소스 영역은 상기 필드 영역과 상기 채널 영역 사이의 상기 제1 불순물 영역에 형성된다. 또한, 상기 드레인 영역은 상기 채널 영역과 인접한 상기 필드 영역을 사이에 두고 상기 채널 영역과 이격되도록 형성된다.
본 발명의 일 실시예에 따르면, 상기 제1 폭 및 상기 제2 폭은 상기 소스/드레인 영역이 형성된 길이 방향을 따라 측정된다.
본 발명의 일 실시예에 따르면, 상기 소스/드레인 영역의 가장 자리는 예를 들어, 상기 불순물 영역의 가장 자리로부터 2.5 Å만큼 내부로 이격되어 형성된다.
본 발명의 일 실시예에 따르면, 상기 소스/드레인 영역에 도핑된 불순물들의 도즈량은 상기 제1 불순물 영역 및 제2 불순물 영역에 도핑된 불순물의 도즈량보다 더 많다.
본 발명의 일 실시예에 따르면, 상기 게이트 구조물은 상기 채널 영역 상에 형성된 게이트 절연막 패턴 및 상기 게이트 절연막 패턴 상에 형성된 게이트 도전막 패턴을 포함한다. 또한, 상기 게이트 절연막 패턴은 상기 게이트 도전막 패턴보다 확장되게 형성된다.
본 발명의 다른 실시예에 따르면, 상기 게이트 구조물은 상기 채널 영역 상에 형성된 게이트 절연막 패턴 및 상기 게이트 절연막 패턴 및 상기 채널 영역과 인접한 상기 필드 영역 상에 형성된 게이트 도전막을 포함한다. 또한, 상기 게이트 절연막 패턴은 상기 게이트 도전막 패턴보다 상기 소스 영역의 방향으로 확장되게 형성된다.
이에 따라, 상기한 반도체 장치는 비대칭 형상을 갖는 소스/드레인 영역의 폭을 동일하게 함으로써, 드레인 영역의 가장 자리에 전류가 집중되는 현상을 방지할 수 있다.
상기 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 반도체 기판의 표면으로부터 일정 깊이를 갖도록 불순물들을 도핑하고, 사이에 채널 영역을 갖는 제1 불순물 영역 및 제2 불순물 영역들을 포함하는 액티브 영역을 형성하고, 상기 액티브 영역을 정의하기 위하여 상기 제1 불순물 영역과 상기 제2 불순물 영역과 일부가 겹치도록 필드 영역들을 형성한다. 그리고, 상기 채널 영역 상에 게이트 구조물을 형성하고, 제1 폭을 가지면서 상기 채널 영역과 인접하도록 상기 제1 불순물 영역에 소스 영역을 형성하며, 상기 제1 폭과 동일한 제2 폭을 가지면서 상기 채널 영역과 이격되도록 상기 제2 불순물 영역에 드레인 영역을 형성한다.
본 발명의 일 실시예에 따르면, 상기 필드 영역들은 실리콘 부분 산화(locol oxidation of silicon : LOCOS) 공정을 수행하여 형성된다.
본 발명의 일 실시예에 따르면, 상기 게이트 구조물을 형성하는 단계는 상기 채널 영역 상에 게이트 절연막 패턴을 형성하는 단계 및 상기 게이트 절연막 패턴 상에 게이트 도전막 패턴을 형성하는 단계를 포함한다. 예를 들면, 상기 게이트 절연막 패턴이 상기 게이트 도전막 패턴보다 확장되게 형성된다
본 발명의 일 실시예에 따르면, 상기 소스 영역은 상기 필드 영역과 상기 채 널 영역 사이의 상기 제1 불순물 영역에 형성된다. 또한, 상기 드레인 영역과 상기 채널 영역은 상기 채널 영역과 인접한 상기 필드 영역만큼 이격되어 형성된다.
본 발명의 일 실시예에 따르면, 상기 제1 폭 및 상기 제2 폭은 상기 소스/드레인 영역이 형성된 길이 방향을 따라 측정한다.
본 발명의 일 실시예에 따르면, 상기 소스/드레인 영역을 형성하는 단계는 상기 소스/드레인 영역의 가장 자리를 상기 불순물 영역의 가장 자리로부터 2.5 Å만큼 내부로 이격되도록 형성한다.
이러한 반도체 장치 및 반도체 장치의 제조 방법에 따르면, 비대칭 형상을 갖는 소스/드레인 영역의 폭을 동일하게 함으로써, 드레인 영역의 가장 자리에 전류가 집중되는 현상을 방지할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 박막 및 영역들의 두께와 크기 등은 그 명확성을 기하기 위하여 과장되어진 것이다. 또한, 박막이 다른 박막 또는 기판 상에 있다고 언급되어 지는 경우에 그것은 다른 박막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3 박막이 개재될 수도 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이고, 도 5는 도 4의 반도체 장치를 I-I' 방향으로 절단하여 도시한 단면도이다.
도 4 및 도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)는 반도체 기판(200), 불순물 영역(300), 필드 영역(400), 게이트 구조물(500), 소스 영역(600) 및 드레인 영역(700)을 포함한다.
반도체 기판(200)은 예를 들어, 단결정 실리콘 기판, 단결정 게르마늄 기판 또는 단결정 실리콘-게르마늄 기판을 포함한다.
한편, 웰 영역(250)이 반도체 기판(200)의 표면으로부터 아래에 형성된다. 예를 들어, 웰 영역(250)은 이온 주입 공정을 통하여 저농도의 불순물이 도핑되어 형성된다. 웰 영역(250)의 불순물은 그 상부에 형성되는 트랜지스터의 타입에 따라 달라진다. 예를 들어, 상기 트랜지스터가 엔모스인 경우에는 p형 불순물이 도핑되고, 상기 트랜지스터가 피모스인 경우에는 n형 불순물이 도핑된다. p형 불순물은 예를 들어, 보론, 인듐 등을 포함하고, n형 불순물은 예를 들어, 포스포러스 또는 아르제닉 등을 포함한다.
불순물 영역(300)은 반도체 기판(200)의 표면으로부터 일정 깊이를 갖도록 제1 불순물로 도핑되어 형성된다. 예를 들어, 제1 불순물은 3족 불순물 또는 5족 불순물을 포함한다. 예를 들어, 불순물 영역(300)은 반도체 기판(200)에 복수개가 서로 이격되도록 형성된다. 본 발명의 일 실시예에 따르면, 불순물 영역(300) 사이의 공간에 전류가 흐르는 채널 영역(350)이 형성된다. 즉, 불순물 영역(300)이 채널 영역(350)을 한정한다. 채널 영역(350)은 불순물 영역(300)의 사이에 형성된 공 간으로 후술할 게이트 구조물(500)의 하부에 위치하게 된다.
예를 들어, 불순물 영역(300)은 소스/드레인 영역(600, 700)을 둘러싸는 형태로 형성된다. 특히, 고전압 반도체 장치에서 소스/드레인 영역(600, 700)에 고전압이 인가되므로, 불순물 영역(300)은 소스/드레인 영역(600, 700)과 반도체 기판(200) 사이에서의 펀치-쓰루 전압이 상기 고전압에 비해 커야 하고, 소스/드레인 영역(600, 700)과 반도체 기판(200) 또는 웰 영역(250) 사이에서의 브레이크다운 전압이 상기 고전압에 비해 커야 하기 때문에 형성된다.
본 발명의 일시예에 따르면, 필드 영역(400)은 실리콘 부분 산화(locol oxidation of silicon : LOCOS) 공정에 의해 형성된다. 따라서, 필드 영역(400)은 상기 LOCOS 공정에 의하여 반도체 기판(200)의 표면으로부터 일정 높이를 갖도록 형성된다. 이와 달리, 필드 영역(400)은 게이트 구조물(500)과 액티브 영역을 동시에 형성하는 자기 정렬된 셀로우 트렌치 소자 분리(self-aligned shallow trench isolation : SA-STI) 공정에 의해 형성될 수 있다.
예를 들어, 필드 영역(400)들은 불순물 영역(300) 내에 형성된다. 이와 달리, 필드 영역(400)들은 서로 이격되도록 형성된 불순물 영역(300)과 어긋나도록 형성될 수 있다. 본 발명의 일 실시예에 따르면, 필드 영역(400)들은 불순물 영역(300) 내에 형성된 부분과 불순물 영역(300)과 어긋나게 형성된 부분을 포함한다. 따라서, 필드 영역(400)은 불순물 영역(300)이 형성된 위치와 상관없이 마스크 처리에 따라서 형성되는 위치를 조절할 수 있다. 이에 필드 영역(400)을 제외하는 영역이 액티브 영역으로 정의된다.
게이트 구조물(500)은 게이트 절연막 패턴(510) 및 게이트 도전막 패턴(520)을 포함한다.
게이트 절연막 패턴(510)은 불순물 영역(300)들 사이에 노출된 반도체 기판 (200)상에 형성된다. 예를 들어, 게이트 절연막 패턴(510)은 채널 영역(350) 상에 형성된다. 또한, 게이트 절연막 패턴(510)은 소스 영역(600)에 인접하는 불순물 영역(300)의 가장 자리까지 형성된다. 즉, 게이트 절연막 패턴(510)은 상기 게이트 도전막 패턴(520)보다 확장되게 형성된다. 이는 소스 영역(600)에 고전압이 인가되는 경우 게이트 도전막 패턴(520)에 전기적 영향을 끼치는 것을 효율적으로 차단하기 위한 것이다.
게이트 도전막 패턴(520)은 게이트 절연막 패턴(510)과 게이트 절연막 패턴(510)과 인접한 필드 영역(400) 상에 형성된다.
또한, 게이트 구조물(500)은 게이트 도전막 패턴(520)의 양 측벽에 형성된 스페이서(도시되지 않음)를 더 포함한다. 상기 스페이서는 게이트 도전막 패턴(520)이 형성된 결과물 상에 예를 들어, 실리콘 질화물을 포함하는 박막을 형성한 후, 전면 식각 공정에 의해 형성된다.
소스 영역(600)은 게이트 구조물(500), 특히 게이트 절연막 패턴(510)과 인접한 불순물 영역(300) 내에 제2 불순물이 도핑되어 형성된다. 예를 들어, 제2 불순물의 도즈량은 제1 불순물의 도즈량보다 많다. 한편, 제1 불순물 및 제2 불순물은 예를 들어 동일한 족의 원소를 가지므로, 제2 불순물은 제1 불순물에 대응하여 3족 원소를 포함하거나 5족 원소를 포함한다.
드레인 영역(700)은 게이트 구조물(500)과 이격된 불순물 영역(300) 내에 제2 불순물이 도핑되어 형성된다. 예를 들어, 드레인 영역(700)에 도핑된 제2 불순물은 소스 영역과 동일한 족의 원소를 포함하고, 소스 영역(600)의 도즈량과 동일한 도즈량을 갖는다.
또한, 소스/드레인 영역(600, 700)은 불순물 영역(300)의 가장 자리로부터 2.5 Å만큼 내부로 이격되어 형성된다. 이는 소스/드레인 영역(600, 700)에 도핑된 제2 불순물의 도즈량이 제1 불순물의 도즈량보다 많고, 소스/드레인 영역(600, 700)에 고전압이 인가되기 때문이다. 따라서, 소스/드레인 영역(600, 700)에 고전압이 인가되는 경우, 저농도의 불순물 영역(300)에 둘러싸인 소스/드레인 영역(600, 700)의 전기적 영향을 받아 채널 영역(350)을 통하여 전류가 흐르는 것을 방지할 수 있다.
소스 영역(600)은 제1 폭(W1)을 가지고, 드레인 영역(700)은 제1 폭(W1)과 동일한 제2 폭(W2)을 가진다. 한편, 제1 폭(W1) 및 제2 폭(W2)은 소스/드레인 영역(600, 700)이 형성된 길이 방향을 따라 측정된다. 따라서, 채널 영역(350)이 소스 영역(600)과 동일한 폭을 가지므로, 소스 영역(600), 채널 영역(350) 및 드레인 영역(700)은 동일한 폭을 가진다. 따라서, 소스/드레인 영역(600, 700)에 고전압이 인가되는 경우, 채널 영역(350)을 사이에 두고 양측에 형성된 소스/드레인 영역(600, 700)의 사이에서 전류는 균일하게 흐른다. 따라서, 소스 영역(600)과 드레인 영역(700)의 폭이 동일하여, 드레인 영역(700)의 가장 자리에 전류가 집중하는 현상(current crowding)이 발생하는 것이 방지된다.
이하에서는 언급한 일 실시예에 따른 반도체 장치를 제조하는 방법에 대하여 설명하기로 한다.
도 6 내지 도 8은 도 4의 반도체 장치를 제조하는 방법을 나타내는 단면도들이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 먼저, 반도체 기판(200) 내에 웰 영역(250)이 형성된다. 웰 영역(250)은 이온 주입 공정을 통하여 저농도의 불순물이 도핑되어 형성된다. 예를 들어, 상부에 형성되는 트랜지스터의 타입에 따라 웰 영역(250)에 도핑되는 불순물이 정해진다. 예를 들어, 상기 트랜지스터가 엔모스인 경우에는 p형 불순물이 도핑되고, 상기 트랜지스터가 피모스인 경우에는 n형 불순물이 도핑된다.
이어서, 불순물 영역(300)이 상기 웰 영역(250)과 대응되는 제1 불순물로 도핑되어 형성된다. 예를 들어, 웰 영역(250)이 p형 불순물로 도핑되는 경우, 불순물 영역(300)은 n형 불순물로 도핑되고, 웰 영역이 n형 불순물로 도핑되는 경우, 불순물 영역(300)은 p형 불순물을 도핑된다. 본 발명의 일 실시예에 따르면, 불순물 영역(300)은 n형 불순물로 도핑된다.
불순물 영역(300)은 예를 들어, 불순물 영역(300)은 이온 주입 공정을 통하여 형성된다. 구체적으로, 불순물 영역(300)은 반도체 기판(200) 상에 제1 불순물이 주입되는 영역을 노출시키도록 포토레지스트 패턴(도시되지 않음)을 형성하고, 포토레지스트 패턴에 의해 노출된 반도체 기판(200)에 제1 불순물을 주입한다. 그 후, 포토레지스트 패턴을 제거하면 불순물 영역(300)이 형성된다. 이와 달리, 불순물 영역(300)은 상기 공정에 한정되지 않고 다양한 공정을 통하여 형성될 수 있다.
또한, 불순물 영역(300)은 서로 이격되도록 형성된다. 이에 불순물 영역(300) 사이의 공간에 형성된 영역이 채널 영역(350)이 된다. 즉, 채널 영역(350)은 불순물 영역(300)에 의해 한정된다.
도 7을 참조하면, 예를 들어, 필드 영역(400)이 액티브 영역을 정의하기 위하여 불순물 영역(300) 내 또는 불순물 영역(300)과 어긋나도록 형성된다. 이때, 후술할 게이트 구조물(500), 소스 영역(600) 및 드레인 영역(700)이 액티브 영역에 형성된다.
예를 들어, 필드 영역(400)은 실리콘 부분 산화(local oxidation of silicon : LOCOS) 공정에 의해 형성된다. 필드 영역(400)은 예를 들어, 단결정 실리콘 기판인 반도체 기판(200)에 열산화 공정을 수행하여 형성된다. 따라서, 필드 영역(400)은 반도체 기판(200)의 표면으로부터 일정 높이를 갖도록 형성된다. 이와 달리, 필드 영역(400)은 자기 정렬된 셀로우 트렌치 소자 분리(self-aligned shallow trench isolation : SA-STI) 공정에 의해 형성될 수 있다.
도 8을 참조하면, 게이트 구조물(500)이 반도체 기판(200) 상에 형성된다. 구체적으로, 게이트 구조물(500)은 어느 하나의 필드 영역(400) 및 불순물 영역(300)들 사이에 노출된 반도체 기판(200) 상에 형성된다. 이 때, 불순물 영역(300)들 사이에 노출된 반도체 기판(200)은 채널 영역(350)에 대응된다. 즉, 게이트 구조물(500)은 채널 영역(350) 및 채널 영역(350)과 접하는 필드 영역(400)의 상부에 배치된다. 예를 들어, 게이트 구조물(500)은 필드 영역(400)의 높이에 대응하여 필드 영역(400) 상에 형성된 부분과 채널 영역(350)의 상부에 형성된 부분간에 단차가 형성될 수 있다.
본 발명의 일 실시예에 따르면, 게이트 구조물(500)은 게이트 절연막 패턴(510) 및 게이트 도전막 패턴(520)을 포함한다. 먼저, 게이트 절연막 패턴(510)이 채널 영역(350)의 상부에 형성된다. 이때 게이트 절연막 패턴(510)은 게이트 절연막(도시되지 않음)이 형성되고, 이에 대한 사진 식각 공정을 통하여 게이트 절연막 패턴(510)으로 형성된다.
예를 들어, 게이트 절연막 패턴(510)은 채널 영역(350)과 인접한 불순물 영역(300)의 가장 자리 상까지 형성된다. 즉, 게이트 절연막 패턴(510)은 후술할 게이트 도전막 패턴(520)보다 확장되게 형성된다. 이는 소스 영역(600)에 고전압이 인가되는 경우 게이트 도전막 패턴(520)에 전기적 영향을 주는 것을 효율적으로 차단하기 위한 것이다. 따라서, 게이트 절연막 패턴(510)은 주로 실리콘 산화물, 금속 산화물을 포함한다.
또한, 게이트 도전막 패턴(520)이 게이트 절연막 패턴(510) 및 게이트 절연막 패턴(510)과 인접한 필드 영역(400) 상에 형성된다. 예를 들어, 게이트 도전막 패턴(520)은 폴리 실리콘, 금속, 금속 질화물 등을 포함한다.
한편, 스페이서(도시되지 않음)가 게이트 도전막 패턴(520)의 양 측벽에 형성될 수 있다. 실리콘 질화물을 포함하는 박막(도시되지 않음)이 게이트 도전막 패턴(520)이 형성된 결과물 상에 형성되고, 상기 스페이서는 상기 박막을 전면 식각 함으로써 형성된다. 상기 스페이서는 게이트 구조물(500)에 인접하게 형성된 패드(도시되지 않음) 및/또는 도전성 컨택(도시되지 않음) 등과 전기적으로 결합되는 것을 방지하기 위함이다. 따라서, 상기 스페이서는 예를 들어, 실리콘 질화물, 실리콘 산질화물 등을 포함한다.
다시 도 5를 참조하면, 소스 영역(600)이 게이트 절연막 패턴(510)과 인접한 불순물 영역(300) 내에 제2 불순물이 도핑되어 형성된다. 또한, 드레인 영역(700)이 게이트 구조물(500)과 이격된 불순물 영역(300) 내에 제2 불순물이 도핑되어 형성된다. 이때, 제2 불순물의 도즈량은 제1 불순물의 도즈량보다 많다.
예를 들어, 소스/드레인 영역(600, 700)은 게이트 구조물(500) 및 필드 영역(400)을 이온 주입 마스크로 사용하는 이온 주입을 수행하여 이온 주입 마스크에 의해 노출된 불순물 영역(300)의 표면 아래에 형성된다. 예를 들어, 고농도의 불순물로 도핑된 소스/드레인 영역(600, 700)이 상대적으로 저농도의 불순물로 도핑된 불순물 영역(300)에 의해 둘러싸인 형태로 형성된다. 따라서, 소스/드레인 영역(600, 700)에 고전압이 인가되는 경우, 브레이크다운 전압에 도달하지 않음에도 전류가 채널 영역(350)을 통하여 흐르는 것이 방지된다. 예를 들어, 소스/드레인 영역(600, 700)은 불순물 영역(300)의 가장 자리로부터 2.5 Å만큼 내부로 이격되도록 형성된다. 이와 달리, 소스/드레인 영역(600, 700)이 불순물 영역(300)의 가장 자리로부터 이격되는 거리는 인가되는 전압 등에 따라 다양하게 변경될 수 있다.
한편, 소스 영역(600)의 제1 폭(W1)이 드레인 영역(700)과 동일하게 형성하 는 과정에서, 소스/드레인 영역(600, 700)을 둘러싸는 불순물 영역(300)에 의해 소스/드레인 영역(600, 700)이 전기적으로 연결될 수 있다. 따라서, 불순물 영역(300)을 형성하는 과정에서 일정 영역에서 서로 이격되어 형성되거나, 사이에 절연 물질로 이루어진 절연 영역(도시되지 않음)이 형성되어, 소스 영역(600)을 둘러싸는 불순물 영역(300)과 드레인 영역(700)을 둘러싸는 불순물 영역(300)이 전기적으로 절연되는 공정이 더 요구된다.
도 4에 도시된 바와 같이, 소스 영역(600)은 제1 폭(W1)을 가지고, 드레인 영역(700)은 제1 폭(W1)과 동일한 제2 폭(W2)을 가진다. 한편, 제1 폭(W1) 및 제2 폭(W2)은 소스/드레인 영역(600, 700)이 형성된 길이 방향을 따라 측정된다. 따라서, 소스 영역(600), 채널 영역(350) 및 드레인 영역(700)은 동일한 폭을 가진다. 따라서, 채널 영역(350)을 사이에 두고 양측에 배치된 소스/드레인 영역(600, 700)의 사이에서 전류는 균일하게 흐른다. 즉, 소스 영역(600)으로부터의 전류는 드레인 영역(700)으로 채널 영역(350)을 통하여 균일하게 흐른다. 따라서, 소스 영역(600)과 드레인 영역(700)의 크기 차이에 의해서 드레인 영역(700)의 가장 자리에 전류가 집중하는 현상(current crowding)이 감소된다. 또한, 드레인 영역(700)의 가장 자리에 전류가 집중되지 않으므로, 전체적인 브레이크다운 전압의 특성이 향상된다.
또한, 본 실시예에서의 반도체 제조 방법은 엔모스 반도체 장치에 한정하고 있지만, 상기 웰 영역에 n형 불순물을 도핑하고, 상기 불순물 영역과 상기 소스/드레인 영역에 p형 불순물을 도핑하는 것을 제외하고 본 실시예와 동일한 방법을 수 행할 경우에는 피모스 반도체 장치를 용이하게 형성할 수 있다.
이와 같은 반도체 장치 및 반도체 장치의 제조 방법에 따르면, 반도체 장치는 동일한 폭을 갖는 비대칭 소스/드레인 영역을 포함한다. 이에 전류가 흐르는 채널 영역은 소스 영역과 동일한 폭을 형성하므로, 소스 영역, 채널 영역 및 드레인 영역이 동일한 폭을 갖는다. 따라서, 소스 영역이 드레인 영역보다 클 경우에 드레인 영역의 가장 자리에 전류 집중(current crowding) 현상이 발생하는 것이 방지된다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (19)

  1. 반도체 기판;
    상기 반도체 기판 내에 형성되고, 제1 불순물 영역, 제2 불순물 영역 및 상기 제1 불순물 영역과 상기 제2 불순물 영역 사이에 형성된 채널 영역을 포함하는 액티브 영역;
    상기 액티브 영역을 정의하기 위하여 상기 제1 불순물 영역과 상기 제2 불순물 영역과 일부가 겹치도록 상기 반도체 기판 상에 형성된 필드 영역들;
    상기 제1 불순물 영역에 형성되고, 제1 폭을 가지면서 상기 채널 영역과 인접하는 소스 영역;
    상기 제2 불순물 영역에 형성되고, 상기 채널 영역을 기준으로 상기 소스 영역의 반대편에 상기 제1 폭과 동일한 제2 폭을 가지면서 상기 채널 영역과 이격되는 드레인 영역; 및
    상기 채널 영역 상에 형성되는 게이트 구조물을 포함하는 반도체 장치.
  2. 제1 항에 있어서, 상기 필드 영역은 상기 반도체 기판의 표면으로부터 일정 높이를 가지면서 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제1 항에 있어서, 상기 소스 영역은 상기 필드 영역과 상기 채널 영역 사이의 상기 제1 불순물 영역에 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제1 항에 있어서, 상기 드레인 영역은 상기 채널 영역과 인접한 상기 필드 영역을 사이에 두고 상기 채널 영역과 이격되는 것을 특징으로 하는 반도체 장치.
  5. 제1 항에 있어서, 상기 제1 폭 및 상기 제2 폭은 상기 소스/드레인 영역이 형성된 길이 방향을 따라 측정되는 것을 특징으로 하는 반도체 장치.
  6. 제1 항에 있어서, 상기 소스/드레인 영역의 가장 자리는 상기 제1 불순물 영역 및 상기 제2 불순물 영역의 가장 자리로부터 2.5 Å만큼 내부로 이격되어 형성된 것을 특징으로 하는 반도체 장치.
  7. 제1 항에 있어서, 상기 소스/드레인 영역에 도핑된 불순물들의 도즈량은 상기 제1 불순물 영역 및 제2 불순물 영역에 도핑된 불순물의 도즈량보다 더 많은 것을 특징으로 하는 반도체 장치.
  8. 제1 항에 있어서, 상기 게이트 구조물은
    상기 채널 영역 상에 형성된 게이트 절연막 패턴; 및
    상기 게이트 절연막 패턴 상에 형성된 게이트 도전막 패턴을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제8 항에 있어서, 상기 게이트 절연막 패턴은 상기 게이트 도전막 패턴보다 확장되게 형성되는 것을 특징으로 하는 반도체 장치.
  10. 제1 항에 있어서, 상기 게이트 구조물은
    상기 채널 영역 상에 형성된 게이트 절연막 패턴; 및
    상기 게이트 절연막 패턴 및 상기 채널 영역과 인접한 상기 필드 영역 상에 형성된 게이트 도전막 패턴을 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제10 항에 있어서, 상기 게이트 절연막 패턴은 상기 게이트 도전막 패턴보다 상기 소스 영역의 방향으로 확장되게 형성되는 것을 특징으로 하는 반도체 장치.
  12. 반도체 기판의 표면으로부터 일정 깊이를 갖도록 불순물들을 도핑하고, 사이에 채널 영역을 갖는 제1 불순물 영역 및 제2 불순물 영역들을 포함하는 액티브 영역을 형성하는 단계;
    상기 액티브 영역을 정의하기 위하여 상기 제1 불순물 영역과 상기 제2 불순물 영역과 일부가 겹치도록 필드 영역들을 형성하는 단계;
    상기 채널 영역 상에 게이트 구조물을 형성하는 단계;
    제1 폭을 가지면서 상기 채널 영역과 인접하도록 상기 제1 불순물 영역에 소스 영역을 형성하는 단계; 및
    상기 제1 폭과 동일한 제2 폭을 가지면서 상기 채널 영역과 이격되도록 상기 제2 불순물 영역에 드레인 영역을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  13. 제12 항에 있어서, 상기 필드 영역들은 실리콘 부분 산화(locol oxidation of silicon : LOCOS) 공정을 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제12 항에 있어서, 상기 게이트 구조물을 형성하는 단계는
    상기 채널 영역 상에 게이트 절연막 패턴을 형성하는 단계; 및
    상기 게이트 절연막 패턴 상에 게이트 도전막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제14 항에 있어서, 상기 게이트 절연막 패턴을 형성하는 단계는
    상기 게이트 절연막 패턴이 상기 게이트 도전막 패턴보다 확장되게 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제12 항에 있어서, 상기 소스 영역은 상기 필드 영역과 상기 채널 영역 사이의 상기 제1 불순물 영역에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제12 항에 있어서, 상기 드레인 영역과 상기 채널 영역은 상기 채널 영역과 인접한 상기 필드 영역만큼 이격되어 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제12 항에 있어서, 상기 제1 폭 및 상기 제2 폭은 상기 소스/드레인 영역이 형성된 길이 방향을 따라 측정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제12 항에 있어서, 상기 소스/드레인 영역의 가장 자리는 상기 불순물 영역의 가장 자리로부터 2.5 Å만큼 내부로 이격되도록 형성하는 것을 특징으로 반도체 장치의 제조 방법.
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