KR0162663B1

KR0162663B1 - 반도체 장치

Info

Publication number: KR0162663B1
Application number: KR1019910000299A
Authority: KR
Inventors: 가즈노리 오노자와
Original assignee: 미타 가쓰시게; 가부시키가이샤 히타찌 세이사쿠쇼
Priority date: 1990-01-12
Filing date: 1991-01-10
Publication date: 1998-12-01
Also published as: KR910015050A; JPH03278454A; JP3066036B2

Abstract

반도체 장치는, 하나의 실시예에서, 반도체 기판(21)상에 형성되는 n형 웰(24)내에 형성된 p형 절연 게이트 전계효과 트랜지스터(Q11)와, 동일한 반도체 기판상에 형성되는 p형 웰(23)내에 형성된 n형 절연 게이트 전계효과 트랜지스터(Q12)과를 구비한다. p형 및 n형 절연 게이트 전계효과 트랜지스터의 각각은, 그 관련하는 웰의 표면부분내에서 그 게이트 전극의 아래에 복합불순물층(351,352)을 갖고 있다. 복합불순물층(351)은, p형의 제1 도우프층(141)과 그에 인접한 n형의 제2 도우프층(361)을 가지며, 이것에 의해 양자 사이에 pn 접합층을 형성한다. 한편, 복합불순물층(352)은, p형의 제1 도우프층(142)과 그에 인접한 p형의 제2 도우프층(362)을 가지며, 이것에 의해 양자 사이에 p형 웰보다 낮은 p형 불순물 농도를 갖는 접합층을 형성한다.

Description

반도체 장치

제1도는 본 발명자가 개발에 관여한 BiCMOS 구조의 주요부를 표시한 단면도.

제2도는 제1도의 구조에 있어서의 PMOS 트랜지스터의 게이트 전극하의 깊이 방향의 불순물 농도 분포도.

제3도는 제1도의 구조에 있어서의 NMOS 트랜지스터의 게이트 전극하의 깊이 방향의 불순물 농도 분포도.

제4a-4c도는 제1도의 BiCMOS 구조의 각 제조단계에 있어서의 단면도.

제5도는 제1도의 구조에 있어서의 PMOS 트랜지스터의 오프시의 공핍층 영역을 표시한 모식도.

제6도는 본 발명의 하나의 실시예에 의한 BiCMOS 디바이스 주요부를 표시한 단면도.

제7도는 본 발명의 하나의 실시예에 의한 BiCMOS 디바이스에 있어서의 CMOS 구조 주요부를 표시한 단면도.

제8도는 제7도의 CMOS 구조에 있어서의 PMOS 트랜지스터의 게이트 전극하의 깊이 방향의 불순물 농도 분포도.

제9도는 제7도의 CMOS 구조에 있어서의 NMOS 트랜지스터의 게이트 전극하의 깊이 방향의 불순물 농도 분포도.

제10도는 본 발명의 하나의 실시예에 의한 BiCMOS 디바이스 제조공정을 나타내는 플로우차트.

제11a-11g도는 본 발명의 하나의 실시예에 의한 BiCMOS 디바이스의 각 제조단계에 있어서의 단면도.

제12도는 제7도에 표시한 CMOS 구조에 있어서의 PMOS 트랜지스터의 오프시의 공핍층 영역을 표시한 모식도.

제13도는 MOS 트랜지스터의 게이트 길이와 드레시호울드 전압과의 상호관계를 표시한 그래프이다.

* 도면의 주요부분에 대한 부호의 설명

1 : P형 반도체 기판 2 : n형 확산층

3 : p형 확산층 4,24 : n형 웰

5,25 : p형 웰 6,26 : LOCOS 산화막

7,27 : 베이스 영역 8,28 : 에미터 영역

9,29 : 콜렉터 인출용 확산층 10,30 : p형 외부베이스 영역

15,25 : 소스영역 16,26 : 드레인 영역

17,27,37,47 : 게이트 절연막 18,28,38,48 : 게이트 전극

20 : 공핍층 21 : p형 반도체 기판

22 : n형 확산층 23 : p형 확산층

35 : p형 소스영역 36 : p형 드레인 영역

45 : n형 소스영역 46 : n형 드레인 영역

57 : 층간 절연막 58 : 에미터 전극

60 : 콜렉터 전극 62,65 : 소스전극

63 : 드레인 전극 71 : n형 불순물

72 : 스페이서 140 : p형 불순물층

141,142 : p형 불순물층 360,361,362 : n형 불순물층

본 발명의 상보형 MOSFET(Complementary Metal. Oxide Semicondutor Field Effect Transistor: 이하 CMOS) 디바이스를 갖는 반도체 장치, 특히 CMOS 트랜지스터와 바이폴라(Bipolar) 트랜지스터를 갖는 BiCMOS형 반도체 장치에 관한 것이다. 또한 여기서 언급된 CMOS 트랜지스터 또는 MOSFET 로 지칭된 트랜지스터는 게이트 절연막으로서 산화막(Oxide)에 한정되는 것은 아니고, 질화막 또는 질화막과 산화막의 이중 구조도 포함한 것이다.

바이폴라 디바이스는 구동능력이 높고, 또 상호 콘덕턴스(gm)가 높다. 한편, CMOS 디바이스는 소비전력이 작고, 또 고집적화도 우수하다. 그래서, 바이폴라 디바이스와 미세한 CMOS 디바이스를 모노리틱하게 구성하여, 저소비 전력하에 고속 동작하는 BiCMOS 디바이스가 개발되어 있다. CMOS 트랜지스터와 바이폴라 트랜지스터를 동일 반도체 기판상에 가지는 반도체 장치에 대해서는, 일본국 일경 BP사 발행 일경 엘렉트로닉스 1986년 3월 10일호, 199-217 페이지(고속 고집 메모리에 대두한 바이폴라 CMOS RAM) 및 일본국 공업조사회 발행 전자재료 1986년 6월호, 소화 61년 6월 1일 발행, 75-79 페이지(64 KSRAM을 실현한 Hi-BiCMOS 기술)에 기재되어 있다.

이들 문헌에서는, 바이폴라와 CMOS 트랜지스터를 기본 논리회로내에 복합시킨 바이폴라와는 CMOS 트랜지스터 단독으로서는 얻어지지 않는 성능의 기본회로를 구성하며 또한 저소비전력하에서 고속으로 동작하는 Hi(고성능)-BiCMOS 디바이스에 대해서도 기재되어 있다. 또한 후자의 문헌에는, 디바이스 성능의 프로세스 파라메타 의존성에 대해서 기재되고, n 및 p웰 불순물 농도 분포 와 NMOS 단면구조와 공핍층의 확대가 도시되어 있다. 또한, 이 후자의 문헌에 개시 되어진 디바이스에 있어서는, MOS의 드레시호울드 전압을 제어하는 표면의 얇은 웰과 매입층과의 사이에 저농도 영역이 존재한다 라고 하는 것과 매입웰 구조로써 특징되어 있다라는 취지의 내용이 기재되어 있다.

또한, 일본국 간젠 주식회사 발행 소브 미크론 디바이스 I: 전자 재료 시리즈 152-170 페이지에는 n형 다결정 실리콘을 게이트 전극에 이용하는 경우 n웰의 표면을 p형으로 하고, PMOS를 매입한 채널형으로하여, 이의 드레시호울드 전압을 제어하는 기술이 개시도어 있다.

한편, 일본국 특개형 2-72661호(1990년 3월 12일 공개)에는, CMOS 구조에 있어서, PMOS 트랜지스터의 채널영역을 이중 주입하여, PMOS 트랜지스터의 소스-드레인간의 내압을 향상시켜서 그의 드레시호울드 전압을 제어하는 것이 개시되어 있다.

고성능 Hi-BiCMOS 디바이스는, 일반적으로 다기능, 고집적, 저소비 전력, 고구동력등 많은 특성을 가지고 있다.

이와같은 특성을 갖는 Hi-BiCMOS 디바이스로써, 예를들어 제1도에 나타낸 것이 생각될 수 있다. 단, 이것은 공지된 것은 아니다.

제1도를 참조하면, p형 MOSFET(Q1), n형 MOSFET(Q2), 바이폴라 트랜지스터(Q3)가 예를들어 실리콘으로 되는 동일의 p^-형 반도체 기판(1)상에서 형성되어 있다. 반도체기판(1)의 주면(主面)에는, n⁺형 확산층(2)(도면에서는 2개의 층에만 나타냄) 및 p⁺형 확산층(3)(도면에서는 1개의 층에만 나타냄)이 영역을 분할하여 복수 형성되어 있음과 동시에, 상기 n⁺형 확산층(2)상에는 동일 도전형의 n형 웰(4,4')이, p⁺형 확산층(3)상에는 동일 도전형의 p형 웰(5)이 각각 설치되어 있다. 또한, n형 웰(4,4') 및 p형 웰(5)상에는 LOCOS(Local Oxidation of Silicon)법으로 산화막(LOCOS 산화막)(6)이 선택적으로 형성되어 있다.

제1도에서, 2개의 n형 웰(4,4')이 p형 웰(5)의 양측에 인접하여 설치되어 있다. 그래서, p형 웰(5)에는 NMOS 트랜지스터가 설치되어짐과 동시에, n형 웰(4')에는 바이폴라.트랜지스터가 설치되어져서, n형 웰(4)에는 PMOS 트랜지스터가 설치되어져 있다.

바이폴라 트랜지스터(Q3)는 n형 웰(4')의 표층부(surface portion)에 형성된 p^-형으로되는 베이스영역(7)과, 이 베이스영역(7)의 일부 표층부에 설치되어진 n⁺형으로 되는 에미터영역(8)과, 베이스영역(7)으로부터 바깥으로 그리고 표면으로 하층의 n⁺형 확산층(2)으로 연장된 n⁺형의 콜렉터 인출용 확산층(9)과, 베이스영역(7)의 일부에 설치된 p⁺형 외부 베이스영역(10)으로 되어져 있다.

PMOS 트랜지스터(Q1)는 n형 웰(4)에 설치되고, n형 웰(4)의 표층부에 설치된 p⁺형의 소스영역(15) 및 p⁺형 드레인영역(16)을 가짐과 동시에, 이 소스영역(15) 및 드레인 영역(16)사이의 n형 웰(4)의 표면에 게이트 절연막(게이트 산화막)(17)을 가지고 있다. 또한, 게이트 절연막(17)상에는 다결정 실리콘막으로 형성된 게이트 전극(18)이 설치되어 있다.

NMOS 트랜지스터(Q2)는 p형 웰(5)의 표층부에 n⁺형의 소스영역(25) 및 n⁺형 드레인영역(26)을 가짐과 동시에, 이 소스영역(25) 및 드레인영역(26) 사이의 p형 웰(5)의 표면에 게이트 절연막(산화막)(27)을 가지고 있다. 또한, 게이트 절연막(27)상에는 게이트 전극(28)이 설치되어 있다.

PMOS 및 NMOS 트랜지스터(Q1,Q2)의 게이트 전극(18,28)은 n형 다결정 실리콘으로 형성되어 있음과 동시에 양자의 게이트 절연막(17,27)은 산화 실리콘막으로 형성되어 있다. 또한, 각 소자간의 표면은 두꺼운 LOCOS 산화막(실리콘 산화막)(6)으로 피복되어 있다. 그리고, 동일한 도면에서, 게이트 전극의 측면을 피복하는 스페이서 및 에미터 전극 등 설명에 지장이 되지 않는 부분은 생략되어 있다.

상기 구조의 CMOS는, n형 웰(4)과 P형 웰(5)의 하부에, 각각 불순물 농도가 고농도로 되어 n⁺형 확산층(2) 및 p⁺형 확산층(3)이 매입된 결과, 콜렉터 기생 직렬저항을 감소시킬 수 있음과 동시에 매입된 콜렉터 상호간의 분리 내압을 상승시키고, 또한, PMOS와 NMOS 트랜지스터간의 래치엎에 대한 마진을 높여준다. 한편, 이와같은 CMOS 구조에 있어서, PMOS 트랜지스터의 드레시호울드 전압제어를 목적으로서, PMOS 트랜지스터(Q1)의 게이트 절연막(17) 아래의 n형 웰(4)의 표층부에는 p형 불순물층(14P1)이 형성되어 있다. 또한, NMOS 트랜지스터의 게이트 절연막(27) 아래의 p형 웰(5)의 표층부에도 같은 모양의 p형 불순물층(14P2)이 형성되어 있다.

제2도는 PMOS 트랜지스터의 게이트 절연막(17)아래의 깊이 방향의 불순물 농도 분포를 표시한 그래프이고, 제3도는 NMOS 트랜지스터의 게이트 절연막(27) 아래의 깊이방향의 불순물 농도 분포를 표시한 그래프이다. 상기 양 도면에서 명확한 바와같이, 트랜지스터(Q1,Q2)의 농도 분포는, 소스.드레인과 반대 도전형의 웰(4,5)의 불순물 농도 N_Q1W및 N_Q2W와, 펴면 p형 불순물층(14P1,14P2)의 불순물 농도 N_Q1P,N_Q2P로 겹쳐져서 결정되어 있다. 즉, PMOS 트랜지스터의 드레시호울드 전압제어를 목적으로 상기의 p형 불순물층(14P1)이 형성된 결과, PMOS 트랜지스터(Q1) 게이트 절연막 근방의 p형 불순물 농도 N_Q1P은 웰의 n형 불순물 농도 N_Q1W이상되도록 선정된다. PMOS 트랜지스터(Q1) 및 NMOS 트랜지스터(Q2)의 표면 p형 불순물층(14P1,14P2)의 불순물 농도 N_Q1P,N_Q2P의 피크는, 모두 대개 1×10¹⁷㎝^-3로 되고, PMOS 트랜지스터(Q1)에서의 p형층(14P1)의 불순물 농도 N_Q1P과 n형 웰(4)의 불순물 농도 N_Q1W과의 경계 부분에서의 불순물 농도는 대개 2×10¹⁶㎝^-3로 되며, 한편, 트랜지스터(Q2)에서의 p형층(14P2)의 불순물 농도 N_Q2P와 p형 웰(5)의 불순물 농도 N_Q1W과의 경계부에서의 불순물 농도는 대개 4×10¹⁶㎝^-3으로 되어 있다

이와같은 BiCMOS, 즉 제1도에 표시된 바와같은 구조는, 제4A도-제4C도를 거쳐 제조된다.

최초에, 제4A도에 표시된 바와같은, p^-형 반도체 기판(1)이 준비된다. 그후에 이 p형 반도체기판(1)의 부면에, 어느 것이나 불순물 농도가 고 농도로 되는 n⁺형 확산층(2) 및 p⁺형 확산층(3)이 각각 영역을 나누어서 소망의 수로 형성된다. 이 예에서는, 도면의 중앙에 p⁺형 확산층(3)이 설치됨과 동시에 이 p⁺형 확산층(3)의 양측에 n⁺형 확산층(2)이 배치되게 설치되어 있다.

다음에, 제4B도에 표시된 바와같이, 에피택셜 성장처리가 행해져서, p형 반도체기판(1)의 주면에는 에피택셜 성장막이 형성된다. 이 에피택셜 성장막에 대해서, n⁺형 확산층(2)위에 인을 주입하여 하층과 동일한 도전형으로 된 n형 웰(4)을 형성하고, p⁺형 확산층(3)위에는 붕소 또는 BF₂를 주입하여 하층과 동일한 도전형으로 된 p형 웰(5)을 형성한다.

다음에, 제4C도에 나타난 바와같이, 소자분리를 위해 두꺼운 산화막(LOCOS 산화막)(6)을 형성하고, 그후에 p형 불순물층(14P1,14P2,14P3) 및 게이트 절연막 f17(27) g을 형성한다.

그후, 제1도에 표시된 바와같이, 바이폴라.트랜지스터(Q3), PMOS 트랜지스터(Q1), NMOS 트랜지스터(Q2)등의 각 소자를 각 영역에 형성한다. 즉, 우측의 n형 웰(4)에는 베이스영역(7), 에미터영역(8), 콜렉터 인출용 확산층(9), 외부 베이스(10)를 형성하고, 중앙의 p형 웰(5)에는 게이트 절연막(27), 게이트 전극(28), 소스영역(25), 드레인영역(26)을 형성하며, 좌측의 n형 웰(4)에는 게이트 절연막(17), 게이트전극(18), 소스영역(15), 드레인영역(16)을 형성한다.

그러나, 상술한 기술에서는, 다음같은 문제점이 있는 것이 본 발명자에 의해 밝혀지게 되었다.

제1도의 PMOS 트랜지스터는, n형 웰(4)표면에 p형 불순물층(14)을 설치함으로써, 드레시호울드 전압의 제어를 행하도록 하고 있다. 그러나, MOS 트랜지스터의 미세화를 검토한 바, 다음과 같은 문제가 발생하는 것이 판명되었다. 즉, 제5도의 빗금선으로 표시한 바와같이, 공핍층(20)은 소스(S).드레인(D) 전하를 받아들여 간직하는 부분과 게이트(G)전하를 받아들여 간직하는 부분으로 형성되지만, 게이트 길이 Lg가 작개되면, 소스.드레인 전하의 영향도 강하게 받게 된다. 따라서, 제13도의 파선으로 표시된 바와같이, PMOS 트랜지스터에 있어서는, 게이트 길이 Lg가 짧게 되면, 드레시호울드 전압●가 떨어지게 되어, 소위 단(短) 채널효과가 현저하게 된다. 따라서, CMOS 의 미세화를 시킬 수 없어 LSI의 고속화 고집적화가 어렵게 된다.

이 현상은, 고온 장시간의 열처리에서 n형 웰의 불순물 분포를 평탄화 하면, 제5도에 표시된 공핍층(20)의 신장을 감소시킨으로써 다소는 개선할 수 있다. 그렇지만, 바이폴라.트랜지스터를 CMOS와 동일 기판상에 형성하는 경우, 제1도에 표시된 고농도의 n⁺형 불순물층(2)은, 불순물층(2)과 n웰(4')과의 경계가 n⁺불순물층(4')의 표면에 접근하여 급준한 농도분포를 갖도록 형성된다면, 바이폴라.트랜지스터의 고속화를 확보할 수 없기 때문에, 상기의 웰 형성의 고온 장시간 열처리를 실시하기가 곤란하게 된다.

같은 이유로, 제1도에 표시된 바이폴라.트랜지스터(Q3)를 형성한 반도체 장치에서는, NMOS 트랜지스터(Q2) p형 웰(3)의 농도분포도 평탄하게 되는 것이 어렵다. 따라서 p형 불순물층(14P2)아래와의 접합부의 p형 웰(5)도 저농도화가 곤란하게 되고, 전자의 이동도가 불순물 산란기구에 의해 저하되고, 더욱이 이것에 의해 전계강도가 커지게 되기 때문에도 이동도가 저하되어, 드레인 전류도 증가시킬 수 없게 된다.

본 발명의 첫째 목적은 집적도를 향상시킬 수 있고, CMOS 구조를 포함하는 반도체 장치를 제공하는 것에 있다.

본 발명의 다른 목적은 온(on) 전류를 안정시켜 증가되는 CMOS 구조를 포함하는 반도체 장치를 제공하는 것에 있다.

본 발명의 다른 목적은 적어도 n형 MOSFET와 p형 MOSFET가 동일 기판상에 형성되는 반도체장치, 특히 이들에 부가하여 바이폴라.트랜지스터도 동일 기판상에 형성한 반도체장치에 있어서, p형 MOSFET의 단 채널효과를 억제하고, 게이트 길이를 단축하여 안정하게 드레인 전류를 증가시킴과 동시에, N형 MOSFET에 대해서도 전자 이동도의 개선을 도모하는 드레인 전류를 증가시키고, 반도체 장치의 구동 능력을 향상시켜 동작속도의 향상을 도모하는데 있다.

본 발명의 다른 목적은, 상기의 반도체 장치 제조방법을 제공하는 것에 있다.

본 발명의 일측면에 의하면, 반도체 장치는, 반도체 기판과, 이 반도체 기판상에 형성된 적어도 하나의 제1 도전형의 제1 웰과, 반도체 기판상에 형성된 적어도 하나의 제2 도전형의 제2 웰과, 제1웰 내에 형성되고, 이 웰에서 절연되어 이 위에 형성된 게이트와 제1웰내에 형성된 소스 및 드레인 영역을 구비하는 제1 절연 게이트 전계효과 트랜지스터와, 제2웰내에 형성되고, 이 웰로부터 절연되어서 그위에 형성된 게이트와 제2웰내에 형성된 소스 및 드레인 영역과를 구비하는 제2의 절연게이트 전계효과 트랜지스터를 구비하여, 제1절연 게이트 전계효과 트랜지스터는, 제1웰의 주표면을 구성하는 제2도전형의 제1 도우프층과 제1 도전형의 제2 도우프층을 포함하는 제1 복합 불순물층을 소스영역과 드레인 영역과의 사이의 제1웰 표면부분에 구비하고, 제2 도우프층은 제1 도우프층에 인접하여 양자 사이에 pn 접합층을 형성하고, 제2절연 게이트 전계효과 트랜지스터는, 제2웰의 주표면을 구성하는 제2 도전형의 제1 도우프층과 제1 도전형의 제2 도우프층을 포함하는 제2의 복합 불순물층을 상기 소스영역과 드레인 영역과의 사이에 상기 제2웰의 표면부분에 구비하고, 상기의 제2 도우프층은 상기 제1 도우프층에 인접하여 양자 사이에 접합층을 형성하며, 그 접합층은 상기 제2웰보다 낮은 상기 제2 도전형의 불순물 농도를 가지고 있다.

본 발명의 다른 측면에 의한 반도체 장치는, 반도체 기판과, 이 기판상에 형성되는 복수개의 웰과, 이들 웰중의 도전형이 다른 웰에 형성되는 PMOS 트랜지스터, NMOS 트랜지스터, 바이폴라.트랜지스터와를 구비하여, PMOS 트랜지스터 및 NMOS 트랜지스터의 게이트 절연막하의 웰의 표층부에 고농도의 p형 불순물층과, 이 p형 불순물층에 인접하여 기판측에 위치하는 저농도의 n형 불순물층을 갖는 복합 불순물층이 설치되어 있다.

제1 실시예에 있어서는, 상술의 불순물층에 있어서 p형 불순물층은, PMOS 의 드레시호울드 전압제어를 위해 예를들어 1×10¹⁷㎝^-3과 같이 고농도로 형성되고, n형 불순물층은 표층부에서 내측의 약 0.2-0.3㎛ 깊이 영역에 p형 불순물층의 일부를 보상하는 정도에서 10¹⁵㎝^-3과 같이 저농도로 주입되어져 있다.

상기의 구성에 의하면, 본 발명의 하나의 실시예에 의한 반도체장치에 있어서는, 기판상에 형성된 p형 MOSFET를 포함하는 n형 웰 영역 및 동일 기판상에 형성된 N형 MOSFET를 포함하는 p형 웰 영역의 게이트 절연막하의 웰 표층부에 p형 불순물층이 설치되고 또 이 p형 불순물층의 기판측에 n형 불순물층이 설치되어 있다. 따라서 p형 MOSFET에 있어서는, 양 불순물층의 pn접합부의 경계면에서의 불순물 농도의 분포가 급준해져서, 드레인에서 기판 깊이 방향으로 펼쳐지는 공핍층의 신장이 억제되어서, 게이트 길이를 짧게 하여도 단채널효과가 억제될 수 있다. 또한, N형 MOSFET에 있어서는, p형 웰중, 드레인 바로 아래부분의 농도도 동시에 낮아지게 되기 때문에, 드레인과 p형 웰의 접합부에서 공핍층이 p형 웰의 내부 하측 방향으로 신장되기 쉽게 되어, 기생 드레인 접합용량의 저감에 의한 교류 동작의 고속화가 도모된다.

본 실시예에서는, 반도체 장치로써 서브 미크론 BiCMOS 디바이스에 본 발명을 적용한 예에 대해서 설명한다.

BiCMOS 디바이스는, 제6도에 표시한 바와같이, p형 MOSFET(Q11), n형 MOSFET(Q12), 바이폴라.트랜지스터(Q13)가 동일한 p형 반도체기판(21)상에 형성되어 있다. 예를들어, 실리콘으로 되는 p^-형 반도체 기판(21)의 주면에는, n⁺형 확산층(22,22')(도면에서는 2개의 층만 표시되어 있다) 및 p⁺형 확산층(23)(도면에서는 1개의 층만 표시되어 있다)이 영역을 분할하여 복수개 형성되어 있음과 동시에, n⁺형 확산층(22,22')상에는 동일 도전형으로된 n형 웰(n형 웰 영역)(24,24')이, p⁺형 확산층(23)상에서는 동일 도전형으로된 p형 웰(p형 웰 영역)(25)이 각각 설치되어 있다.

또한, 상기 n형 웰(24,24') 및 p형 웰(25)상에는 LOCOS(Local Oxidation of Silicon)법에 의한 산화막(LOCOS 산화막)(26)이 선택적으로 형성되어 있다.

2개의 n형 웰(24,24')이 p형 웰(5)의 양측에 인접하게 설치되어 있다. 그리고, 중앙의 p형 웰(25)에는 NMOS 트랜지스터(Q12)가 설치됨과 함께, n형 웰(24')에는 바이폴라.트랜지스터(Q13)가 설치되고, n형 웰(24)에는 PMOS 트랜지스터(Q11)가 설치되어 있다.

바이폴라.트랜지스터(Q13)는, n형 웰(24')의 표층부에 형성된 p^-형으로 되는 베이스 영역(27)과, 이 베이스영역(27)의 일부 표층부에 설치된 n⁺형의 에미터 영역(28)과, 베이스영역(27)에서 벗어나고 또 표면에서 하층의 n⁺형 확산층(22')으로 연장된 n⁺형 콜렉터 인출용 확산층(29)과, 베이스영역(27)의 일부에 설치된 p⁺형의 외부베이스(30)으로 되어 있다.

PMOS 트랜지스터(Q11)는 n형 웰(24)에 설치되고, n형 웰(24)의 표층부에 설치된 p⁺형 소스영역(35) 및 p⁺형 드레인영역(36)을 가짐과 동시에, 이 소스영역(35) 및 드레인영역(36)사이의 n형 웰(24)의 표면에 게이트 절연막(게이트 산화막)(37)을 가지고 있다. 또한, 게이트 절연막(37)상에는 예를들어, 다결정 실리콘 막으로 형성된 게이트 전극(38)이 설치되어 있다. NMOS 트랜지스터(Q12)는 p형 웰(25)의 표층부에 n⁺형의 소스영역(45) 및 n⁺형의 드레인영역(46)을 가짐과 동시에, 이 소스영역(45) 및 드레인영역(46)사이의 p형 웰(25)의 표면에 게이트 절연막(산화막)(47)을 가지고 있다. 또한, 게이트 절연막(47)상에는 게이트 전극(48)이 설치되어 있다.

PMOS 및 NMOS 트랜지스터의 게이트 전극(38,48)은, 예를들어, n형 다결정 실리콘으로 형성되어 있음과 동시에, 양자의 게이트 절연막(37,47)은 예를들어, 산화 실리콘막으로 형성되어 있다. 또한, 각 소자간의 표면은 두꺼운 LOCOS 산화막(실리콘산화막)(26)으로 피복되어 있다.

상술의 CMOS 구조는, n형 웰(24)과 p형 웰(25)의 하부에, 각각 불순물 농도가 고농도로 된 n⁺형 확산층(22,22') 및 p⁺형 확산층(23)이 매입되어 있는 결과, 콜렉터 기생직력저항을 저감시킬 수 있음과 동시에, 매입된 콜렉터간의 분리내압을 상승시키고, 게다가, PMOS와 NMOS 트랜지스터(Q11,Q12)간의 래치엎에 대한 마진을 높게 한다.

이와같은 구조의 디바이스에 있어서, 특히, 제5도에 확대되어 표시된 바와같이, PMOS 및 NMOS 트랜지스터(Q11,Q12)에서의 n형 웰(24) 및 p형 웰(25)의 표층부, 바꿔 말하면, 소스영역(35,45)과 드레인 영역(36,46)간의 표층부에는 복합 불순물층(351,352)이 설치되어 있다. 이 복합불순물층(351)은 소스.드레인영역(35,36)간의 n형 웰(24)의 표면을 포함한 p형의 제1 불순물층(141)과, 이 p형 불순문층(141)에 인접하여 n형 웰(24)내에 형성된 n형의 제2 불순물층(361)을 가지고 있다. 동양으로, 복합불순물층(352)은 소스.드레인영역(45,46)간의 p형 웰(25)의 표면을 포함하는 p형의 제1 불순물층(142)과 이층(142)에 인접하여 p형 웰(25)내에 형성된 n형의 제2 불순물층(362)을 가지고 있다.

p형 불순물층(141,142)은 제8도 및 제9도의 그래프에 있어서 N_Q11P,N_Q12P로 표시한 바와같이, 불순물 농도가 그의 피크 부분에서 대략 1×10¹⁷㎝^-3의 고농도로 되어 있지만, n형 불순물층(361,362)은 N_Q11n,N_Q12n으로 나타낸 바와같이 불순물 농도가 그의 피크부분에서 대략 10¹⁵㎝^-3과 같은 저농도로 되어 있다. 또한 n형 불순물층(361,362)는 웰(24,25)의 표면에서 0.2-0.3㎛ 정도의 깊이로 불순물 농도의 피크부분이 되도록 형성되어 있다. 다른 한편, p형 반도치기판(21)의 주면측에서는 SiO막으로 되는 층간 절연막(57)이 설치되어 있다. 그리고, 이 층간 절연막(57) 아래 혹은 층간절연막(57)을 부분적으로 제거하여 형성한 콘택트 구멍부에 전극이 형성되어 있다. 전극은, 바이폴라.트랜지스터(Q13)에 있어서는, 에미터영역(30)에 접속되는 베이스전극(59), 콜렉터인출용 확산층(29)에 접속되는 콜렉터전극(60), PMOS 트랜지스터(Q11)에 있어서는, 소스영역(35)에 접속되는 소스전극(62), 드레인영역(36)에 접속되는 드레인전극(63), NMOS 트랜지스터(Q12)에 있어서는, 소스영역(45)에 접속되는 소스전극(65), 드레인 영역(46)에 접속되는 드레인전극(66)으로 된다. 또한, 게이트전극(38,48)의 양측에는 스페이서(72)가 설치되어 있다. 더욱이, 도면에서 표시하지 않하였지만, 이들 전극은 보호용의 단층 혹은 다층의 절연막등이나 또는 화이널 패시베이션막이 입혀진다.

다음에, 이와같은 구조의 반도체 장치의 제조에 대하여, 제10도 및 제11A-11G도를 참조하여 설명한다.

본 발명의 하나의 실시에에 의하면, BiCMOS 디바이스는, 제10도에 플로우챠트로서 나타낸 스텝을 포함하는 제조 프로세스에 의해 만들어진다. 이하 제11A-11G도를 참조하여 상술한다.

제일먼저, 제11A도에 표시한 바와같이 붕소의 불순물농도가 1×10¹⁵㎝^-3정도인 p^-형 반도체기판(21)이 준비된다(스텝10-1). 그후, 이 p형 반도체기판(21)의 주면에, 어느 것이나 불순물 농도가 고농도(예를들어PS=76Ω/□)로 되는 n⁺형 확산층(22) 및 p⁺형 확산층(23)이 각각 영역을 분할하여 소망수가 형성된다(스텝 10-2). 클렉터 저항을 낮추기 위해, 이 n⁺형 매입층(22)은 확산 정수가 작고, 이후의 열처리로 에피택셜 성장막으로 용출이 작은 안티몬을 다량 주입하여 형성함으로써 저저항화(PS=76Ω/□)하고 있다. n⁺형 매입층(22) 및 p⁺형 매입층(23)은 매입층으로 된다. 이 예에서는, 도면의 중앙에 p⁺형 확산층(23)이 설치됨과 동시에 이 p⁺형 확산층(23)의 양측에 n⁺형 확산층(22.22')가 배치되게 설치되어 있다. p⁺형 확산층(23)은 NMOS 트랜지스터(Q12)가 형성된 영역이고, n⁺형 확산층(22)은 바이폴라.트랜지스터(Q13)이 형성된 영역이고, n⁺형 확산층(22)은 PMOS 트랜지스터(Q11)가 형성된 영역이다.

다음에, 제11B도에 표시된 바와같이, 에피택셜 성장처리가 행해져서, p형 반도체기판(21)의 주면에는 에피택셜 성장막이 퇴적된다(스텝 10-3). 이 에피택셜 성장막에 대해, n⁺형 확산층(22)상에 인을 주입하여 하층과 동일한 도전형으로 되는 n형 웰(24)을 형성하고, p⁺형 확산층(23)상에는 붕소 또는 BF₂를 주입하여 하층과 동일한 도전형으로 되는 p형 웰(25)을 형성한다(스텝 10-4). 이들의 웰층의 불순물 농도는 10¹⁵㎝^-3정도로 되고, 두께는 수㎛ 정도로 된다.

다음에, 제11C도에 표시된 바와같이, 소자분리를 위해, 5000-6000Å 두께의 산화막(LOCOS 산화막)(26)을 형성한다(스텝 10-5).

다음에, 도면에서 나타내지 않았지만, 상용의 포토리소그래픽에 의해 콜렉터인출용의 고농도 콜렉터 인출용 확산층(29)을 MOSFET 형성전에 형성하여 놓는다(스텝 10-6). 이것은 게이트 길이가 짧은 MOSFET를 만들려면 고온의 열처리를 극력저감할 필요가 있기 때문에, 고온열처리를 필요로 하는 깊은 콜렉터 인출용 확산층(29)을 MOSFET 형성 공정전에 만들어 놓는 것이다.

다음에, 제11D도에 표시된 바와같이, 20-1000㎚의 얇은 절연막(실리콘 산화막)(67)을 p형 반도체 기판(11)의 주면에 형성(프레산화막 형성)한 (스텝 10-7)후, 제11E도에 표시한 바와같이, MOSFET의 드레시호울드 전압 제어를 위해, 붕소(또는 BF₂) 등의 p형 불순물(p형 불순물 이온)(70)을 전면에 타입(打入)하여 피크농도가 1×10¹⁷㎝^-3으로 되는 복합불순물층(351,352)(제6도)의 각각의 하나의 층을 형성하기 위해 p형 불순물층(140)을 형성한다(스텝 10-8).

다음에, 본 발명의 특징의 하나로 되는 피크농도가 1×10¹⁵㎝^-3로 되는 인등의 n형 불순물(n형 불순물 이온)(71)을 p형 반도체기판(21)의 주면 전역에 타입하여, p형 불순물층(140)의 일부를 보상하는 n형 불순물층(360)을 형성한다(스텝 10-9). 이때 n형 불순물 이온 타입(打入)되는 거리(飛程)는 웰(24,25,24')의 표면에서 약 0.2-0.3㎛로써, n형 불순물층(360)을 p형 불순물층(140)의 매입층측에 인접하여 형성한다. 이것에 의해 p형 불순물층(140)과 n형 불순물층(360)으로 되는 복합불순물층(351,352)를 형성하기 위한 복합층(350)이 형성된다. 그리고, 제11F도 및 제11G도에서는, p형 불순물층(140-142), n형 불순물층(360-362), 복합불순물 확산층(350,351)은 구별되지 않고 빗금과 점들로서 표시되어 있다.

또, 이 실시예에서는 p형 불순물층(141,142) 및 n형 불순물층(361,362)의 형성시에 얇은 실리콘 산화막(67)을 개입하여 불순물(이온)의 타입을 실행하고 있기 때문에 불순물 타입의 균질화되어 불순물 농도 분포특성이 양호한 확산층을 얻을 수 있다. 따라서, PMOS 및 NMOS 트랜지스터(Q11,Q12)에 대해서 제8도 및 제9도에 표시한 바와같은 불순물 특성을 갖는 불순물 확산층(350)을 얻는 것이 가능하다. 또한, 불순물의 타입은 게이트 절연막을 통해 형성해도 상기 실시예와 같은 효과를 얻는다.

그후는, 공지의 기술에 의해, 예를들어 제10도 스텝(10-11 - 10-13)에 의해 CMOS의 게이트 전극, 소스.드레인, 바이폴라.트랜지스터의 베이스, 에미터를 형성하여 제11G도를 경유하여 제6도에 표시한 바와같은 구조를 얻는다. 제11G도는 저농도 드레인(LDD: Lightly-Doped Drain)구조를 사용한 CMOS 디바이스 폴리 실리콘을 에미터 전극으로 하여 사용한 바이폴라를 형성한 제조도중의 p형 반도체 기판(21)의 단면을 표시한 것이다. 동도면에 있어서, PMOS 및 NMOS 트랜지스터(Q11,Q12)의 게이트 전극(38,48)의 양측에서는, SiO₂막으로 하는 스페이서(72)가 설치되어 있다. 또한, 이 스페이서(72)에 대면한 웰영역 표층부에서는, 제7도 및 제11G도에서만 부호를 표기한 저농도 p형 영역(73) 및 저농도 n형 영역(74)가 설치되어 있다. 또 이 p형 반도체기판(21)은 표면보호(스텝 11-14), 배선형 형성(스텝 11-15), 패시베이션등 일련의 가공처리(스텝 11-16)가 실시된 후, 종횡으로 분리되고 잘라져서 칩화(스텝 11-17)되고, BiCMOS 칩으로 된다. 또한, 이 BiCMOS 칩은 소망의 패키지에 조립되어 반도체 장치로 된다.

이와같은 실시예에 의한 반도체 장치에 있어서, p형 MOSFET의 게이트 전극하의 불순물 농도분포는 제8도에 표시한 바와같이 되어 있음과 동시에 n형 MOSFET의 게이트 전극하의 불순물 농도 분포는 제9도에 표시한 바와같이 되어 있다.

제7도는 이미 기재한 제8도에 표시도는 불순물 농도분포를 가진 MOS 디바이스 구조를 표시하며, 새롭게 N_Q11n으로 농도분포가 표시되는 n형 불순물층(361)을 추가함으로써, N_Q11P로 농도분포가 표시되는 표면 p형 불순물층(114)과의 접합부의 n형 웰(24)(농도분포 N_Q11W)농도를 증가시켜 양자의 경계부의 농도분포를 급준화 하고 있다. 그러므로, 제12도에 빗금으로 표시한 바와같이, p형 MOSFET(Q11)의 드레인영역(36)으로부터 넓어지는 공핍층(40)이 웰(24)의 두께 방향으로 넓어지는 것이 억제되며, 드레시호울드 전압 V_TH의 게이트 길이 Lg 에 대한 의존성은 제13도의 실선과 같이 되어, 단 채널효과가 억제된다. 따라서, 게이트 길이를 단축하여, 드레인 전류를 안정하게 증가할 수 있다.

또한, n형 MOSFET(Q12)에 있어서는, 제9도에 게이트 전극하의 불순물 분포를 표시한 바와같이, 새롭게 N_Q12n으로 농도분포가 표시도는 n형 불순물층(362)를 추가함으로써, N_Q12P로 농도분포가 표시되는 표면 p형 불순물층(142)과의 접합부의 p형 웰(25)(농도분포 N_Q12W)의 농도가 감소되기 때문에 이 접합부의 전계강도가 약해지게 되고, 이동도가 증가하여, 동작시의 드레인 전류를 증가시킬 수 있다. 그리고, 상기의 n형 불순물층(362)의 농도는 p형 웰(25)보다도 낮아지기 때문에, 동일 기판상에 형성된 바이폴라.트랜지스터(Q13)에 끼치는 영향은 무시될 수 있다.

이와같은 실시예에 의하면, 다음과 같은 효과가 얻어진다.

(1) BiCMOS 구조에 있어서, PMOS 트랜지스터의 게이트 절연막(게이트 전극) 바로 아래의 n형 웰 영역의 표층부에 p형 불순물층을 설치하고 있기 때문에 소망의 드레시호울드 전압을 얻을 수가 있다.

(2) 상기(1)에 의해, BiCMOS 구조에 있어서, PMOS 트랜지스터의 게이트 절연막 바로 아래의 n형 웰 영역의 표층부에는, 드레시호울드 전압제어를 하기 위한 p형 불순물층이 설치되어 지지만, 이 p형 불순물층의 기판측에는 n형 불순물층이 설치되어 있기 때문에, pn 접합부분의 불순물 농오 곡선이 급준해지고, 드레인으로부터 넓어지는 공핍층의 신장이 억제된다.

(3) 상기(2)에 의해, PMOS 트랜지스터에 있어서는, 공핍층의 신장이 억제되어지므로, 단 채널효과가 억제된다. 따라서, 단 채널효과의 억제에 의해, 그만큼 게이트 길이의 단축화도 도모되기 때문에, 패턴 미세화도 달성할 수 있어 고밀도화가 달성된다고 하는 효과가 얻어진다.

(4) BiCMOS 구조에 있어서, NMOS 트랜지스터의 게이트 절연막(게이트 전극) 바로 아래의 p형 웰 영역의 표층부에 p형 불순물층이 설치되어 있지만, 이 p형 불순물층의 내측에는 n형 불순물층이 설치되어 있기 때문에, 게이트 전극하의 p형 불순물 영역과 p형 웰 영역과의 경계면 부분에서는 불순물 농도가 낮게 되어, 전계강도를 작게할 수 있기 때문에, 드레인 전류의 증대가 도모된다.

(5) BiCMOS 구조에 있어서는, n형 웰 및 p형 웰에 p형 불순물층과 n형 불순물층으로 되는 복합 불순물층이 설치되어 있지만, n형 불순물층의 농도는 n형 웰보다도 작기 때문에, 동일기판상에 형성된 바이폴라.트랜지스터에 끼치는 영향은 무시될 수 있다.

(6) BiCMOS 구조에 있어서는, n형 웰 및 p형 웰의 표층부에 p형 불순물층 및 n형 불순물층을 이온으로 타입하여 형성하는 경우에, 이 이온타입은 절연막을 통하여 행해짐으로써, 타입된 불순물이 균질화되어 불순물 분포가 고정도로 되고 또 재현성이 양호하게 행하여질 수 있다.

(7) 상기 (1)-(6)에 의해, PMOS 트랜지스터에서, 단 채널효과를 억제시킬 수 있음과 동시에 드레인 전류의 증대가 도모되고, 또 NMOS 트랜지스터에 있어서도 전자 이동도의 개선이 도모되는 드레인 전류를 증대시킬 수 있기 때문에, 고 구동능력을 갖는 동작 속도가 빠른 고집적도의 BiCMOS 디바이스를 제공할 수 있다.

이상의 본 발명자에 의해 행해진 발명을 실시예에 근거하여 구체적으로 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 벗어나지 않은 범위에서 여러 종류의 변경이 가능한 것은 발할 필요도 없다.

이상의 설명에서는 주로 본 발명자에 의하여 된 발명을 그 배경으로된 이용분인 서브 미크론 BiCMOS 제조기술에 적용한 경우에 대하여 설명하였지만, 그것에 한정된 것은 아니다.

본 발명은 적어도 CMOS를 조립하여 넣는 반도체 장치의 제조기술에 적용된다.

Claims

반도체기판(21)과, 상기 반도체 기판산에 형성된 적어도 하나의 제1도전형의 제1웰(24,24')과, 상기 반도체 기판상에 형성된 적어도 하나의 제2도전형의 제2웰(25)과, 상기 제1 웰내에 형성되고, 이 웰로부터 절연되어서 그위에 형성된 게이트와 상기 제1웰내에 형성된 소스 및 드레인 영역(35.36)을 가지고, 제2도전형의 제1도우프층(141)과 제1 도전형의 제2 도우프층(361)을 포함하는 제1 복합불순물층(351)을 상기 소스영역과 드레인영역 사이의 제1웰의 표면부분에 가지며, 상기 제2 도우프층은 상기 제1 도우프층에 인접하여 양자간에 pn 접합층을 형성하고, 상기 제1 복합불순물층의 제1 도우프층은 상기 제1웰의 주표면을 구성하도록 한 제1 절연 게이트 전계효과 트랜지스터(Q11)와, 상기 제2웰내에 형성되고, 그 웰로부터 절연되어 그위에 형성된 게이트와 상기 제2웰내에 형성된 소스 및 드레인영역(45,46)을 가지고, 제2도전형의 제1도우프층(142)과 제1 도전형의 제2 도우프층(362)을 포함하는 제2복합불순물층(352)을 상기 소스영역과 드레인영역 사이의 상기 제2웰의 표면부분에 가지며, 상기 제2도우프층은 상기 제1 도우프층에 인접하여 양자 사이에 접합층을 형성하고, 이 접합층은 상기 제2웰보다 낮은 상기 제2 도전형의 불순물 농도를 가지며, 상기 제2 복합불순물층의 제1 도우프층은 상기 제2웰의 주표면을 구성하도록 한 제2 절연 게이트 전계효과 트랜지스터(Q12), 를 구비한 반도체 장치.
특허청구의 범위 제1항에 있어서, 상기 기판상의 하나의 제1웰(24')내에 형성된 바이폴라.트랜지스터(Q13)를 더 구비하도록 한 반도체 장치.
특허청구의 범위 제2항에 있어서, 상기 웰의 각각은 각각의 웰과 동일한 도전형의 매입층(22,22',23)을 구비하고, 각 매입층은 그것이 관련하는 웰과 상기 기판사이에 존재하도록 한 반도체 장치.
반도체 기판(21)을 준비하는 단계와, 상기 기판상에 적어도 하나의 제1 도전형의 웰(24,24')과 적어도 하나의 제2 도전형의 웰(25)을 형성하는 단계와, 제2 도전형의 불순물(70)로 상기 웰의 각각의 주표면내의 제1 선택부분을 도우프하도록 함으로써 상기 각 웰의 주표면내의 상기 제1 선택부분내에 제1 도우프층(140)을 형성하고, 상기 제1 선택부분은 그것이 관련된 웰의 주표면을 형성하도록 하는 단계와, 제1 도전형의 불순물(71)로 전기 웰의 각각의 주표면내의 제2 선택부분을 도우프하도록 함으로써 상기 각 웰의 주표면내의 제2의 선택된 부분대의 제2 도우프층(360)을 형성하고, 상기 제2 선택부분은 상기 제1 선택부분에 상기 기판의 두께 방향으로 인접하도록 함으로써 양자사이에 접합층을 형성하고, 상기 제1웰(24)의 주표면내의 제2 도우프층은 상기 제1 웰층보다도 높은 불순물 농도를 가지는 제1 도전형의 도우프층으로 함으로써 상기 제1 도우프층과 제2 도우프층 사이의 접합층이 pn 접합으로 되고, 한편, 상기 제2웰(25)의 주표면내의 제2 도우프층은 제2 도전형의 도우프층으로 함으로써 상기 제1 도우프층과 제2 도우프층 사이의 접합층이 상기 제2웰보다 낮은 불순물 농도를 가지도록 하는 단계와, 상기 웰의 주표면내의 접합층의 각각의 대향단부에 인접하여 한쌍의 강하게 도우프된 영역을 형성하는 단계를 구비하는 반도체 장치의 제조방법.
특허청구의 범위 제4항에 있어서, 상기 제1 선택부분의 도우핑은, 상기 웰상에 형성된 절연막(67)을 통하여 이온주입을 행함으로써 실행되고, 상기 제2 선택부분의 도우핑은, 각 웰내의 제2 선택부분으로 상기 제1 도전형의 불순물을 주입하는 주입에너지로 상기 절연막을 통하여 이온주입을 행함으로써 실행되도록 한 반도체 장치의 제조방법.