JP3153065B2 - 半導体集積回路の電極の作製方法 - Google Patents

半導体集積回路の電極の作製方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、特に半導体やアクティ
ブ型液晶電気光学装置のような微細な配線パターンを有
する複数の金属配線に対して陽極酸化を行なって、その
表面に多孔質の陽極酸化物を形成するに際し、少なくと
も１つの配線において形成される陽極酸化物の厚さを他
の配線と異ならせて電極を作製する方法に関する。
【０００２】
【従来の技術】配線の幅が数〜数十μｍ、配線の間隔が
数〜数百μｍ程度の微細な配線を、酸化の度合いを配線
毎に異ならせて多孔質の陽極酸化を行うにあたり、従来
は次のような方法が取られていた。ここでは２本の配線
の各々に形成される陽極酸化物の厚さを異ならせる従来
の方法を示す。
【０００３】すなわち、図２の模式図に示すように、絶
縁性の基体１上に設けられたアルミニウムよりなる第１
の配線３と第２の配線４、および陰極電極２を水槽中の
化成溶液（陽極酸化を行なうための電解液）（図示せ
ず）中に配置する。化成溶液としては３％のシュウ酸水
溶液、硫酸水溶液等を用いる。
【０００４】第１の配線３および第２の配線４に正、陰
極電極２に負の電位が印加されるように電源５を設け
る。第１の配線３および第２の配線４は、互いに独立し
て電流のオン、オフを制御するためのスイッチ６および
７を介して電源５に接続されている。
【０００５】基体１と陰極電極２との距離は１５〜５０
ｍｍ位である。陽極酸化を行なう際には、スイッチ６ま
たは７をオンにして５〜３０Ｖを印加する。この時の電
界強度は０．１〜２Ｖ／ｍｍである。
【０００６】ここで、第１の配線と第２の配線におい
て、例えば第１の配線に形成される陽極酸化物の２倍の
厚さの陽極酸化物を第２の配線に形成する場合、化成時
間（電圧印加時間）と形成される酸化膜の膜厚はほぼ比
例関係であるので、例えば、第１の配線３には３０分、
第２の配線４には６０分、スイッチを制御して一定の電
圧を印加すればよい。
【０００７】３本以上の配線に対しても同様に、電圧印
加時間を変化させるだけで、２つまたは３つ以上の異な
った酸化膜厚を有する配線を得ることができる。
【０００８】
【従来技術の問題点】しかしながらこのような方法で
は、陽極酸化を行う前あるいは後には確保されている配
線間の絶縁性が、陽極酸化工程中にしばしば低下して配
線間を電流がリークしてしまい、酸化膜厚を薄くするた
めにスイッチをオフにして電流が流れないようにしてい
た配線にも電流が流れてしまうために、結果として同じ
ような厚さの酸化物が形成されてしまうことがあった。
【０００９】
【発明が解決しようとする課題】この電流のリークは、
化成溶液中に含まれる、ゴミや微細な導電性物質、イオ
ン性物質等の不純物が、電源５によって陽極と陰極の間
に形成される電界に引き寄せられ、あるいは付着して、
極めて狭い間隔である配線３と４の間に電気的な導通状
態をつくり出し、電極間の絶縁性を低下させてしまって
いたことによると考えられる。したがってこの原因とな
る不純物を陽極酸化を行なう電極対に近づけないように
する必要があった。
【００１０】
【課題を解決するための手段】本発明は上記課題を解決
するために、化成溶液中に、陽極酸化される複数の配線
が接続された陽極と該陽極に対向する陰極よりなる第１
の電極対と、化成溶液中の不純物を収集するための第２
電極対とを設け、前記陽極に接続された複数の配線のう
ち少なくとも１つの配線に対し、電圧印加時間を他の配
線と異ならせることを特徴とする半導体用電極の作製方
法である。
【００１１】また本発明は、化成溶液中に、陽極酸化さ
れる複数の配線が接続された陽極と該陽極に対向する陰
極よりなる第１の電極対と、化成溶液中の不純物を収集
するための第２電極対とを設け、前記第２の電極対にお
ける電界強度は、前記第１の電極対における電界強度よ
り大きく、前記陽極に接続された複数の配線のうち少な
くとも１つの配線に対し、電圧印加時間を他の配線と異
ならせることを特徴とする半導体用電極の作製方法であ
る。
【００１２】また上記構成において、第２の電極対は１
つの基体上に並べて設けられていることを特徴とする半
導体用電極の作製方法である。
【００１３】また本発明は化成溶液中に、陽極酸化され
る複数の配線が接続された陽極と該陽極に対向する陰極
よりなる電極対を設け、前記陽極に接続された複数の配
線のうち少なくとも１つの配線に対し電圧印加時間を他
の配線と異ならせて陽極酸化を行うに際し、前記陽極に
対して印加する電位を間欠的に零電位または負電位とす
ることを特徴とする半導体用電極の作製方法である。
【００１４】すなわち、本発明の第１は、陽極に接続さ
れた半導体用電極となる複数の配線のうち少なくとも１
つの配線に対し、電圧印加時間を他の配線と異ならせて
一度の陽極酸化工程で異なる厚さの酸化膜を形成するに
際し、陽極酸化を行なう第１の電極対の他に、配線間の
絶縁性低下の原因となる化成溶液中の不純物を収集・ト
ラップするための第２の電極対を別途設けるものであ
る。
【００１５】図１は本発明の構成を模式的に示したもの
である。図２と同様に、陽極酸化する配線は説明を簡単
にするため、２本で示している。
【００１６】図１において、左側に示す陽極酸化をする
第１の電極対は図２と同様の構成であり、図示されてい
ない化成溶液中に、絶縁性の基体１上に設けられた陽極
電極となる第１の配線３と第２の配線４、および陰極電
極２よりなる第１の電極対を配置する。電源５、スイッ
チ６、７も図２と同様に構成されている。
【００１７】図において、右側に第２の電極対８および
電源９を設け、ここで化成溶液中に含まれる不純物を収
集・トラップする。第２の電極対は効率良くトラップで
き、かつ第１の電極対における陽極酸化に対し影響を与
えない程度の位置に設ける。第２の電極対を複数設ける
ことは有効である。
【００１８】その際、第１の電極対における電界強度よ
り第２の電極対における電界強度を大きく、好ましくは
第１の電極対における電界強度の２〜１００倍とするこ
とでより効果的に不純物をトラップできる。
【００１９】例えば、陽極酸化を行なう第１の電極対の
陽極と陰極の間の距離が１５〜５０ｍｍ、印加電圧が５
〜３０Ｖであるとすると、電界強度は０．１〜２Ｖ／ｍ
ｍであるので、第２の電極対による電界強度が０．２〜
２００Ｖ／ｍｍ程度となるように電極間隔や印加電圧を
適当に選択すればよい。
【００２０】この時第２の電極対を図３に示すように絶
縁性の同一基体上に２本あるいはそれ以上の電極対パタ
ーンを形成して構成してもよい。さらにこれを複数個設
けてもよい。
【００２１】また、本発明の第２は、陽極に接続された
複数の配線のうち少なくとも１つの配線に対し、電圧印
加時間を他の配線と異ならせて一度の陽極酸化工程で異
なる厚さの酸化膜を形成するに際し、一定の直流電圧が
印加されている電極対に印加する電位を、時折０Ｖ、ま
たは陽極側を負電位とするものである。
【００２２】
【作用】第１の発明において、第２の電極対を設けてこ
の電極対に電圧を印加することで、化成溶液中の不純物
が第２の電極対の電界によって第２の電極対側に引き寄
せられ、陽極酸化を行なう第１の電極対に近づく不純物
を低減することができる。
【００２３】特に第２の電極対の電界強度を、第１の電
極対の電界強度の２〜１００倍程度に大きくすること
で、より効率よく化成溶液中の不純物を第２の電極対ま
たはその近傍に収集、トラップできる。
【００２４】また、不純物トラップ用の第２の電極対
を、基板等の同一基体上に２本あるいはそれ以上の電極
対パターンを形成してもよく、特に微細なパターンにす
ることで、電界強度を上げることが容易になる。
【００２５】また、第２の発明において、陽極酸化を行
なう電極対に一定電圧の直流電圧を印加していると、次
第に電極間に不純物が集まり、第１の配線と第２の配線
とのい間の絶縁性が低下してくるが、この時、一時的に
印加電圧を０Ｖまたは陽極側を負電圧とし、またもとの
電圧を印加すると第１の配線と第２の配線間の絶縁性が
高まることが実験的に判明した。
【００２６】これは、電圧印加により陽極酸化を行なう
電極対に接近してきた不純物が、電極間電圧を０Ｖ、ま
たは陽極側を負電位とすることにより電極対への接近が
止まる、または離れ、水流等により不純物が移動するた
めと考えられる。
【００２７】したがって、陽極酸化を行なう電極対に対
し、通常の直流電圧を印加して陽極酸化を行なっている
ときに、時折、間欠的に電極間電圧を０Ｖまたは陽極側
を負電位とすることで、第１の配線と第２の配線との間
の絶縁性を高く保ちながら陽極酸化を行なうことができ
る。
【００２８】このように、本発明により、陽極酸化を行
なう電極対への不純物の接近、付着等を防ぎ、相互が極
めて近接した複数の配線の各配線間に高い絶縁性を維持
したまま陽極酸化を行なうことができる。
【００２９】したがって、微細な複数の配線に対する陽
極酸化であって、酸化の度合いを配線によって異ならせ
るために、電圧印加時間を配線によって異ならせる際に
問題となる、電圧が印加されている配線と印加されてい
ない配線との間におけるリーク電流の発生を防ぐことが
できる。
【００３０】その結果、複数の配線において酸化の度合
いを確実に制御し、陽極酸化物の厚さを配線毎に異なら
せて形成することが可能となる。
【００３１】第１の本発明と第２の本発明を組み合わせ
て陽極酸化を行なうことが有効であることは言うまでも
ない。
【００３２】
【実施例】この実施例においては、同一基板上に複数の
薄膜トランジスタを有する半導体集積回路を設ける際
に、厚さの異なる陽極酸化物をゲート電極に形成して、
目的に応じて各薄膜トランジスタのゲート電極とソー
ス、ドレイン領域との間の高抵抗領域の幅を変化させた
例を述べる。
【００３３】〔序文〕絶縁基板上、もしくは半導体基板
上であっても厚い絶縁膜によって半導体基板と隔てられ
た表面（絶縁表面）上に絶縁ゲイト型半導体装置（ＭＩ
ＳＦＥＴ）、特に半導体層（活性層）が薄膜状である半
導体装置を薄膜トランジスタ（ＴＦＴ）というが、この
ような半導体装置において、通常用いられる、結晶性は
有するが単結晶でない、非単結晶半導体は単結晶半導体
に比較して特性が悪く、特に、ゲイト電極に逆電圧（す
なわち、Ｎチャネル型ＴＦＴの場合には負、Ｐチャネル
型ＴＦＴの場合には正の電圧）を印加した場合には、ソ
ース／ドレイン間のリーク電流が増加するという問題が
あった。また、かかるＴＦＴの移動度が電圧の印加によ
って低下するという劣化の問題もあった。このような問
題を解決するためには、ソース／ドレイン領域とゲイト
電極の間に真性もしくは弱いＮ型やＰ型の高抵抗領域を
設ける必要があることが知られている。
【００３４】この高抵抗領域を作製する際には、ゲイト
電極を陽極酸化、その他の方法で少なくともその側面を
酸化させ、この酸化物もしくは酸化物の跡を利用して自
己整合的にドーピングをおこなうことによって、均一な
幅の高抵抗領域を得ることができた。
【００３５】しかしながら、このような高抵抗領域はソ
ース／ドレイン間に直列に挿入された抵抗としても機能
するので、例えば、高速動作が必要な場合にはかえって
不必要なものであった。特に、同一絶縁表面上に異なっ
た特性を要求されるＴＦＴを形成する場合には問題であ
った。例えば、電気光学素子を駆動するアクティブマト
リクス回路と、その回路を駆動するためのドライバー回
路とを同一基板上に有するモノリシック回路を考えてみ
ると、アクティブマトリクス回路においては、リーク電
流が低い方が望ましいので、高抵抗領域の幅が広いＴＦ
Ｔが望まれた。
【００３６】しかしながら、デコーダー回路やドライバ
ー回路、さらには、ＣＰＵ、メモリー回路等において
は、高速動作の必要上、高抵抗領域の幅は小さい方が望
まれた。しかしながら、同一基板上に同一プロセスで形
成されたＴＦＴでは、高抵抗領域の幅は全て同じであ
り、上記のような回路、目的に応じて高抵抗領域の幅を
変更するということは困難であった。そのため、モノリ
シック型のアクティブマトリクス回路や、さらにそれを
発展させたモノリシック集積回路を作製することは困難
であった。本実施例は、本発明によりこのような困難を
解決し、ＴＦＴや回路の必要とする特性、信頼性に応じ
て高抵抗領域の幅を変更した半導体集積回路の作製方法
を示す。
【００３７】以下に述べる実施例は、ゲイト電極の陽極
酸化工程において、ＴＦＴに応じて陽極酸化時間を変化
させることによって、得られる高抵抗領域の幅を変更す
るものである。さらには、モノリシック型アクティブマ
トリクス回路において、低オフ電流、低周波動作用のア
クティブマトリクス回路中のＴＦＴの高抵抗領域の幅
を、大電流駆動、高周波動作用のドライバー回路、低消
費電力、高周波動作用のデコーダー回路中のＴＦＴのも
のよりも大きくしたものである。
【００３８】例えば、モノリシック型のアクティブマト
リクス回路においては、アクティブマトリクス回路中の
ＴＦＴの高抵抗領域の幅は０．４〜１μｍ、ドライバー
回路においては、Ｎチャネル型ＴＦＴ（以下、ＮＴＦＴ
という）で、０．２〜０．３μｍ、Ｐチャネル型ＴＦＴ
（以下、ＰＴＦＴという）においては０〜０．２μｍと
する。さらに、中央演算回路（ＣＰＵ）その他の論理演
算素子／回路に用いられるデコーダーにおいても、Ｎチ
ャネル型ＴＦＴでは０．３〜０．４μｍ、Ｐチャネル型
ＴＦＴにおいては０〜０．２μｍとする。このように、
ここで述べる実施例では、アクティブマトリクス回路の
ＴＦＴの高抵抗領域の幅は、ドライバー、デコーダーの
ＴＦＴのものよりも大きく、また、本実施例においては
本発明方法は適用されないが、Ｎチャネル型ＴＦＴの高
抵抗領域の幅はＰチャネル型ＴＦＴのものより大きくす
るものである。
【００３９】前記のようにアクティブマトリクス回路の
ＴＦＴの高抵抗領域の幅が、ドライバーやデコーダーの
ＴＦＴの幅よりも大きな理由は要求されるＴＦＴの特性
が、前者は低リーク電流、後者は高速動作というように
互いに異なるからである。一方、同じドライバーもしく
はデコーダーにおいて、Ｎチャネル型ＴＦＴとＰチャネ
ル型ＴＦＴとで高抵抗領域の幅を変えることは以下の理
由による。
【００４０】特にＮチャネル型ＴＦＴにおいて、弱いＮ
型の高抵抗領域を設けると、ドレイン近傍の電界を緩和
させて、ホットキャリヤ効果による劣化を抑制すること
ができる。したがって、この場合のＮチャネル型ＴＦＴ
の高抵抗領域は弱いＮ型であることが望まれる。一方、
Ｐチャネル型ＴＦＴにおいては、ホットキャリヤによる
劣化は少ないので、特にこのような高抵抗領域を設けな
くともよい。逆に、高抵抗領域の存在はＴＦＴの動作速
度の低下をもたらす。Ｐチャネル型ＴＦＴの移動度はＮ
チャネル型ＴＦＴよりも劣るので可能な限り、高抵抗領
域の幅は小さい方が好ましい。その結果、上述のように
Ｎチャネル型ＴＦＴの高抵抗領域の幅がＰチャネル型Ｔ
ＦＴのものよりも大きくなるのである。
【００４１】〔前工程〕図４および図５に本実施例の作
製工程を示す。本実施例は、モノリシック型アクティブ
マトリクス液晶ディスプレーに関するもので、図の左側
はドライバー回路の相補型ＴＦＴを、右側はアクティブ
マトリクス回路の画素制御用ＴＦＴを示している。ま
ず、基板（コーニング７０５９、３００ｍｍ×４００ｍ
ｍ）３０１上に下地酸化膜３０２として厚さ２０００Å
の酸化珪素膜を形成した。この酸化膜の形成方法として
は、酸素雰囲気中でのスパッタ法もしくはプラズマＣＶ
Ｄ法で分解・堆積した膜を用いるとよい。
【００４２】その後、プラズマＣＶＤ法やＬＰＣＶＤ法
によってアモリファスシリコン膜を３００〜５０００
Å、好ましくは５００〜１０００Å堆積し、これを、５
５０〜６００℃の還元雰囲気に２４時間放置して、結晶
化せしめた。そして、このようにして結晶化させたシリ
コン膜をパターニングして島状活性層領域３０３、３０
４を形成した。さらに、この上にスパッタ法によって厚
さ７００〜１５００Åの酸化珪素膜３０５を形成した。
【００４３】その後、厚さ１０００Å〜３μｍ、例え
ば、６０００Åのアルミニウム（０．１〜０．３ｗｔ％
のＳｃを含む）膜をスパッタ法によって形成した。そし
て、アルミニウム膜上にフォトレジスト（例えば、東京
応化製、ＯＦＰＲ８００／３０ｃｐ）をスピンコート法
によって形成した。
【００４４】フォトレジストの形成前には、中性溶液に
よる陽極酸化法によって厚さ１００〜１０００Åのバリ
ア型の酸化アルミニウム膜（図示せず）をアルミニウム
表面に形成した。形成に際しては、３％の酒石酸アンモ
ニウム水溶液をエチレングリコールで１：９に希釈した
溶液にて、０．０５〜０．２ｍＡ／ｃｍ2 の定電流で電
圧が１０〜５０Ｖ程度に到達するまで陽極酸化する。こ
の時の電圧上昇速度は１〜４Ｖ／ｍｉｎであり、２〜５
０分の化成となる。その後到達した電圧にて定電圧で３
０分間の陽極酸化を行なった。後の本発明による多孔質
の陽極酸化における電圧はここで用いた電圧より低くな
ることが望ましい。
【００４５】このようにしておくと、フォトレジストと
の密着性が良く、また、フォトレジストからの電流のリ
ークを抑制することにより、後の陽極酸化工程におい
て、多孔質陽極酸化物を側面のみに形成するうえで有効
であった。
【００４６】その後、フォトレジストとアルミニウム膜
をパターニングして、アルミニウム膜と一緒にエッチン
グし、ゲイト電極３０６、３０７、３０８および配線３
０９を形成した。これらの配線、ゲイト電極の上には前
記のフォトレジスト２０１が残されており、これは後の
陽極酸化工程において陽極酸化防止のマスクとして機能
する。（図４（Ａ））
【００４７】ゲイト電極３０６とゲイト電極３０７とゲ
イト電極３０８は電気的に独立であり、また、ゲイト電
極３０８と配線３０９は電気的に接続されている。
【００４８】〔本発明の適用（第１の発明）〕さらにこ
れに電解液中で電流を通じて陽極酸化し、厚さ３０００
Å〜２５μｍの陽極酸化物（膜）を形成した。陽極酸化
は、３〜２０％のクエン酸もしくはショウ酸、燐酸、ク
ロム酸、硫酸等の酸性水溶液を用いておこない、５〜３
０Ｖの一定電流をゲイト電極に印加した。このようにし
て得られた陽極酸化物は多孔質である。本実施例では３
％のシュウ酸水溶液（３０℃）中で電圧を８Ｖとし、２
０〜１４０分、陽極酸化した。
【００４９】ここで本発明の陽極酸化方法を用いて、形
成される陽極酸化物の厚さを陽極酸化時間によって制御
し、ゲイト電極３０６および３０７には、５００〜２０
００Å、例えば１０００Åの薄い陽極酸化物を形成し、
ゲイト電極３０８と配線３０９には、３０００〜９００
０Å、例えば、５０００Åの厚い陽極酸化物を形成し
た。ここでは特にゲイト電極および配線上にマスクが設
けられているため、その上面は陽極酸化されず、両側面
のみに陽極酸化物が形成される。
【００５０】まず、基板３０１上に設けられた、第１の
配線としてのゲイト電極３０６および３０７と、第２の
配線としてのゲイト電極３０８とそれに接続している配
線３０９がそれぞれ電気的に独立させて電源に接続し
て、基板３０１と同じ大きさの白金またはステンレスよ
りなる陰極電極板と対向させて溶液中に配置し、第１の
電極対を設けた。基板と陰極電極板との間隔は１５〜５
０ｍｍここでは２０ｍｍとした。
【００５１】一方、溶液中の不純物を収集、トラップす
るための第２の電極対を、１００ｍｍ×１００ｍｍ、厚
さ１ｍｍの白金またはステンレスの基板を間隔２〜２０
ｍｍここでは４ｍｍで対向して構成し、この第２の電極
対を第１の電極対を囲うように、基板３０１の前後左右
に１つずつ計４ヵ所設けた。第２の電極対として図３に
示すような、絶縁基板上に電極パターンが形成されたも
のを用いてもよい。例えばガラスなどの基板上に１〜１
００μｍ程度のステンレス膜を成膜、パーニングしたも
のであってもよい。
【００５２】印加電圧は３２Ｖとした。第２の電極対が
第１の電極対に近づきすぎると、両者において印加電圧
に大きな差があった場合、陽極酸化にムラが生じること
があるので電気的な影響を受けない程度に両者の距離お
よび第２の電極対間電圧を考慮する必要がある。
【００５３】したがって、ここでは第１の電極対におけ
る電界強度は０．４Ｖ／ｍｍであるのに対し、第２の電
極対における電界強度は８Ｖ／ｍｍとし、第２の電極対
における電界強度を第１の電極対の２０倍とした。
【００５４】そして、まずゲイト電極３０６、３０７と
３０８には共に２０分間電圧を印加して、ここでゲイト
電極３０６と３０７へは電流の供給を断ち、ゲイト電極
３０８にはさらに８０分間電圧を印加し、計１００分間
電圧を印加した。配線３０９はゲイト電極３０８に電気
的に接続されているので同じく１００分間電圧が印加さ
れる。このとき、第１の電極対間の溶液を、攪拌または
オーバーフロー（一方から溶液を供給し、他方から排出
して溶液を循環させる）により溶液に水流を形成するこ
とは有効である。
【００５５】このようにして、ゲイト電極３０６および
３０７には１０００Åの多孔質の陽極酸化物２０２、ゲ
イト電極３０８および配線３０９には５０００Åの多孔
質の陽極酸化物２０３を側面に形成することができた。
（図４（Ｂ））
【００５６】一方、第２の電極対を設けない以外は全く
同じ条件で陽極酸化を行なったところ、最初の２０分が
経過した後はゲイト電極３０６および３０７には電流を
供給していないのにも係わらず、ゲイト電極３０６と３
０７にもゲイト電極３０８と同様に５０００Åの多孔質
陽極酸化物が形成されてしまい、陽極酸化の度合いを異
ならせることが出来なかった。
【００５７】〔本発明の適用（第２の発明）〕この陽極
酸化工程においては、第２の電極対を設けずに、第１の
電極対間を間欠的に０電圧にするまたは陽極すなわち第
１および第２の配線を負電位としてもよい。すなわち、
まず基板３０１上に設けられた、第１の配線としてのゲ
イト電極３０６および３０７と、第２の配線としてのゲ
イト電極３０８とそれに接続している配線３０９がそれ
ぞれ電気的に独立させて電源に接続して、基板３０１と
同じ大きさのステンレスよりなる陰極電極板と対向させ
て溶液中に配置し、第１の電極対を設けた。基板と陰極
電極板との間隔は１５〜５０ｍｍここでは２０ｍｍとし
た。
【００５８】そして、まずゲイト電極３０６、３０７と
３０８には共に２０分間電圧を印加して、ここでゲイト
電極３０６と３０７へは電流の供給を断ち、ゲイト電極
３０８にはさらに電圧の印加を続け、陽極酸化を進行さ
せる。
【００５９】このとき、ゲイト電極３０８に印加される
電圧を、ここでは１分間の間に６秒間だけ、０Ｖまたは
負（マイナス）電位、たとえば−８Ｖとする（陰極は常
に０電位とする）。５４秒間通常の電圧を印加後６秒間
０または負電位としてもよいし、９秒経過後１秒間だけ
０または負電位としてもよい。通常電圧を印加する時間
に対し、０または負電圧にする時間の割合は、１：１す
なわち交流から６０：１程度が好ましい。ただし双方の
割合が近づくほど陽極酸化に必要な時間が長くなる。
【００６０】８８分間電圧を印加した。配線３０９はゲ
イト電極３０８に電気的に接続されているので同じく８
８分間電圧が印加された。このとき、第１の電極対間の
溶液を、攪拌またはオーバーフロー（一方から溶液を供
給し、他方から排出して溶液を循環させる）により溶液
に水流を形成することは有効である。
【００６１】このようにして、ゲイト電極３０６および
３０７には１０００Åの多孔質の陽極酸化物２０２、ゲ
イト電極３０８および配線３０９には５０００Åの多孔
質の陽極酸化物２０３を側面に形成することができた。
（図４（Ｂ））
【００６２】この方法では陽極酸化に要する時間は長く
なるが、第２の電極対を設けなくてもよくなるため、容
易に実施できるというメリットがある。もちろん第２の
電極対も設けて、より不純物を配線に近づけないように
することは有効である。
【００６３】一方、間欠的な０または負電位を印加しな
い以外は全く同じ条件で陽極酸化を行なったところ、最
初の２０分が経過した後はゲイト電極３０６および３０
７には電流を供給していないのにも係わらず、ゲイト電
極３０６と３０７にもゲイト電極３０８と同様に５００
０Åの多孔質陽極酸化物が形成されてしまい、陽極酸化
の度合いを異ならせることが出来なかった。
【００６４】〔残りの工程〕次に、フォトレジストによ
るマスクを除去し、前述のバリヤ型酸化アルミニューム
を形成したのと同様の手法で、ゲイト電極に電流を印加
して陽極酸化を行いゲイト電極および配線の周囲にバリ
ヤ型陽極酸化膜を形成した。化成溶液としては他に、３
〜１０％の酒石液、硼酸水溶液を含み、アンモニア水で
ＰＨ≒７にし、エチレングルコール溶液を加えたものを
用いてもよい。
【００６５】また、ゲイト電極３０７以外の全てのゲイ
ト電極・配線に同じだけの電圧を印加した。このため、
ゲイト電極３０７以外の全てのゲイト電極・配線の上面
および側面にバリヤ型の陽極酸化物が形成された。本実
施例では、１００Ｖの電圧を印加してバリヤ型陽極酸化
物の厚さは１０００〜１４００Åここでは１０００Åと
した。（図５（Ａ））
【００６６】バリヤ型の陽極酸化物の厚さは任意である
が、あまり薄いと、後で多孔質陽極酸化物をエッチング
する際に、アルミニウムを溶出させてしまう危険がある
ので、５００Å以上が好ましかった。注目すべきは、バ
リヤ型の陽極酸化物は後の工程で得られるにもかかわら
ず、多孔質の陽極酸化物の外側にバリヤ型の陽極酸化物
ができるのではなく、多孔質陽極酸化物とゲイト電極の
間にバリヤ型の陽極酸化物が形成されることである。
【００６７】その後、ドライエッチング法によって酸化
珪素膜３０５をエッチングした。このエッチングにおい
ては、等方性エッチングのプラズマモードでも、あるい
は異方性エッチングの反応性イオンエッチングモードで
もよい。ただし、珪素と酸化珪素の選択比を十分に大き
くすることによって、活性層を深くエッチングしないよ
うにすることが重要である。例えば、エッチングガスと
してＣＦ4 を使用すれば陽極酸化物はエッチングされ
ず、すなわち、ゲイト電極３０６、３０７、３０８、配
線３１３の下部に存在する酸化珪素膜３０５はエッチン
グされずに、それぞれ、ゲイト絶縁膜３１０、３１１、
３１２、絶縁膜３１３として残った。（図５（Ｂ））
【００６８】その後、燐酸、酢酸、硝酸の混酸を用いて
多孔質陽極酸化物をエッチングした。そして、イオンド
ーピング法によって、ＴＦＴの活性層３０３、３０４
に、ゲイト電極部（すなわちゲイト電極とその周囲の陽
極酸化膜）およびゲイト絶縁膜をマスクとして自己整合
的に不純物を注入した。この際には、イオンの加速電圧
とドーズ量によって、不純物領域にさまざまな組み合わ
せが考えられる。例えば、加速電圧を５０〜９０ｋＶと
高めに設定し、ドーズ量を１×１０13〜５×１０14ｃｍ
-2と低めにすれば、領域３１４〜３１６には、ほとんど
の不純物イオンは活性層を通過し、下地膜で最大の濃度
を示す。このため、領域３１４〜３１６は極めて低濃度
の不純物領域となる。一方、上にゲイト絶縁膜３１０〜
３１２の存在する領域３１７〜３１９では、ゲイト絶縁
膜によって高速のイオンが減速されて、ちょうど、不純
物濃度が最大となり、低濃度の不純物領域を形成するこ
とができる。
【００６９】逆に、加速電圧を５〜３０ｋＶと低めに設
定し、ドーズ量を５×１０14〜５×１０15ｃｍ-2と多め
にすれば、領域３１４〜３１６には、多くの不純物イオ
ンが注入され、高濃度の不純物領域となる。一方、上に
ゲイト絶縁膜３１０〜３１２の存在する領域３１７〜３
１９では、ゲイト絶縁膜によって低速のイオンが妨げら
れて、不純物イオンの注入量は低く、低濃度の不純物領
域を形成することができる。このように、いずれの方法
を用いても、領域３１７〜３１９は低濃度の不純物領域
となり、本実施例では、いずれの方法を採用してもよ
い。このようにして、イオンドーピングをおこない、Ｎ
型の低濃度不純物領域３１７、３１９とＰ型の低濃度不
純物領域３１８を形成した後、ＫｒＦエキシマーレーザ
ー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射し
て、活性層中に導入された不純物イオンの活性化をおこ
なった。この工程は、ＲＴＰ（ラピッド・サーマル・プ
ロセス）を用いてもよい。（図５（Ｃ））
【００７０】〔本実施例に本発明を適用したことによる
効果〕この結果、各ＴＦＴで高抵抗領域（すなわち、低
濃度領域とオフセット領域）の幅が異ならせることがで
きた。すなわち、ドライバー回路のＮチャネル型ＴＦＴ
では、高抵抗領域の幅ｘ1 はオフセット幅１０００Åに
低濃度領域の幅１０００Åを加えた２０００Åであり、
同じくＰチャネル型ＴＦＴにおいては、ｘ2 は低濃度領
域の幅のみの１０００Åであり、画素制御のＴＦＴにお
いては、ｘ3 はオフセット幅１０００Åに低濃度領域の
幅５０００Åを加えた６０００Åであった。
【００７１】〔残りの工程つづき〕さらに、全面に適当
な金属、例えば、チタン、ニッケル、モリブテン、タン
グステン、白金、パラジウム等の被膜、例えば、厚さ５
０〜５００Åのチタン膜３２０をスパッタ法によって全
面に形成した。この結果、金属膜（ここではチタン膜）
３２０は高濃度（もしくは極低濃度）不純物領域３１４
〜３１６に密着して形成された。（図５（Ｄ））
【００７２】そして、ＫｒＦエキシマーレーザー（波長
２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、金属
膜（ここではチタン）と活性層のシリコンを反応させ、
金属珪化物（ここでは珪化チタン）の領域３３０〜３３
２を形成した。レーザーのエネルギー密度は２００〜４
００ｍＪ／ｃｍ2 、好ましくは２５０〜３００ｍＪ／ｃ
ｍ2 が適当であった。また、レーザー照射時には基板を
２００〜５００℃に加熱しておくと、チタン膜の剥離を
抑制することはできた。なお、本実施例では上記の如
く、エキシマーレーザーを用いたが、他のレーザーを用
いてもよいことはいうまでもない。ただし、レーザーを
用いるにあたってはパルス状のレーザーが好ましい。連
続発振レーザーでは照射時間が長いので、熱によって被
照射物が熱によって膨張することによって剥離するよう
な危険がある。
【００７３】パルスレーザーに関しては、Ｎｄ：ＹＡＧ
レーザー（Ｑスイッチパルス発振が望ましい）のごとき
赤外光レーザーやその第２高調波のごとき可視光、Ｋｒ
Ｆ、ＸｅＣｌ、ＡｒＦ等のエキシマーを使用する各種紫
外光レーザーが使用できるが、金属膜の上面からレーザ
ー照射をおこなう場合には金属膜に反射されないような
波長のレーザーを選択する必要がある。もっとも、金属
膜が極めて薄い場合にはほとんど問題がない。また、レ
ーザー光は、基板側から照射してもよい。この場合には
下に存在するシリコン半導体膜を透過するレーザー光を
選択する必要がある。
【００７４】また、アニールは、可視光線もしくは近赤
外光の照射によるランプアニールによるものでもよい。
ランプアニールを行う場合には、被照射面表面が６００
〜１０００℃程度になるように、６００℃の場合は数分
間、１０００℃の場合は数１０秒間のランプ照射を行う
ようにする。近赤外線（例えば1.2 μｍの赤外線）によ
るアニールは、近赤外線が珪素半導体に選択的に吸収さ
れ、ガラス基板をそれ程加熱せず、しかも一回の照射時
間を短くすることで、ガラス基板に対する加熱を抑える
ことができる等、使用上、都合が良い。
【００７５】この後、過酸化水素とアンモニアと水とを
５：２：２で混合したエッチング液で未反応のチタン膜
のエッチングした。露出した活性層と接触した部分以外
のチタン膜（例えば、ゲイト絶縁膜や陽極酸化膜上に存
在したチタン膜）はそのまま金属状態で残っているが、
このエッチングで除去できる。一方、金属珪化物である
珪化チタン３３０〜３３２はエッチングされないので、
残存させることができた。本実施例では、珪化物領域３
３０〜３３２のシート抵抗は１０〜５０Ω／□となっ
た。一方、低濃度不純物領域３１７〜３１９では１０〜
１００ｋΩ／□であった。
【００７６】そして、アクティブマトリクス回路のＮＴ
ＦＴ３３７上に厚さ５００〜３０００Å、例えば、１０
００Åの窒化珪素膜３２２を形成した。一般に窒化珪素
膜は、正孔を捕獲する性質がある。したがって、特にホ
ットキャリヤの発生しやすい用途、例えば、アクティブ
マトリクス回路のＴＦＴ等、において、ホットキャリヤ
注入によるゲイト絶縁膜のホットエレクトロンによる電
子のチャージアップを防止するうえで窒化珪素膜３２２
は有効であった。もっとも、ＰＴＦＴの場合には、逆効
果となるので、相補型回路の存在する部分には窒化珪素
膜は形成しない方が好ましい。本実施例で、アクティブ
マトリクス回路（図の右側）だけに窒化珪素膜を残した
のは以上の理由による。
【００７７】さらに、全面に層間絶縁物３２１として、
ＣＶＤ法によって酸化珪素膜を厚さ２０００Å〜１μ
ｍ、例えば、５０００Å形成した。そして、配線３０９
に孔３２４を形成し、窒化珪素膜３２２を露出させた。
そして、スパッタ法によってＩＴＯ膜を形成し、これを
パターニング・エッチングして、画素電極３２３を形成
した。画素電極３２３は、孔３２４において、バリヤ型
陽極酸化物（１０００Å）と窒化珪素膜（１０００Å）
をはさんで配線３０９と静電容量を形成する。この際、
陽極酸化物も窒化珪素も誘電率が大きく、薄いので僅か
な面積で大きな容量を得ることができた。この容量は、
アクティブマトリクスの画素と対向電極とによって形成
される容量に並列に挿入される、いわゆる保持容量とし
て用いられる。すなわち、配線３０９は対向電極と同じ
電位に保たれる。
【００７８】その後、層間絶縁物３２１をエッチング
し、ＴＦＴのソース／ドレインおよびゲイト電極等にコ
ンタクトホールを形成し、２０００Å〜１μｍ、例えば
５０００Åの厚さの窒化チタンとアルミニウムの多層膜
による配線・電極３２５〜３２９を形成した。（図５
（Ｅ））
【００７９】〔実施例まとめ〕本実施例では、アクティ
ブマトリクス回路を構成するＮＴＦＴ３３７、デコーダ
ー、ＣＰＵ、メモリー、その他の高周波低消費電力用の
ＮＴＦＴ、大電力駆動のドライバー用ＮＴＦＴ、および
ＰＴＦＴの高抵抗領域幅の値は実施例２と同じとした。
かくして、モノリシック型の電気光学装置を有する薄膜
集積回路にて、ＮチャネルＴＦＴとＰチャネルＴＦＴと
で、高抵抗領域の幅を最適化することが示された。
【００８０】〔今後の展望〕図６には、１枚のガラス基
板上にディスプレーから、ＣＰＵ、メモリーまで搭載し
た集積回路を用いた電気光学システムののブロック図を
示す。本実施例では、このうちのアクティブマトリクス
回路とＸおよびＹデコーダー／ドライバーの部分のみを
主として示したにすぎないが、本実施例を発展させれ
ば、より高度な回路、システムを構成することが可能で
あることは容易に想像のつくことであろう。
【００８１】ここで、入力ポートとは、外部から入力さ
れた信号を読み取り、画像用信号に変換し、補正メモリ
ーは、アクティブマトリクスパネルの特性に合わせて入
力信号等を補正するためのパネルに固有のメモリーであ
る。特に、この補正メモリーは、各画素固有の情報を不
揮発性メモリーとして融資、個別に補正するためのもの
である。すなわち、電気光学装置の画素に点欠陥のある
場合には、その点の周囲の画素にそれに合わせて補正し
た信号を送り、点欠陥をカバーし、欠陥を目立たなくす
る。または、画素が周囲の画素に比べて暗い場合には、
その画素により大きな信号を送って、周囲の画素同じ明
るさとなるようにするものである。ＣＰＵとメモリーは
通常のコンピュータのものと同様で、特にメモリーは各
画素に対応した画像メモリーをＲＡＭとして持ってい
る。また、画像情報に応じて、基板を裏面から照射する
バックライトを変化させることもできる。
【００８２】そして、これらの回路のそれぞれに適した
高抵抗領域の幅を得るために、３〜１０系統の配線を形
成し、個々に陽極酸化条件を変えられるようにすればよ
い。典型的には、アクティブマトリクス回路において
は、チャネル長が１０μｍで、高抵抗領域の幅は０．４
〜１μｍ、例えば、０．６μｍ。ドライバーにおいて
は、Ｎチャネル型ＴＦＴで、チャネル長８μｍ、チャネ
ル幅２００μｍとし、高抵抗領域の幅は０．２〜０．３
μｍ、例えば、０．２５μｍ。同じくＰチャネル型ＴＦ
Ｔにおいては、チャネル長５μｍ、チャネル幅５００μ
ｍとし、高抵抗領域の幅は０〜０．２μｍ、例えば、
０．１μｍ。デコーダーにおいては、Ｎチャネル型ＴＦ
Ｔで、チャネル長８μｍ、チャネル幅１０μｍとし、高
抵抗領域の幅は０．３〜０．４μｍ、例えば、０．３５
μｍ。同じくＰチャネル型ＴＦＴにおいては、チャネル
長５μｍ、チャネル幅１０μｍとし、高抵抗領域の幅は
０〜０．２μｍ、例えば、０．１μｍとすればよい。さ
らに、図６における、ＣＰＵ、入力ポート、補正メモリ
ー、メモリーのＮＴＦＴ、ＰＴＦＴは高周波動作、低消
費電力用のデコーダーと同様に高抵抗領域の幅を最適化
すればよい。かくして、電気光学装置６４を絶縁表面を
有する同一基板上に形成することができた。
【００８３】本実施例においては、本発明によって２種
類の高抵抗領域の幅を、用途によって可変して得ること
ができた。電圧印加時間を制御することで陽極酸化可能
な範囲であれば何種類の幅の形成でも可能である。ま
た、この領域はチャネル形成領域と全く同じ材料、同じ
導電型であるという必要はない。すなわち、ＮＴＦＴで
は、微量にＮ型不純物を、また、ＰＴＦＴでは微量にＰ
型不純物を添加し、また、選択的に炭素、酸素、窒素等
を添加して高抵抗領域を形成することもホットキャリヤ
による劣化と信頼性、周波数特性、オフ電流とのトレー
ドオフを解消する上で有効である。
【００８４】
【発明の効果】本発明により、陽極酸化を行なう電極対
への不純物の接近、付着等を防ぎ、相互が極めて近接し
た複数の配線の各配線間に高い絶縁性を維持したまま陽
極酸化を行なうことができるようになった。したがっ
て、微細な複数の配線に対する陽極酸化であって、酸化
の度合いを配線によって異ならせるために、電圧印加時
間を配線によって異ならせる際に問題となる、電圧が印
加されている配線と印加されていない配線との間におけ
るリーク電流の発生を防ぐことができた。その結果、複
数の配線において酸化の度合いを確実に制御し、陽極酸
化物の厚さを配線毎に異ならせて形成することが可能と
なる。
【００８５】たとえば、各ＴＦＴの必要とする特性、信
頼性に応じて最適な幅の高抵抗領域を有するＴＦＴを同
一基板上に作製することができる。その結果、従来にな
い自由度を得ることができ、より高度に集積化された回
路を構成することができる。
【図面の簡単な説明】
【図１】 本発明の構成を示した模式図。
【図２】 従来の構成を示した模式図。
【図３】 第２の電極対の他の構成を示す。
【図４】 実施例における半導体集積回路の作製工程を
示す。
【図５】 実施例における半導体集積回路の作製工程を
示す。
【図６】 実施例における半導体集積回路のブロック図
の例を示す。
【符号の説明】
１ 基体 ２ 陰極電極 ３ 第１の配線 ４ 第２の配線 ５，９ 電源 ６、７ スイッチ ８ 第２の電極対
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/786 (56)参考文献 特開 昭58−85149（ＪＰ，Ａ) 特開 昭52−103336（ＪＰ，Ａ) 特開 昭58−140131（ＪＰ，Ａ) 特開 平５−222581（ＪＰ，Ａ) 特開 平６−216389（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/316 C25D 11/04 H01L 21/336 H01L 29/786

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】化成溶液中で、基体上に形成された複数の
    配線でなる電極と、前記基体に対向する電極とでなる電
    極対の間に電圧を印加して、前記複数の配線を陽極酸化
    する半導体集積回路の電極の作製方法であって、 前記複数の配線から電位を間欠的に０Ｖまたは負電位に
    する配線を選択して、正電位にする時間を他の配線より
    も短くすることを特徴とする半導体集積回路の電極の作
    製方法。
  2. 【請求項２】化成溶液中で、基体上に形成された複数の
    配線でなる電極と、前記基体に対向する電極とでなる第
    １の電極対の間に電圧を印加して、前記複数の配線を陽
    極酸化する半導体集積回路の電極の作製方法であって、 前記化成溶液中で、対向する２つの電極でなる第２電極
    対間に電圧を印加して、前記第２の電極対へ前記 化成溶
    液中の不純物を収集することを特徴とする半導体集積回
    路の電極の作製方法。
  3. 【請求項３】請求項２において、 前記複数の配線から所定の配線を選択して、正電位にす
    る時間を他の配線と異ならせることを特徴とする半導体
    集積回路の電極の作製方法。
  4. 【請求項４】化成溶液中で、基体上に形成された複数の
    配線でなる電極と、前記基体に対向する電極とでなる第
    １の電極対の間に電圧を印加して、前記複数の配線を陽
    極酸化する半導体集積回路の電極の作製方法であって、 前記複数の配線から電位を間欠的に０Ｖまたは負電位に
    する配線を選択して、正電位にする時間を他の配線より
    も短くし、 前記化成溶液中で、対向する２つの電極でなる第２電極
    対間に電圧を印加して 、前記第２の電極対へ前記化成溶
    液中の不純物を収集 することを特徴とする半導体集積回
    路の電極の作製方法。
  5. 【請求項５】 請求項２乃至４のいずれか１項におい
    て、 前記第２の電極対間の電界強度を前記第１の電極対間の
    電界強度の２〜１００倍にする ことを特徴とする半導体
    集積回路の電極の作製方法。
  6. 【請求項６】 請求項１乃至５のいずれか１項におい
    て、 前記化成溶液は撹拌またはオーバーフローされているこ
    とを特徴とする半導体集積回路の電極の作製方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3437863B2 (ja) * 1993-01-18 2003-08-18 株式会社半導体エネルギー研究所 Ｍｉｓ型半導体装置の作製方法
JP3176253B2 (ja) * 1995-05-25 2001-06-11 シャープ株式会社 回路基板
JPH10104663A (ja) * 1996-09-27 1998-04-24 Semiconductor Energy Lab Co Ltd 電気光学装置およびその作製方法
JP3856889B2 (ja) * 1997-02-06 2006-12-13 株式会社半導体エネルギー研究所 反射型表示装置および電子デバイス
JPH11143379A (ja) 1997-09-03 1999-05-28 Semiconductor Energy Lab Co Ltd 半導体表示装置補正システムおよび半導体表示装置の補正方法
JPH1197705A (ja) * 1997-09-23 1999-04-09 Semiconductor Energy Lab Co Ltd 半導体集積回路
JP3980156B2 (ja) 1998-02-26 2007-09-26 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置
US6249423B1 (en) 1998-04-21 2001-06-19 Cardiac Pacemakers, Inc. Electrolytic capacitor and multi-anodic attachment
US6187028B1 (en) 1998-04-23 2001-02-13 Intermedics Inc. Capacitors having metallized film with tapered thickness
US6110233A (en) * 1998-05-11 2000-08-29 Cardiac Pacemakers, Inc. Wound multi-anode electrolytic capacitor with offset anodes
US6275729B1 (en) 1998-10-02 2001-08-14 Cardiac Pacemakers, Inc. Smaller electrolytic capacitors for implantable defibrillators
US6556863B1 (en) * 1998-10-02 2003-04-29 Cardiac Pacemakers, Inc. High-energy capacitors for implantable defibrillators
US6677613B1 (en) * 1999-03-03 2004-01-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US8853696B1 (en) * 1999-06-04 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and electronic device
US6876145B1 (en) 1999-09-30 2005-04-05 Semiconductor Energy Laboratory Co., Ltd. Organic electroluminescent display device
US6580094B1 (en) * 1999-10-29 2003-06-17 Semiconductor Energy Laboratory Co., Ltd. Electro luminescence display device
US6385490B1 (en) 1999-12-16 2002-05-07 Cardiac Pacemakers, Inc. Capacitors with recessed rivets allow smaller implantable defibrillators
US6426864B1 (en) 2000-06-29 2002-07-30 Cardiac Pacemakers, Inc. High energy capacitors for implantable defibrillators
JP2002057339A (ja) * 2000-08-10 2002-02-22 Sony Corp 薄膜半導体装置
US6720577B2 (en) * 2000-09-06 2004-04-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP2006032982A (ja) * 2005-09-02 2006-02-02 Semiconductor Energy Lab Co Ltd 薄膜の加熱処理方法
US8318552B2 (en) * 2007-06-28 2012-11-27 3M Innovative Properties Company Method for forming gate structures

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4127931A (en) * 1974-10-04 1978-12-05 Nippon Electric Co., Ltd. Semiconductor device
US5091336A (en) * 1985-09-09 1992-02-25 Harris Corporation Method of making a high breakdown active device structure with low series resistance
US5270229A (en) * 1989-03-07 1993-12-14 Matsushita Electric Industrial Co., Ltd. Thin film semiconductor device and process for producing thereof
JP3009438B2 (ja) * 1989-08-14 2000-02-14 株式会社日立製作所 液晶表示装置
GB2241827B (en) * 1990-02-23 1994-01-26 Matsushita Electric Works Ltd Method for manufacturing optically triggered lateral thyristor
JPH04284669A (ja) * 1991-03-14 1992-10-09 Fuji Electric Co Ltd 絶縁ゲート制御サイリスタ
JPH0793363B2 (ja) * 1991-09-25 1995-10-09 株式会社半導体エネルギー研究所 半導体集積回路およびその作製方法
JP3437863B2 (ja) * 1993-01-18 2003-08-18 株式会社半導体エネルギー研究所 Ｍｉｓ型半導体装置の作製方法
JPH07135323A (ja) * 1993-10-20 1995-05-23 Semiconductor Energy Lab Co Ltd 薄膜状半導体集積回路およびその作製方法
US5587330A (en) * 1994-10-20 1996-12-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device

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