KR20080099485A - 반도체 소자의 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것으로, 본 발명에 의한 트랜지스터는, 게이트 예정 영역에 형성된 리세스를 포함하는 반도체 기판; 상기 리세스의 양 측벽에 형성되고 저 일함수 물질 또는 절연체 물질로 이루어진 스페이서; 및 상기 스페이서가 형성된 상기 리세스를 매립하면서 상기 스페이서보다 높은 일함수를 갖는 고 일함수 물질로 이루어진 제1 게이트 전극을 포함하며, 상술한 본 발명에 의한 반도체 소자의 트랜지스터 및 그 제조 방법은, 고 일함수를 갖는 물질로 이루어진 게이트 전극을 형성하되, 저 일함수를 갖는 물질 또는 절연체 물질을 소스/드레인 영역과 접하는 부분에 배치하여 게이트 전극과 소스/드레인 영역을 이격되게 함으로써, 문턱 전압을 상승시키면서 GIDL 특성을 개선하여 소자의 전기적 특성을 향상시킬 수 있다.
리세스 게이트, 핀 트랜지스터, 새들 트랜지스터, GIDL 특성, 일함수

Description

반도체 소자의 트랜지스터 및 그 제조 방법{TRANSISTOR IN SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도1은 종래 기술에 따른 핀 트랜지스터의 구조를 나타낸 사시도.
도2a는 종래 기술에 따른 P+ 폴리실리콘 게이트 전극을 사용하는 NMOS 트랜지스터 구조를 나타내는 단면도이고, 도2b는 도2a의 트랜지스터 구조의 문제점을 설명하기 위한 에너지 밴드 다이어그램.
도3a 내지 도3f는 본 발명의 제1 실시예에 따른 트랜지스터의 제조 방법을 설명하기 위한 단면도.
도4a 내지 도4i는 본 발명의 제2 실시예에 따른 트랜지스터의 제조 방법을 설명하기 위한 사시도 및/또는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자 분리막
33 : 제1 게이트 절연막 33′ : 제2 게이트 절연막
34 : 스페이서용 물질막 34a : 스페이서
35a : 제1 게이트 전극 36a : 제2 게이트 전극
37a : 게이트 하드마스크 300 : 게이트 패턴
38 : 게이트 스페이서 39 : 소스/드레인 영역
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것이다.
최근 반도체 소자의 집적도가 증가함에 따라 종래의 2차원적인 트랜지스터 구조로는 고집적 메모리 소자에서의 정보 저장(data retention) 특성을 확보할 수 없고, 또한, 고속 소자(high speed device)의 경우 요구되는 전류 구동능력(current drivability)을 만족시킬 수 없는 등 여러가지 측면에서 한계에 다다르고 있다.
이러한 한계를 극복하기 위하여 다양한 구조의 트랜지스터 구조가 제안되고 있다.
도1은 종래 기술에 따른 핀 전계효과 트랜지스터(fin FET)(이하, 핀 트랜지스터)의 구조를 나타낸 사시도이다. 이러한 핀 트랜지스터는 고속 소자의 전류 구동능력을 확보하기 위해 제안된 기술이다.
도1에 도시된 바와 같이, 핀 트랜지스터는 채널이 형성될 부분의 반도체 기판(11)을 소자 분리막(12)으로부터 수직 방향으로 돌출시켜 핀 활성영역(11a)을 형 성하고, 그 위에 핀 활성 영역(11a)을 가로지르는 게이트 전극(13)을 형성한다. 이때, 게이트 전극(13)이 둘러싼 반도체 기판(11)의 3면을 트랜지스터의 채널로 이용할 수 있기 때문에, 소자의 전류구동능력을 향상시킬 수 있는 장점이 있다.
그러나, 이러한 핀 트랜지스터의 특성 즉, 3면의 채널로 인하여 오히려 문턱전압(threshold voltage)을 일정 수준 이상으로 확보하기 어려운 문제점이 생기며, 그에 따라 약 0.8V 이상의 높은 문턱 전압을 요구하는 DRAM 등의 메모리 소자에 있어서 셀 트랜지스터로 이러한 핀 트랜지스터를 적용하기는 어렵다. 이는 DRAM 등의 메모리 소자에서 문턱 전압을 일정 수준 이상으로 확보하지 못하면 오프-리키지(off-leakage) 특성이 현저히 저하되는 문제점이 발생하기 때문이다. 따라서, 메모리 소자의 셀 트랜지스터로 핀 트랜지스터를 적용하기 위해서는 핀 트랜지스터의 문턱전압을 높이는 기술이 요구된다.
일반적으로 메모리 소자의 셀 트랜지스터로는 NMOS 트랜지스터를 사용하며, 이에 따라 핀 트랜지스터의 문턱 전압을 높이기 위해서 고안된 방법은 핀 트랜지스터의 게이트 전극으로 종래의 N형 불순물(예를 들어, 인(P))이 도핑된 폴리실리콘막(이하, N+ 폴리실리콘막) 대신 P형 불순물(예를 들어, 붕소(B))이 도핑된 폴리실리콘막(이하, P+ 폴리실리콘막)을 이용하는 것이다. 이론적으로 P+ 폴리실리콘의 일함수(workfunction)는 N+ 폴리실리콘의 일함수보다 약 1.0eV 정도 더 높기 때문에, 이와 같이 게이트 전극의 교체로 핀 트랜지스터의 문턱전압을 약 0.8~1.0V 정도 높일 수 있다.
한편, 도2a는 종래 기술에 따른 P+ 폴리실리콘 게이트 전극을 사용하는 NMOS 트랜지스터 구조를 나타내는 단면도이고, 도2b는 도2a의 트랜지스터 구조의 문제점을 설명하기 위한 에너지 밴드 다이어그램(energy band diagram)이다. 특히, 도2a는 리세스 게이트(recess gate) 구조의 트랜지스터를 예로 들어 설명하고 있다. 이러한 리세스 게이트 구조의 트랜지스터는 고집적 메모리 소자의 정보 저장 특성을 확보하기 위하여 제안된 기술이다.
도2a에 도시된 바와 같이, 본 도면의 트랜지스터는 소자 분리막(22)에 의해 한정되는 반도체 기판(21) 활성 영역을 소정 깊이 식각하여 형성된 리세스(23) 상에 P+ 폴리실리콘 게이트 전극(24a), 저저항 게이트 전극(24b) 및 게이트 하드마스크(24c)가 적층된 구조의 게이트(24)를 갖는다. 이때, 게이트(24)와 반도체 기판(21) 사이에는 게이트 절연막(25)이 개재된다. 게이트(24)의 양 측벽에는 게이트 스페이서(26)가 형성되며, 게이트(24) 양측의 반도체 기판(21) 내에는 N형의 소스/드레인 영역(27)이 형성된다.
그러나, 도2a에 도시된 경우와 같이 P+ 폴리실리콘 게이트 전극을 갖는 NMOS 트랜지스터를 사용하는 경우 다음과 같은 문제점을 초래한다. 이하, 게이트 산화막 및 N형 소스/드레인 접합 상에 P+ 폴리실리콘 게이트 전극을 형성한 경우와 N+ 폴리실리콘 게이트 전극을 형성한 경우를 비교하기 위한 도2b의 에너지 밴드 다이어그램을 참조하여 설명을 진행하기로 한다.
일반적으로 P+ 폴리실리콘의 일함수는 약 5.2eV 정도이고 N+ 폴리실리콘의 일함수는 약 4.2eV 정도로서, 전술한 바와 같이 P+ 폴리실리콘의 일함수가 N+ 폴리실리콘의 일함수보다 약 1.0eV 정도 더 크다. 따라서, 도2b의 에너지 밴드 다이어 그램을 참조하면, P+ 폴리실리콘 게이트 전극을 사용하는 경우(우측 도면 참조)에 P+ 폴리실리콘의 일함수와 N+ 폴리실리콘의 일함수의 차이(φp-φn)에 대응하는 만큼 게이트 산화막/접합 계면에서의 밴드 휨(band bending) 현상(점선 부분 참조)이 심화됨을 알 수 있다. 따라서, P+ 폴리실리콘 게이트 전극을 사용하면 N+ 폴리실리콘 게이트 전극을 사용하는 경우에 비하여 GIDL(gate induced drain leakage) 특성이 저하되고, 그에 따라 메모리 소자의 정보저장(data retention) 특성도 저하된다.
이와 같은 GIDL 특성의 저하는 도1의 핀 트랜지스터 구조에서 문턱 전압 향상을 위하여 N+ 폴리실리콘 게이트 전극 대신 P+ 폴리실리콘 게이트 전극을 사용하는 경우에도 마찬가지로 나타나는 문제점이다.
따라서, 핀 트랜지스터 또는 리세스 게이트 트랜지스터를 적용하는 소자의 제조시 문턱전압을 높이면서도 GIDL 특성을 개선할 수 있는 기술이 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 고 일함수(high workfunction)를 갖는 물질로 이루어진 게이트 전극을 형성하되, 저 일함수(low workfunction)를 갖는 물질 또는 절연체 물질을 소스/드레인 영역과 접하는 부분에 배치하여 게이트 전극과 소스/드레인 영역을 이격되게 함으로써, 문턱 전압을 상승시키면서 GIDL 특성을 개선하여 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 트랜지스터는, 게이트 예정 영역에 형성된 리세스를 포함하는 반도체 기판; 상기 리세스의 양 측벽에 형성되고 저 일함수 물질 또는 절연체 물질로 이루어진 스페이서; 및 상기 스페이서가 형성된 상기 리세스를 매립하면서 상기 스페이서보다 높은 일함수를 갖는 고 일함수 물질로 이루어진 제1 게이트 전극을 포함한다.
또한, 상기 목적을 달성하기 위한 본 발명의 트랜지스터 제조 방법은, 반도체 기판의 게이트 예정 영역을 식각하여 리세스를 형성하는 단계; 상기 리세스를 포함하는 상기 반도체 기판의 표면에 제1 게이트 절연막을 형성하는 단계; 상기 리세스의 양 측벽에 저 일함수 물질 또는 절연체 물질로 이루어진 스페이서를 형성하는 단계; 상기 스페이서 상에 제2 게이트 절연막을 형성하는 단계; 및 결과물의 전체 구조 상부에 상기 리세스를 매립하면서 상기 스페이서보다 높은 일함수를 갖는 고 일함수 물질로 이루어진 게이트 전극용 제1 도전막을 형성하는 단계를 포함한다.
또한, 상기 목적을 달성하기 위한 본 발명의 또다른 트랜지스터는, 소자 분리막에 의해 한정된 활성 영역을 갖는 반도체 기판; 상기 활성 영역 내의 채널 영역에 형성된 제1 요홈부; 상기 소자 분리막 내의 게이트 전극이 통과할 부분에 형성되고 상기 제1 요홈부보다 깊은 깊이를 갖는 제2 요홈부; 상기 제1 요홈부의 양 측벽에 형성되고 저 일함수 물질 또는 절연체 물질로 이루어진 스페이서; 상기 제1 요홈부 및 상기 제2 요홈부와 중첩되어 상기 활성 영역을 가로지르면서 상기 스페 이서보다 높은 일함수를 갖는 고 일함수 물질로 이루어진 제1 게이트 전극; 및 상기 제1 게이트 전극 양측의 상기 활성 영역 내에 형성된 소스/드레인 영역을 포함하여, 새들 트랜지스터 구조를 갖는다.
또한, 상기 목적을 달성하기 위한 본 발명의 또다른 트랜지스터의 제조 방법은, 반도체 기판에 소자 분리막을 형성하여 활성 영역을 형성하는 단계; 상기 활성 영역의 채널 영역을 식각하여 제1 요홈부를 형성하는 단계; 상기 제1 요홈부를 포함하는 상기 활성 영역 표면에 제1 게이트 절연막을 형성하는 단계; 상기 제1 요홈부의 측벽에 저 일함수 물질 또는 절연체 물질로 이루어진 스페이서를 형성하는 단계; 상기 소자 분리막의 게이트 전극이 통과할 부분을 식각하여 제1 요홈부보다 깊은 깊이를 갖는 제2 요홈부를 형성하는 단계; 상기 제2 요홈부에 의해 노출된 상기 활성 영역 표면 및 상기 스페이서 표면 상에 제2 게이트 절연막을 형성하는 단계; 상기 제1 요홈부 및 상기 제2 요홈부와 중첩되어 상기 활성 영역을 가로지르면서 상기 스페이서보다 높은 일함수를 갖는 고 일함수 물질로 이루어진 제1 게이트 전극을 형성하는 단계; 및 상기 제1 게이트 전극 양측의 상기 활성 영역 내에 소스/드레인 영역을 형성하는 단계를 포함하여, 새들 트랜지스터 구조를 형성한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3a 내지 도3f는 본 발명의 제1 실시예에 따른 트랜지스터의 제조 방법을 설명하기 위한 단면도이다. 본 도면에서는 특히 리세스 게이트 구조의 트랜지스터 제조 방법을 일례로 하여 설명을 진행하기로 한다.
도3a에 도시된 바와 같이, 반도체 기판(31)에 소자 분리막(32)을 형성하여 반도체 기판(31)의 활성 영역을 형성한다.
도3b에 도시된 바와 같이, 반도체 기판(31) 활성 영역의 게이트 예정 영역을 선택적으로 식각하여 리세스(R)를 형성한다. 이때, 리세스(R)의 깊이는 500~5000Å 정도인 것이 바람직하다.
이어서, 리세스(R)를 포함하는 반도체 기판(31)의 활성 영역 표면에 제1 게이트 절연막(33)을 형성한다. 이때, 제1 게이트 절연막(33)은 10~100Å의 두께를 갖는 것이 바람직하며, 산화막(예를 들어, SiO2막)으로 이루어지거나, 또는, SiO2막의 유전율(≒3.9) 보다 높은 유전율을 갖는 고유전율(high-k) 유전막으로 이루어지는 것이 바람직하다. 제1 게이트 절연막(33)이 산화막으로 이루어지는 경우에는, 제1 게이트 절연막(33)의 형성은 습식 산화(wet oxidation), 건식 산화(dry oxidation) 또는 라디칼 산화(radical oxidation) 중 선택된 하나의 공정 또는 둘 이상 공정의 조합으로 수행될 수 있다.
도3c에 도시된 바와 같이, 제1 게이트 절연막(33)이 형성된 결과물의 전체 구조 상부에 저 일함수를 갖는 물질 또는 절연체 물질로 이루어지는 스페이서용 물질막(34)을 일정한 두께로 증착한다. 이때, 상기 저 일함수를 갖는 물질은 4.6eV 이하의 일함수를 갖는 물질로서, 반도체 또는 전도체 물질일 수 있다.
도3d에 도시된 바와 같이, 제1 게이트 절연막(33)이 드러날 때까지 스페이서용 물질막(34)에 대해 에치백(etch back) 공정을 수행하여 리세스(R) 측벽에 스페이서(34a)를 형성한다. 이러한 에치백 공정 수행시 반도체 기판(31) 표면 위의 스페이서용 물질막(34) 뿐 아니라 리세스(R) 저면의 스페이서용 물질막(34)도 모두 제거된다.
이와 같이 형성된 스페이서(34a)는 후속 공정으로 형성되는 게이트 전극과 소스/드레인 영역을 이격되게 함으로써 GIDL 특성을 개선한다.
도3e에 도시된 바와 같이, 세정(cleaning) 공정을 수행한 후, 게이트 절연막 재형성 공정으로 스페이서(34a) 상에 제2 게이트 절연막(33′)을 형성한다. 본 도면에서는 게이트 절연막의 재형성 공정으로 인한 제2 게이트 절연막(33′)이 스페이서(34a) 상에만 형성되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니며 전술한 에치백 공정, 세정 공정 등에 의하여 제1 게이트 절연막(33)의 손상된 부분을 보상할 수도 있다. 이때, 제2 게이트 절연막(33′)은 산화막(예를 들어, SiO2막)으로 이루어지거나, 또는, SiO2막의 유전율(≒3.9) 보다 높은 유전율을 갖는 고유전율(high-k) 유전막으로 이루어지는 것이 바람직하다.
이어서, 결과물의 전체 구조 상부에 리세스(R)를 매립하는 게이트 전극용 제1 도전막(35)을 형성한다. 이때, 게이트 전극용 제1 도전막(35)은 고 일함수를 갖는 물질로 이루어진다. 예를 들어, 게이트 전극용 제1 도전막(35)을 이루는 물질의 일함수는 스페이서(34a)를 이루는 물질의 일함수보다 큰 것을 전제로, 4.4eV 이상 의 일함수를 갖는 것이 바람직하다.
이와 같이, 게이트 전극으로 고 일함수를 갖는 물질막을 이용하기 때문에 트랜지스터의 문턱 전압을 상승시켜 소자의 특성을 향상시킬 수 있다.
이어서, 게이트 전극용 제1 도전막(35) 상에 저저항(low resistivity) 물질로 이루어진 게이트 전극용 제2 도전막(36)과 게이트 하드마스크용 절연막(37)을 순차적으로 형성한다.
도3f에 도시된 바와 같이, 마스크 및 식각 공정으로 게이트 하드마스크용 절연막(37), 게이트 전극용 제2 도전막(36) 및 게이트 전극용 제1 도전막(35)을 패터닝하여, 제1 게이트 전극(35a), 제2 게이트 전극(36a) 및 게이트 하드마스크(37a)가 순차적으로 적층된 게이트 패턴(300)을 형성한다.
이어서, 게이트 패턴(300)의 양 측벽에 게이트 스페이서(38)를 형성하고, 게이트 패턴(300) 양측의 반도체 기판(31) 내에 소스/드레인 영역(39)을 형성함으로써 본 발명의 제1 실시예에 따른 트랜지스터를 형성할 수 있다.
이와 같이 형성된 본 발명의 제1 실시예에 따른 트랜지스터 구조를 살펴보면(도3f 참조), 제1 게이트 전극(35a)으로 고 일함수를 갖는 물질을 사용함으로써 트랜지스터의 문턱 전압 상승을 가능하게 하는 것을 알 수 있다. 반면, 이로 인한 GIDL 특성의 저하는 저 일함수를 갖는 물질 또는 절연체 물질로 이루어진 스페이서(34a)를 리세스(R)의 양 측벽에 형성하여 소스/드레인 영역(39)과 리세스(R)에 매립된 제1 게이트 전극(35a)을 이격되게 함으로써 개선할 수 있다.
도4a 내지 도4i는 본 발명의 제2 실시예에 따른 트랜지스터의 제조 방법을 설명하기 위한 사시도 및/또는 단면도이다. 본 도면에서는 특히, 리세스 게이트 트랜지스터 및 핀 트랜지스터 구조를 동시에 구현할 수 있는 새들(saddle) 트랜지스터의 제조 방법을 일례로 하여 설명을 진행하기로 한다.
도4a에 도시된 바와 같이, 반도체 기판(41)에 소자 분리막(42)을 형성하여 활성 영역(41a)을 형성한다.
도4b에 도시된 바와 같이, 활성 영역(41a) 내의 채널 영역에 소정 깊이의 제1 요홈부(g1)를 형성한다. 제1 요홈부(g1)는 리세스 게이트 트랜지스터 구조의 형성을 위한 것으로서, 도3의 리세스(R)와 대응되는 부분이다. 이때, 제1 요홈부(g1)의 깊이(d1)는 소자 분리막(42)의 두께 보다 얕은 것을 전제로, 500~5000Å 정도인 것이 바람직하다.
도4c에 도시된 바와 같이, 제1 요홈부(g1)를 포함하는 활성 영역(41a)의 표면에 제1 게이트 절연막(43)을 형성한다. 이때, 제1 게이트 절연막(43)은 10~100Å의 두께를 갖는 것이 바람직하며, 산화막(예를 들어, SiO2막)으로 이루어지거나, 또는, SiO2막의 유전율(≒3.9) 보다 높은 유전율을 갖는 고유전율(high-k) 유전막으로 이루어지는 것이 바람직하다. 제1 게이트 절연막(43)이 산화막으로 이루어지는 경우에는, 제1 게이트 절연막(43)의 형성은 습식 산화, 건식 산화 또는 라디칼 산화 중 선택된 하나의 공정 또는 둘 이상 공정의 조합으로 수행될 수 있다.
도4d에 도시된 바와 같이, 제1 게이트 절연막(43) 및 소자 분리막(42) 상에 저 일함수를 갖는 물질 또는 절연체 물질로 이루어지는 스페이서용 물질막(44)을 일정한 두께로 증착한다. 이때, 상기 저 일함수를 갖는 물질은 4.6eV 이하의 일함수를 갖는 물질로서, 반도체 또는 전도체 물질일 수 있다.
도4e에 도시된 바와 같이, 제1 게이트 절연막(43) 및 소자 분리막(42)이 드러날 때까지 스페이서용 물질막(44)에 대해 에치백(etch back) 공정을 수행하여 제1 요홈부(g1) 측벽에 스페이서(44a)를 형성한다. 이러한 에치백 공정 수행시 활성 영역(41a) 및 소자 분리막(42) 표면의 스페이서용 물질막(44) 뿐 아니라 제1 요홈부(g1) 저면의 스페이서용 물질막(44)도 모두 제거되어, 활성 영역(41a) 표면과 제1 요홈부(g1) 저면의 제1 게이트 절연막(43)이 드러난다.
이와 같이 형성된 스페이서(44a)는 후속 공정으로 형성되는 게이트 전극과 소스/드레인 영역을 이격되게 함으로써 GIDL 특성을 개선한다.
도4f에 도시된 바와 같이, 핀 트랜지스터 구조의 형성을 위하여 소자 분리막(42)만 소정 깊이로 식각한다. 특히, 본 도면에서는 소자 분리막(42) 중 게이트 전극이 통과할 부분의 소자 분리막(42)을 선택적으로 식각하며 제2 요홈부(g2)를 형성한다. 제2 요홈부(g2)의 깊이(d2)는 제1 요홈부(g1)의 깊이(d1)보다 깊게 형성된다. 도4f에 나타난 두개의 사시도는 이와 같은 구조를 좀더 명확히 나타내기 위하여 방향을 달리하여 도시한 것으로서, 이를 참조하면 제2 요홈부(g2) 형성에 의해 A-A′ 단면 상에서 소자 분리막(42) 상으로 활성영역(41a)이 돌출된 핀 트랜지스터 형성이 가능하다.
도4g에 도시된 바와 같이, 세정(cleaning) 공정을 수행한 후, 게이트 절연막 재형성 공정으로 제2 요홈부(g2)에 의해 노출된 활성 영역(41a)의 표면 및 스페이서(44a) 표면 상에 제2 게이트 절연막(43′)을 형성한다. 본 도면에서는 게이트 절연막 재형성 공정으로 제1 게이트 절연막(43)이 형성된 부분 이외의 부분에 제2 게이트 절연막(43′)이 형성되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니며 전술한 에치백 공정, 세정 공정 등에 의하여 제1 게이트 절연막(43)의 손상된 부분을 보상할 수도 있다. 여기서, 제2 게이트 절연막(43′)은 산화막(예를 들어, SiO2막)으로 이루어지거나, SiO2막의 유전율(≒3.9) 보다 높은 유전율을 갖는 고유전율(high-k) 유전막으로 이루어지는 것이 바람직하다.
도4h에 도시된 바와 같이, 결과물의 전체 구조 상부에 제1 요홈부(g1) 및 제2 요홈부(g2)를 매립하는 게이트 전극용 제1 도전막(45)을 형성한다. 이때, 게이트 전극용 제1 도전막(45)은 고 일함수를 갖는 물질로 이루어진다. 예를 들어, 게이트 전극용 제1 도전막(45)을 이루는 물질의 일함수는 스페이서(44a)를 이루는 물질의 일함수보다 큰 것을 전제로, 4.4eV 이상의 일함수를 갖는 것이 바람직하다.
이와 같이, 게이트 전극으로 고 일함수를 갖는 물질막을 이용하기 때문에 트랜지스터의 문턱 전압을 상승시켜 소자의 특성을 향상시킬 수 있다.
이어서, 게이트 전극용 제1 도전막(45) 상에 저저항 물질로 이루어진 게이트 전극용 제2 도전막(46)을 형성한다.
도4i에 도시된 바와 같이, 게이트 전극용 제2 도전막(46) 상에 게이트 하드마스크용 절연막을 형성한 후, 마스크 및 식각 공정으로 게이트 하드마스크용 절연 막, 게이트 전극용 제2 도전막(46) 및 게이트 전극용 제1 도전막(45)을 패터닝하여 제1 게이트 전극(45a), 제2 게이트 전극(46a) 및 게이트 하드마스크(47a)가 순차적으로 적층된 게이트 패턴(400)을 형성한다. 이때, 게이트 패턴(400)은 제1 요홈부(g1) 및 제2 요홈부(g2)와 중첩되면서 활성 영역(41a)을 가로지르는 방향으로 형성된다.
이어서, 게이트 전극(400)의 양 측벽에 게이트 스페이서(48)를 형성하고, 게이트 패턴(400) 양측의 활성 영역(41a) 내에 소스/드레인 영역(49)을 형성한다.
도4i는 사시도와 함께 이 사시도의 B-B′ 단면도 및 C-C′ 단면도를 도시하고 있다.
이들 단면도를 참조하면, 본 발명의 제2 실시예에 따른 트랜지스터는 B-B′ 라인(즉, 소스 및 드레인 라인)을 따라 절단하면 리세스 게이트 트랜지스터 구조를 갖는 반면, C-C′ 라인(즉, 게이트 라인)을 따라 절단하면 3면을 채널로 사용하는 핀 트랜지스터 구조를 갖게 됨을 알 수 있다. 즉, 새들 트랜지스터 구조를 갖게 되며, 그에 따라 소자의 전류 구동 능력 및 정보 저장 특성을 동시에 만족시킬 수 있다. 아울러, 제1 게이트 전극(45a)으로 고 일함수를 갖는 물질을 사용함으로써 트랜지스터의 문턱 전압을 상승시키면서도, 저 일함수를 갖는 물질 또는 절연체 물질로 이루어진 스페이서(44a)를 제1 요홈부(g1)의 양 측벽에 형성하여 소스/드레인 영역(49)과 제1 요홈부(g1)에 매립된 제1 게이트 전극(45a)을 이격되게 함으로써 GIDL 특성을 개선할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었 으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 반도체 소자의 트랜지스터 및 그 제조 방법은, 고 일함수를 갖는 물질로 이루어진 게이트 전극을 형성하되, 저 일함수를 갖는 물질 또는 절연체 물질을 소스/드레인 영역과 접하는 부분에 배치하여 게이트 전극과 소스/드레인 영역을 이격되게 함으로써, 문턱 전압을 상승시키면서 GIDL 특성을 개선하여 소자의 전기적 특성을 향상시킬 수 있다.

Claims (38)

  1. 게이트 예정 영역에 형성된 리세스를 포함하는 반도체 기판;
    상기 리세스의 양 측벽에 형성되고 저 일함수 물질 또는 절연체 물질로 이루어진 스페이서; 및
    상기 스페이서가 형성된 상기 리세스를 매립하면서 상기 스페이서보다 높은 일함수를 갖는 고 일함수 물질로 이루어진 제1 게이트 전극
    을 포함하는 트랜지스터.
  2. 제1항에 있어서,
    상기 저 일함수 물질은 4.6eV 이하의 일함수를 갖는
    트랜지스터.
  3. 제1항 또는 제2항에 있어서,
    상기 저 일함수 물질은 반도체 또는 전도체 물질인
    트랜지스터.
  4. 제1항에 있어서,
    상기 고 일함수 물질은 4.4eV 이상의 일함수를 갖는
    트랜지스터.
  5. 제1항에 있어서,
    상기 리세스의 깊이는 500~5000Å인
    트랜지스터.
  6. 제1항에 있어서,
    상기 반도체 기판과 상기 스페이서 사이, 상기 반도체 기판과 상기 제1 게이트 전극 사이 및 상기 스페이서와 상기 제1 게이트 전극 사이에 개재되는 게이트 절연막
    을 더 포함하는 트랜지스터.
  7. 제6항에 있어서,
    상기 게이트 절연막은 산화막으로 이루어지는
    트랜지스터.
  8. 제6항에 있어서,
    상기 게이트 절연막은 SiO2막 또는 SiO2막보다 높은 유전율을 갖는 고유전율 유전막으로 이루어지는
    트랜지스터.
  9. 제1항에 있어서,
    상기 제1 게이트 전극 양측의 상기 반도체 기판 내에 형성된 소스/드레인 영역
    을 더 포함하는 트랜지스터.
  10. 제1항 또는 제9항에 있어서,
    상기 제1 게이트 전극 상에 형성되고 저저항 물질로 이루어진 제2 게이트 전극;
    상기 제2 게이트 전극 상의 게이트 하드마스크; 및
    상기 제1 게이트 전극, 상기 제2 게이트 전극 및 상기 게이트 하드마스크가 적층된 구조의 양 측벽에 형성된 게이트 스페이서
    를 더 포함하는 트랜지스터.
  11. 반도체 기판의 게이트 예정 영역을 식각하여 리세스를 형성하는 단계;
    상기 리세스를 포함하는 상기 반도체 기판의 표면에 제1 게이트 절연막을 형성하는 단계;
    상기 리세스의 양 측벽에 저 일함수 물질 또는 절연체 물질로 이루어진 스페이서를 형성하는 단계;
    상기 스페이서 상에 제2 게이트 절연막을 형성하는 단계; 및
    결과물의 전체 구조 상부에 상기 리세스를 매립하면서 상기 스페이서보다 높은 일함수를 갖는 고 일함수 물질로 이루어진 게이트 전극용 제1 도전막을 형성하는 단계
    를 포함하는 트랜지스터 제조 방법.
  12. 제11항에 있어서,
    상기 저 일함수 물질은 4.6eV 이하의 일함수를 갖는
    트랜지스터 제조 방법.
  13. 제11항 또는 제12항에 있어서,
    상기 저 일함수 물질은 반도체 또는 전도체 물질인
    트랜지스터 제조 방법.
  14. 제11항에 있어서,
    상기 고 일함수 물질은 4.4eV 이상의 일함수를 갖는
    트랜지스터 제조 방법.
  15. 제11항에 있어서,
    상기 리세스의 깊이는 500~5000Å인
    트랜지스터 제조 방법.
  16. 제11항에 있어서,
    상기 제1 게이트 절연막은 10~100Å의 두께를 갖는
    트랜지스터 제조 방법.
  17. 제11항에 있어서,
    상기 제1 게이트 절연막은 산화막으로 이루어지고,
    상기 제1 게이트 절연막 형성 단계는,
    습식 산화, 건식 산화 또는 라디칼 산화 중 선택된 하나의 공정 또는 둘 이상 공정의 조합으로 수행되는
    트랜지스터 제조 방법.
  18. 제11항에 있어서,
    상기 제1 게이트 절연막 및 상기 제2 게이트 절연막은 SiO2막 또는 SiO2막보다 높은 유전율을 갖는 고유전율 유전막으로 이루어지는
    트랜지스터 제조 방법.
  19. 제11항 또는 제16항에 있어서,
    상기 스페이서 형성 단계는,
    상기 제1 게이트 절연막이 형성된 결과물의 전체 구조 상부에 상기 저 일함수 물질 또는 상기 절연체 물질을 일정한 두께로 증착하는 단계; 및
    상기 반도체 기판의 표면 및 상기 리세스 저면의 상기 제1 게이트 절연막이 드러날 때까지 상기 저 일함수 물질 또는 상기 절연체 물질을 에치백하여 상기 리세스 측벽에만 잔류시키는 단계를 포함하는
    트랜지스터 제조 방법.
  20. 제11항에 있어서,
    상기 게이트 전극용 제1 도전막 형성 단계 후에,
    상기 게이트 전극용 제1 도전막 상에 저저항 물질로 이루어진 게이트 전극용 제2 도전막을 형성하는 단계;
    상기 게이트 전극용 제2 도전막 상에 게이트 하드마스크용 절연막을 형성하는 단계;
    상기 게이트 하드마스크용 절연막, 상기 게이트 전극용 제2 도전막 및 상기 게이트 전극용 제1 도전막을 패터닝하여 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴 양 측벽에 게이트 스페이서를 형성하는 단계; 및
    상기 게이트 패턴 양측의 상기 반도체 기판 내에 소스/드레인 영역을 형성하는 단계
    를 더 포함하는 트랜지스터 제조 방법.
  21. 소자 분리막에 의해 한정된 활성 영역을 갖는 반도체 기판;
    상기 활성 영역 내의 채널 영역에 형성된 제1 요홈부;
    상기 소자 분리막 내의 게이트 전극이 통과할 부분에 형성되고 상기 제1 요홈부보다 깊은 깊이를 갖는 제2 요홈부;
    상기 제1 요홈부의 양 측벽에 형성되고 저 일함수 물질 또는 절연체 물질로 이루어진 스페이서;
    상기 제1 요홈부 및 상기 제2 요홈부와 중첩되어 상기 활성 영역을 가로지르면서 상기 스페이서보다 높은 일함수를 갖는 고 일함수 물질로 이루어진 제1 게이트 전극; 및
    상기 제1 게이트 전극 양측의 상기 활성 영역 내에 형성된 소스/드레인 영역
    을 포함하여, 새들 트랜지스터 구조를 갖는
    트랜지스터.
  22. 제21항에 있어서,
    상기 저 일함수 물질은 4.6eV 이하의 일함수를 갖는
    트랜지스터.
  23. 제21항 또는 제22항에 있어서,
    상기 저 일함수 물질은 반도체 또는 전도체 물질인
    트랜지스터.
  24. 제21항에 있어서,
    상기 고 일함수 물질은 4.4eV 이상의 일함수를 갖는
    트랜지스터.
  25. 제21항에 있어서,
    상기 제1 요홈부의 깊이는 500~5000Å인
    트랜지스터.
  26. 제21항에 있어서,
    상기 제1 요홈부에 의해 노출된 상기 활성 영역 표면, 상기 스페이서 표면 및 상기 제2 요홈부에 의해 노출된 상기 활성 영역 표면 상에 형성된 게이트 절연막
    을 더 포함하는 트랜지스터.
  27. 제26항에 있어서,
    상기 게이트 절연막은 산화막으로 이루어지는
    트랜지스터.
  28. 제26항에 있어서,
    상기 게이트 절연막은 SiO2막 또는 SiO2막보다 높은 유전율을 갖는 고유전율 유전막으로 이루어지는
    트랜지스터.
  29. 제21항에 있어서,
    상기 제1 게이트 전극 상에 형성되고 저저항 물질로 이루어진 제2 게이트 전극;
    상기 제2 게이트 전극 상의 게이트 하드마스크; 및
    상기 제1 게이트 전극, 상기 제2 게이트 전극 및 상기 게이트 하드마스크가 적층된 구조의 양 측벽에 형성된 게이트 스페이서
    를 더 포함하는 트랜지스터.
  30. 반도체 기판에 소자 분리막을 형성하여 활성 영역을 형성하는 단계;
    상기 활성 영역의 채널 영역을 식각하여 제1 요홈부를 형성하는 단계;
    상기 제1 요홈부를 포함하는 상기 활성 영역 표면에 제1 게이트 절연막을 형성하는 단계;
    상기 제1 요홈부의 측벽에 저 일함수 물질 또는 절연체 물질로 이루어진 스페이서를 형성하는 단계;
    상기 소자 분리막의 게이트 전극이 통과할 부분을 식각하여 제1 요홈부보다 깊은 깊이를 갖는 제2 요홈부를 형성하는 단계;
    상기 제2 요홈부에 의해 노출된 상기 활성 영역 표면 및 상기 스페이서 표면 상에 제2 게이트 절연막을 형성하는 단계;
    상기 제1 요홈부 및 상기 제2 요홈부와 중첩되어 상기 활성 영역을 가로지르면서 상기 스페이서보다 높은 일함수를 갖는 고 일함수 물질로 이루어진 제1 게이트 전극을 형성하는 단계; 및
    상기 제1 게이트 전극 양측의 상기 활성 영역 내에 소스/드레인 영역을 형성하는 단계
    를 포함하여, 새들 트랜지스터 구조를 형성하는
    트랜지스터 제조 방법.
  31. 제30항에 있어서,
    상기 저 일함수 물질은 4.6eV 이하의 일함수를 갖는
    트랜지스터 제조 방법.
  32. 제30항 또는 제31항에 있어서,
    상기 저 일함수 물질은 반도체 또는 전도체 물질인
    트랜지스터 제조 방법.
  33. 제30항에 있어서,
    상기 고 일함수 물질은 4.4eV 이상의 일함수를 갖는
    트랜지스터 제조 방법.
  34. 제30항에 있어서,
    상기 제1 요홈부의 깊이는 500~5000Å인
    트랜지스터 제조 방법.
  35. 제30항에 있어서,
    상기 제1 게이트 절연막은 10~100Å의 두께를 갖는
    트랜지스터 제조 방법.
  36. 제30항에 있어서,
    상기 제1 게이트 절연막은 산화막으로 이루어지고,
    상기 제1 게이트 절연막 형성 단계는,
    습식 산화, 건식 산화 또는 라디칼 산화 중 선택된 하나의 공정 또는 둘 이상 공정의 조합으로 수행되는
    트랜지스터 제조 방법.
  37. 제30항에 있어서,
    상기 제1 게이트 절연막 및 상기 제2 게이트 절연막은 SiO2막 또는 SiO2막보다 높은 유전율을 갖는 고유전율 유전막으로 이루어지는
    트랜지스터 제조 방법.
  38. 제30항 또는 제35항에 있어서,
    상기 스페이서 형성 단계는,
    상기 제1 게이트 절연막이 형성된 결과물의 전체 구조 상부에 상기 저 일함수 물질 또는 상기 절연체 물질을 일정한 두께로 증착하는 단계; 및
    상기 활성 영역 및 상기 소자 분리막의 표면과 상기 제1 요홈부 저면의 상기 제1 게이트 절연막이 드러날 때까지 상기 저 일함수 물질 또는 상기 절연체 물질을 에치백하여 상기 제1 요홈부 측벽에만 잔류시키는 단계를 포함하는
    트랜지스터 제조 방법.
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