KR100958809B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 인접한 게이트 간의 볼 스페이싱(ball spacing)을 증대시킬 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 내에 복수의 이온주입영역을 형성하는 단계와, 상기 이온주입영역과 일부가 중첩되도록 상기 기판을 식각하여 제1 트렌치를 형성하는 단계와, 상기 제1 트렌치 내측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 식각 장벽층으로 하고, 상기 이온주입영역과 그 외 영역 간의 식각율 차이를 이용하여 상기 제1 트렌치의 저부에서 인접한 것끼리 서로 반대 방향으로 확장된 제2 트렌치를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
반도체 소자, 벌브형 리세스 게이트, 이온주입영역, 비대칭
Description
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판 11 : 소자 분리막
12 : 완충 산화막 13, 18 : 감광막 패턴
15 : 이온주입영역 16 : 아모르퍼스 카본막
17 : SiON막 19 : 절연막
20 : 벌브형 트렌치
본 발명은 반도체 제조 기술에 관한 것으로, 특히 벌브형 리세스 채널 게이트(Bulb type Recess-channel Gate) 구조를 갖는 트랜지스터를 구비한 반도체 소자 의 제조방법에 관한 것이다.
반도체 소자의 고집적화로 인한 트랜지스터 사이의 간격 미세화, 즉 게이트 사이의 간격(spacing)이 더욱 좁아지면서 셀 트랜지스터의 윈도우(window) 확보 및 셀 리프레시 타임 마진(refress time margin) 확보를 위한 일환으로 트랜지스터의 유효 채널 길이를 증대시키기 위한 노력들이 활발히 진행 중에 있다. 그 중 하나가, 기판 내에 벌브(bulb) 형태로 홈을 제작한 후 그 벌브형 홈이 매립되도록 게이트 전극을 형성하는 벌브형 리세스 채널 게이트 구조를 갖는 트랜지스터 제조방법이다.
이러한 벌브형 리세스 채널 게이트 구조를 갖는 트랜지스터는 유효 채널 길이를 증대시키기 위해 제안된 기존 리세스 채널 게이트 구조를 갖는 트랜지스터의 단점인 혼 효과(horn effect)에 기인한 문턱전압의 변동을 최소화할 수 있는 이점 때문에 현재 고집적화를 위한 소자에 구성되는 트랜지스터의 제조기술로 가장 주목받고 있다.
하지만, 벌브형 리세스 채널 게이트 전극을 형성하기 위한 식각기술은 많이 제안되고 있으나, 게이트 간 거리, 즉 볼 스페이싱(ball spacing)의 충분한 마진을 형성시켜 줄 수가 없어서 인접한 게이트끼리 붙어 버리는 등의 소자에 치명적인 영향을 미치고 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으 로서, 인접한 게이트 간의 볼 스페이싱을 증대시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 기판 내에 복수의 이온주입영역을 형성하는 단계와, 상기 이온주입영역과 일부가 중첩되도록 상기 기판을 식각하여 제1 트렌치를 형성하는 단계와, 상기 제1 트렌치 내측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 식각 장벽층으로 하고, 상기 이온주입영역과 그 외 영역 간의 식각율 차이를 이용하여 상기 제1 트렌치의 저부에서 인접한 것끼리 서로 반대 방향으로 확장된 제2 트렌치를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 벌브형 리세스 채널 게이트 구조를 갖는 트랜지스터의 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(10) 내에 소자 분리막(11)을 형성한다. 이때, 소자 분리막(11)은 STI(Shallow Trench Isolation) 공정을 이용하여 HDP(High Density Plasma) 또는 SOD(Spin On Dielectric)와의 적층 구조로 형성한다.
이어서, 기판(10) 상에 완충 산화막(12)을 형성한다. 이때, 완충 산화막(12)은 실리콘산화막(SiO2) 또는 실리콘산화막 내에 질화층이 개재된 적층 구조로 형성할 수 있다. 예컨대, 실리콘 산화막은 습식산화, 건식산화 또는 라디컬(radical) 산화공정으로 형성한다.
이어서, 완충 산화막(12) 상에 이온주입마스크로 기능하는 감광막 패턴(13)을 형성한다. 이때, 감광막 패턴(13)은 후속 등방성 식각(isotropic etch)을 통해 형성될 리세스 트렌치 저부의 일측부-인접한 리세스 트렌치를 기준으로 하여 볼 때는 외측부로, 볼 스페이싱의 반대측 방향-와 대응되는 부위가 개방된 구조를 가지며, 이를 통해 후속 공정을 통해 형성될 벌브형 리세스가 인접한 것끼리 대칭적으로 형성되는 것이 아니라, 비대칭적으로 형성되어 게이트 간 형성되는 거리, 즉 볼 스페이싱을 확보할 수 있다.
이어서, 감광막 패턴(13)을 이온주입마스크로 이용한 이온주입공정(14)을 실 시하여 기판(10)의 내부에 이온주입영역(15)을 형성한다. 이때, 이온주입공정(14)은 n-형 또는 p-형 불순물 이온을 이용하여 실시한다. 예컨대 n-형 불순물 이온으로는 인(P) 또는 비소(As)를 사용하고, p-형 불순물 이온으로는 보론(B)을 사용한다.
이어서, 도 1b에 도시된 바와 같이, 감광막 패턴(13, 도 1a참조)을 제거한다.
이어서, 완충 산화막(12) 상에 하드 마스크(hard mask)로 아모르퍼스 카본막(amorphous carbon, 16)을 형성한다.
이어서, 아모르퍼스 카본막(16) 상에 반사 방지막으로 SiON막(17)을 형성한다.
이어서, SiON막(17) 상에 리세스 게이트 형성용 감광막 패턴(18)을 형성한다. 한편, 도 1a에 도시된 감광막 패턴(13)의 개구부는 감광막 패턴(18)의 개구부를 기준으로 양쪽으로 일정 거리-리세스 트렌치 폭 범위 내-만큼 시프트(shift)된 것과 같다.
이어서, 도 1c에 도시된 바와 같이, 감광막 패턴(18, 도 1b참조)을 식각 마스크로 이용하여 SiON막(17), 아모르퍼스 카본막(16) 및 완충 산화막(12)을 식각한다. 이로써, SiON막 패턴(17A), 아모르퍼스 카본막 패턴(16A) 및 완충 산화막 패턴(12A)이 형성된다.
이어서, 감광막 패턴(18)을 제거한다. 이때, SiON막 패턴(17) 또한 제거된다.
이어서, 도 1d에 도시된 바와 같이, 아모르퍼스 카본막 패턴(16A)을 식각 마스크로 이용한 식각공정을 통해 기판(10)을 일정 깊이로 식각하여 리세스 트렌치(미도시)를 형성한다. 이때, 식각공정은 건식식각방식을 이용한 등방성 식각공정으로 실시한다.
이어서, 아모르퍼스 카본막(16A)을 제거한다.
이어서, 리세스 트렌치를 포함하는 기판(10) 상부의 단차를 따라 스페이서용 절연막(19)을 형성한다. 이때, 스페이서용 절연막(19)은 산화막 계열의 물질로 형성한다.
이어서, 도 1e에 도시된 바와 같이, 에치백(etch back) 공정을 실시하여 리세스 트렌치 내측벽에 스페이서(19A)를 형성한다.
이어서, 도 1f에 도시된 바와 같이, 스페이서(19A, 도 1e참조)를 식각 장벽층으로 이용한 식각공정을 통해 선택적으로 리세스 트렌치 저부의 기판(10)을 식각하여 벌브형 트렌치(20)를 형성한다. 이때, 식각공정은 습식식각공정으로 실시하며, 이때, 이미 도 1a에서 실시되는 이온주입공정(14)에 의해 기판(10) 내에 형성된 이온주입영역(15)에서 식각율이 다른 영역(이온주입영역이 형성되지 않은 영역)에 비해 높아 벌브형 트렌치(20)는 대칭적으로 형성되는 것이 아니라, 비대칭적으로 형성되어 게이트 간 형성되는 볼 스페이싱(SP)을 충분히 확보할 수 있어 게이트 간 접촉을 방지할 수 있다.
이어서, 도시되지 않았지만, 스페이서(19A)를 제거한 후 게이트 절연막(미도시) 및 게이트 전극(미도시)을 형성한다.
상기에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 벌브형 리세스 게이트가 형성될 영역에 선택적으로 이온주입공정을 통해 이온주입영역을 형성하고, 이를 통해 이온주입영역과 그 외 영역 간의 식각율 차를 이용하여 벌브형 리세스 트렌치를 비대칭적으로 형성함으로써 게이트 간 형성되는 거리, 즉 볼 스페이싱 충분히 확보할 수 있다.
Claims (8)
- 기판 내에 복수의 이온주입영역을 형성하는 단계;상기 이온주입영역의 일부가 중첩되도록 상기 기판을 식각하여 제1트렌치를 형성하는 단계;상기 제1 트렌치 내측벽에 스페이서를 형성하는 단계; 및상기 스페이서를 식각 장벽층으로 하고, 상기 제1트렌치 하부의 상기 기판을 식각하되 상기 이온주입영역과 그 외 영역 간의 식각율 차이를 이용하여 상기 제1 트렌치의 저부에서 인접한 것끼리 서로 반대 방향으로 확장된 제2 트렌치를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 이온주입영역을 형성하는 단계는,상기 기판 상에 완충 산화막을 형성하는 단계;상기 완충 산화막 상에 인접한 것끼리 서로 반대 방향으로 상기 제1 트렌치가 형성될 영역의 일측부가 개방된 이온주입마스크를 형성하는 단계; 및상기 이온주입마스크를 이용하여 불순물 이온을 주입하되, 인접한 것끼리 서로 반대 방향으로 상기 제1 트렌치가 형성될 영역의 저부에 상기 불순물 이온을 주입하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 2 항에 있어서,상기 불순물 이온은 n-형 또는 p-형 불순물 이온인 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1 트렌치를 형성하는 단계는,상기 기판 상에 하드 마스크를 형성하는 단계:상기 하드 마스크를 식각하여 하드 마스크 패턴을 형성하는 단계; 및상기 하드 마스크 패턴을 식각 마스크로 하여 상기 기판을 식각하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항 또는 제 4 항에 있어서,상기 제1 트렌치는 상기 이온주입영역 상부에 형성된 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 하드 마스크는 아모르퍼스 카본막으로 형성하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 하드 마스크를 형성하는 단계 후, 상기 하드 마스크 상부에 반사 방지막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 제2 트렌치를 형성하는 단계는 습식식각공정으로 실시하는 반도체 소자의 제조방법.
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Legal Events
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |