KR100273688B1 - 모스펫및그제조방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조 분야에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
고집적 MOSFET 제조에 있어 단채널 효과, 소오스/드레인 직렬 저항 및 소오스/드레인 접합 용량 등을 줄일 수 있는 반도체 장치 및 그 제조 방법을 제공하고자 한다.
3. 발명의 해결 방법의 요지
반도체 기판에 두 개의 트렌치를 형성하고, 트렌치 사이의 반도체 기판 표면 및 측벽에 게이트 전극을 형성하여 MOSFET 소자의 채널 길이를 확장한다.
4. 발명의 중요한 용도
반도체 장치 제조 방법에 이용됨.
Description
본 발명은 반도체 장치 및 그 제조 분야에 관한 것으로 특히, 단채널 효과 및 접합 용량이 감소된 MOSFET 및 그 제조 방법에 관한 것이다.
종래의 방법으로 형성되는 NMOS 소자는 채널 길이가 2 ㎛ 이하일 경우 고온캐리어(hot carrier) 효과로 인하여 소자의 특성 저하가 나타난다. 소자의 크기가 감소함에 따라 소자의 채널의 길이가 짧아지고 소오스 영역과 드레인 영역이 가까이 형성되어 장벽을 넘는 고온캐리어들이 산화막에 포획되어 문턱전압과 전압-전류 특성을 변화시킨다. 고온캐리어 효과는 소오스 및 드레인 영역의 도핑 농도를 줄임으로써, 즉 접합의 전계를 작게하여 줄일 수 있다. 그러나, 소오스와 드레인 영역의 도핑을 적게 하는 것은 접촉 저항과 다른 문제들로 인해 작은 기하학적 소자와 양립할 수 없다.
이러한 문제점을 해결하기 위하여 이중-확산 드레인(double-diffused drains)과 저농도 도핑 드레인(lightly doped drain) 같은 변형된 드레인 구조를 사용한다. 두 구조의 목적은 드레인으로 가하여지는 전압을 줄여서 전계를 감소시키는 것으로 동일하다. 그러나 이중-확산은 접합이 깊기 때문에 1.2 ㎛ 이하의 단채널 디바이스에서는 효과적이지 못하다. 저도핑 드레인 구조는 두 가지 도핑 준위를 이용한다. 즉, 고농도의 소오스 및 드레인 영역과 채널에 인접한 저농도 영역으로 구성된다. 저도핑 드레인 구조는 드레인과 채널 영역 사이의 전계를 감소시켜 고온캐리어가 산화막으로 주입되는 것을 막는다.
종래의 저농도 도핑 드레인 구조의 MOSFET 제조 방법을 첨부된 도면을 참조하여 설명한다.
먼저, 도1a에 도시한 바와 같이 반도체 기판(11) 상에 소자 분리를 위한 필드산화막(12)을 형성한다.
다음으로, 도1b에 도시한 바와 같이 상기 반도체 기판(11) 상에 게이트 절연막(13) 및 게이트 전극을 형성하기 위한 폴리실리콘막을 증착한 후 패터닝하여 게이트 전극(14)을 형성하고, n 형 불순물로 이온주입을 실시하여 저농도 도핑 드레인 영역(15)을 형성한다.
다음으로, 도1c에 도시한 바와 같이 상기 게이트 전극(14) 측벽에 스페이서 산화막(16)을 형성하고, n형 불순물로 이온주입 공정을 실시하여 고농도 소오스 및 드레인 영역(17)을 형성한 후 열처리한다.
상기한 저농도 도핑 드레인 구조의 MOSFET 제조 방법은 공정이 복잡하고 드레인의 저농도 도핑 영역으로 인한 소오스 및 드레인 영역의 기생 저항을 증가시켜 소비 전력을 증가시키는 단점이 있다.
본 발명은 단채널 효과 및 소오스/드레인간의 직렬 저항을 줄일 수 있는 MOSFET 및 그 제조 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1c는 종래 기술에 따른 저도핑 드레인 구조의 MOSFET 제조 공정 단면도.
도2a 내지 도2f는 본 발명의 일실시예에 따른 저도핑 드레인 구조의 MOSFET 제조 공정 단면도.
* 도면의 주요 부분에 대한 설명
11, 21: 반도체 기판 12, 22: 필드산화막
13, 28: 게이트 절연막 14, 31: 게이트 전극
15, 27: 저농도 드레인 영역
16: 스페이서 산화막 17, 32: 소오스/드레인 영역
23: 패드 산화막 24, 30: 포토레지스트 패턴
25: 트렌치
26: 트렌치 사이의 반도체 기판 측벽
29: 폴리실리콘막
상기 목적을 달성하기 위한 본 발명은, 그 내부에 소정 길이 만큼 이격된 두 개의 트렌치를 구비하여 상기 두 트렌치 사이에 제1 영역이 정의되는 제1 도전형의 반도체 기판; 상기 제1 영역의 표면 및 양측벽을 덮는 게이트 전극; 상기 제1 영역 양측벽에 형성된 제1 도전형의 고농도 불순물 영역; 상기 각 트렌치 바닥에 형성된 제2 도전형의 고농도 소오스 및 드레인 영역; 및 상기 제1 영역의 양측벽과 상기 고농도 소오스 및 드레인 영역 사이에 형성된 제2 도전형의 저농도 드레인 영역을 포함하는 반도체 장치를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 제1 도전형 반도체 기판 상에 소자분리 산화막 및 패드산화막을 형성하는 제1 단계; 상기 패드산화막 상에 제1 포토레지스트 패턴을 형성하는 제2 단계; 상기 제1 포토레지스트 패턴을 식각방지막으로 상기 패드산화막 및 상기 반도체 기판을 식각하여 소정의 길이만큼 이격된 두 개의 트렌치를 형성하여 상기 두 트렌치 사이의 상기 반도체 기판으로 이루어지는 제1 영역을 정의하는 제3 단계; 상기 제1 포토레지스트 패턴을 제거하는 제4 단계; 상기 제1 영역의 양측벽에 제1 도전형의 고농도 불순물을 도핑하는 제5 단계; 상기 각 트렌치 바닥에 제2 도전형의 저농도 드레인 영역을 형성하기 위한 이온주입 공정을 실시하는 제6 단계; 상기 제1 영역 표면에 잔류하는 상기 패드산화막을 제거하는 제7 단계; 상기 제7 단계가 완료된 전체 구조 상부에 게이트 절연막을 형성하는 제8 단계; 상기 게이트 절연막 상에 게이트 전극을 이룰 전도막을 형성하는 제9 단계; 상기 제1 영역의 상기 전도막 상에 게이트 전극을 정의하는 제2 포토레지스트 패턴을 형성하는 제10 단계; 상기 제2 포토레지스트 패턴을 식각방지막으로 상기 전도막 및 상기 게이트 절연막을 식각하여 상기 제1 영역의 표면 및 양측벽을 덮는 게이트 전극을 형성하는 제11 단계; 상기 제2 포토레지스트 패턴을 제거하는 제12 단계; 및 상기 트렌치 바닥에 제2 도전형의 고농도 소오스 및 드레인 영역을 형성하기 위한 이온주입 공정을 실시하는 제13 단계를 포함하는 반도체 장치 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 살펴본다.
먼저, 도2a에 도시한 바와 같이 p형 반도체 기판(21) 상에 소자 분리를 위한 필드산화막(22)을 형성한다.
다음으로, 도2b에 도시한 바와 같이 상기 반도체 기판(21) 상에 패드 산화막(23)을 형성하고, 소정의 길이만큼 이격된 두 개의 트렌치를 형성하기 위한 포토레지스트 패턴(24)을 형성한다.
다음으로, 도2c에 도시한 바와 같이 상기 포토레지스트 패턴(24)을 식각방지막으로 상기 패드 산화막(23) 및 상기 반도체 기판(21)을 식각하여 상기 반도체 기판에 두 개의 트렌치(25)를 형성한다. 이때 상기 트렌치의 깊이(A)는 0.2 내지 0.5 ㎛가 되도록 한다. 이어서, 상기 포토레지스트 패턴(24)을 제거한 후, 상기 두 개의 트렌치 사이의 반도체 기판 측벽(26)에 단채널 효과를 감소시키기 위하여 플라즈마 공정으로 p형 불순물을 고농도로 도핑한다.
다음으로, 도2d에 도시한 바와 같이 상기 트렌치(25) 바닥에 저농도 드레인 영역(27)을 형성하기 위하여 n 형 불순물로 이온주입을 한다. 이때 이온주입은 이온주입 방향과 상기 반도체 기판이 직각을 이루도록 실시하여 트렌치(25)의 바닥에만 이온이 주입되도록 한다.
다음으로, 도2e에 도시한 바와 같이 상기 두 트렌치(25) 사이의 반도체 기판 표면에 남은 패드 산화막(23)을 제거하고, 상기 전체 구조 상부에 게이트 절연막(28)과 게이트 전극을 형성하기 위한 폴리실리콘막(29)을 차례로 형성한 후 상기 폴리실리콘막(29)에 불순물을 도핑한다. 이어서, 상기 두 트렌치(25) 사이의 반도체 상부에 게이트 전극을 형성하기 위한 포토레지스트 패턴(30)을 형성한다.
다음으로, 도2f에 도시한 바와 같이 상기 포토레지스트 패턴(30)을 식각방지막으로 상기 폴리실리콘막(29) 및 게이트 절연막(28)을 식각하여 게이트 전극(31)을 형성하고 상기 포토레지스트 패턴(30)을 제거한다. 이때, 상기 게이트 전극(31)은 상기 트렌치 사이의 반도체 표면 및 양(兩) 측벽을 모두 감싸도록 형성된다. 이어서, 상기 트렌치(25) 하부에 고농도 소오스 및 드레인 영역(32)을 형성하기 위하여 n 형 불순물로 이온주입 공정을 실시한 후, 열처리 공정을 한다.
본 발명에서는 종래의 문제를 해결하고 특성이 양호한 초고집적 MOSFET을 제조하기 위해서 포켓 구조를 가진 MOSFET을 제공한다. 벌크(bulk) 기판을 트렌치 식각하여 게이트 전극의 대응 영역인 채널 영역을 넓혀 게이트의 길이가 작은 소자의 단채널 효과를 억제하고 접합 용량 및 소오스/드레인간의 직렬 저항을 줄일 수 있다.
또한, 상기 방법으로 형성되는 MOSFET 소자는 종래의 저농도 도핑 드레인 영역을 형성하기 위한 스페이서 산화막을 필요로 하지 않으므로 비교적 간단한 공정으로 제조될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 게이트 길이가 작은 초고집적 반도체 소자의 채널 길이를 크게 함으로써 단채널 효과를 억제하고 접합 용량 및 소오스/드레인간의 직렬 저항을 줄임으로써 반도체 소자의 신뢰성을 향상시킬 수 있다.
Claims (6)
- 그 내부에 소정 길이 만큼 이격된 두 개의 트렌치를 구비하여 상기 두 트렌치 사이에 제1 영역이 정의되는 제1 도전형의 반도체 기판;상기 제1 영역의 표면 및 양측벽을 덮는 게이트 전극;상기 제1 영역 양측벽에 형성된 제1 도전형의 고농도 불순물 영역;상기 각 트렌치 바닥에 형성된 제2 도전형의 고농도 소오스 및 드레인 영역; 및상기 제1 영역의 양측벽과 상기 고농도 소오스 및 드레인 영역 사이에 형성된 제2 도전형의 저농도 드레인 영역을 포함하는 반도체 장치
- 제 1 항에 있어서,상기 두 개의 트렌치 깊이는 0.2 내지 0.5 ㎛인 것을 특징으로 하는 반도체 장치.
- 제1 도전형 반도체 기판 상에 소자분리 산화막 및 패드산화막을 형성하는 제1 단계;상기 패드산화막 상에 제1 포토레지스트 패턴을 형성하는 제2 단계;상기 제1 포토레지스트 패턴을 식각방지막으로 상기 패드산화막 및 상기 반도체 기판을 식각하여 소정의 길이만큼 이격된 두 개의 트렌치를 형성하여 상기 두 트렌치 사이의 상기 반도체 기판으로 이루어지는 제1 영역을 정의하는 제3 단계;상기 제1 포토레지스트 패턴을 제거하는 제4 단계;상기 제1 영역의 양측벽에 제1 도전형의 고농도 불순물을 도핑하는 제5 단계;상기 각 트렌치 바닥에 제2 도전형의 저농도 드레인 영역을 형성하기 위한 이온주입 공정을 실시하는 제6 단계;상기 제1 영역 표면에 잔류하는 상기 패드산화막을 제거하는 제7 단계;상기 제7 단계가 완료된 전체 구조 상부에 게이트 절연막을 형성하는 제8 단계;상기 게이트 절연막 상에 게이트 전극을 이룰 전도막을 형성하는 제9 단계;상기 제1 영역의 상기 전도막 상에 게이트 전극을 정의하는 제2 포토레지스트 패턴을 형성하는 제10 단계;상기 제2 포토레지스트 패턴을 식각방지막으로 상기 전도막 및 상기 게이트 절연막을 식각하여 상기 제1 영역의 표면 및 양측벽을 덮는 게이트 전극을 형성하는 제11 단계;상기 제2 포토레지스트 패턴을 제거하는 제12 단계; 및상기 트렌치 바닥에 제2 도전형의 고농도 소오스 및 드레인 영역을 형성하기 위한 이온주입 공정을 실시하는 제13 단계를 포함하는 반도체 장치 제조 방법.
- 제 3 항에 있어서,상기 두 개의 트렌치 깊이를 0.2 내지 0.5 ㎛로 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 3 항에 있어서,상기 제5 단계는,플라즈마를 이용한 이온주입 공정을 실시하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 3 항에 있어서,상기 전도막은 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
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