CN110783334A - 具有漏极有源区域的半导体装置 - Google Patents

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Abstract

本发明涉及具有漏极有源区域的半导体装置。一种半导体装置包括晶体管的漏极区、直接处于漏极区下方的漏极有源区域、直接处于隔离结构下方的漂移区域以及直接处于晶体管的栅极结构下方的积聚区域。半导体装置包括第一导电类型的、第一浓度的第一选择性掺杂植入物区，第一选择性掺杂植入物区延伸到第一深度。第一选择性掺杂植入物区位于漂移区域、漏极有源区域和积聚区域中。半导体装置包括第一导电类型的、第二浓度的第二选择性掺杂植入物区，第二选择性掺杂植入物区延伸到小于第一深度的第二深度。第二浓度小于第一浓度。第二选择性掺杂植入物区位于漏极有源区域中，但不在积聚区域中。第二选择性掺杂植入物区占据第一掺杂区不占据的漏极有源区域的侧向部分。

Description

具有漏极有源区域的半导体装置
技术领域
本发明总体上涉及一种具有漏极有源区域的半导体装置。
背景技术
一些晶体管(如LDMOS晶体管)通常包括处于漏极区与沟道区之间的、在漏极区与沟道区之间的表面隔离结构下面的漂移区。
图1是集成电路101的局部剖切侧视图，所述集成电路101包括具有共享N型漏极区121的两个晶体管103和105。晶体管103包括N型源极区117、N型源极扩展部119和栅极结构107。晶体管105包括N型源极区125、N型源极扩展部123和栅极结构109。集成电路101包括P型外延层147，所述P型外延层147形成于位于N型衬底层151上的掩埋绝缘体层149上。位于层147中的是P阱137和139、N区141以及N区143和145。集成电路101还包括P型体接触区115和127。集成电路101还包括隔离环153以及隔离结构129、131、133和135。
发明内容
根据本发明的第一方面，提供一种半导体装置，包括：
栅极结构，所述栅极结构位于晶体管的衬底上方；
所述晶体管的所述衬底中的第一导电类型的源极区；
所述晶体管的所述衬底中的第一导电类型的漏极区；
所述晶体管的所述衬底中的第二导电类型的沟道区，所述第二导电类型与所述第一导电类型是相对的；
隔离结构，所述隔离结构直接侧向地处于所述漏极区与所述沟道区之间；
其中所述衬底包括直接处于所述漏极区下方的漏极有源区域、直接处于所述隔离结构下方的漂移区域、以及直接处于所述栅极结构下方且包括直接侧向地位于所述隔离结构与所述沟道区之间的一部分的积聚区域；
其中所述衬底包括所述第一导电类型的、第一掺杂物浓度的第一选择性掺杂植入物区，所述第一选择性掺杂植入物区延伸到第一深度，所述第一选择性掺杂植入物区位于所述漂移区域、所述漏极有源区域和所述积聚区域中；
其中所述衬底包括所述第一导电类型的、第二浓度的第二选择性掺杂植入物区，所述第二选择性掺杂植入物区延伸到小于所述第一深度的第二深度，所述第二浓度小于所述第一浓度，所述第二选择性掺杂植入物区位于所述漏极有源区域中，但不在所述积聚区域中，其中所述第二选择性掺杂植入物区占据所述第一选择性掺杂植入物区不占据的所述漏极有源区域的侧向部分。
在一个或多个实施例中，所述晶体管被表征为LDMOS晶体管。
在一个或多个实施例中，所述第一导电类型是P导电类型，并且所述第二导电类型是N导电类型。
在一个或多个实施例中，所述第一选择性掺杂植入物区和所述第二选择性掺杂植入物区位于所述第一导电类型的外延层中，其中所述外延层具有低于所述第二浓度的所述第一导电类型的掺杂浓度。
在一个或多个实施例中，所述第二选择性掺杂植入物区位于所述漂移区域中。
在一个或多个实施例中，所述衬底包括所述第二导电类型的掩埋掺杂区，所述掩埋掺杂区直接处于所述第一选择性掺杂植入物区和所述第二选择性掺杂植入物区下方。
在一个或多个实施例中，所述半导体装置进一步包括：
第二栅极结构，所述第二栅极结构位于第二晶体管的所述衬底上方；
所述第二晶体管的所述衬底中的所述第一导电类型的第二源极区；
所述第二晶体管的所述衬底中的所述第二导电类型的第二沟道区；
第二隔离结构，所述第二隔离结构直接侧向地处于所述漏极区与所述第二沟道区之间；
其中所述漏极区被表征为所述晶体管和所述第二晶体管的共享漏极区；
其中所述衬底包括直接处于所述第二隔离结构下方的第二漂移区域和直接处于所述第二栅极结构下方的第二积聚区域，所述第二积聚区域包括直接侧向地处于所述第二隔离结构与所述第二沟道区之间的一部分；
其中所述衬底包括所述第一导电类型的、所述第一浓度的第三选择性掺杂植入物区，所述第三选择性掺杂植入物区延伸到所述第一深度，所述第三选择性掺杂植入物区位于所述第二漂移区域、所述漏极有源区域和所述第二积聚区域中并且与所述漏极有源区域中的所述第一选择性掺杂植入物区侧向分离；
其中所述第二选择性掺杂植入物区占据所述第一选择性掺杂植入物区和所述第三选择性掺杂植入物区不占据的所述漏极有源区域的侧向部分。
在一个或多个实施例中，所述隔离结构直接侧向地位于与所述第二隔离结构相对的所述漏极区的一侧上。
根据本发明的第二方面，提供一种半导体装置，包括：
第一栅极结构，所述第一栅极结构位于第一晶体管的衬底上方；
第二栅极结构，所述第二栅极结构位于第二晶体管的所述衬底上方；
所述第一晶体管的所述衬底中的第一导电类型的第一源极区；
所述第二晶体管的所述衬底中的所述第一导电类型的第二源极区；
所述第一晶体管和所述第二晶体管的所述衬底中的所述第一导电类型的共享漏极区；
所述第一晶体管的所述衬底中的第二导电类型的第一沟道区，所述第二导电类型与所述第一导电类型是相对的；
所述第二晶体管的所述衬底中的所述第二导电类型的第二沟道区；
第一隔离结构，所述第一隔离结构直接侧向地位于所述共享漏极区与所述第一沟道区之间；
第二隔离结构，所述第二隔离结构直接侧向地位于所述共享漏极区与所述第二沟道区之间；
其中所述衬底包括直接处于所述共享漏极区下方的漏极有源区域、直接处于所述第一隔离结构下方的第一漂移区域、直接处于所述第二隔离结构下方的第二漂移区域、直接处于所述第一栅极结构下方的第一积聚区域以及直接处于所述第二栅极结构下方的第二积聚区域；
其中所述衬底包括所述第一导电类型的、第一浓度的第一选择性掺杂植入物区，所述第一选择性掺杂植入物区延伸到第一深度，所述第一选择性掺杂植入物区位于所述第一漂移区域、所述漏极有源区域和所述第一积聚区域中；
其中所述衬底包括所述第一导电类型的、所述第一浓度的第二选择性掺杂植入物区，所述第二选择性掺杂植入物区延伸到所述第一深度，所述第二选择性掺杂植入物区位于所述第二漂移区域、所述漏极有源区域和所述第二积聚区域中，所述第二选择性掺杂植入物区与所述漏极有源区域中的所述第一选择性掺杂植入物区侧向分离；
所述衬底包括所述第一导电类型的、第二浓度的第三选择性掺杂植入物区，所述第三选择性掺杂植入物区延伸到小于所述第一深度的第二深度，所述第二浓度小于所述第一浓度，所述第三选择性掺杂植入物区位于所述漏极有源区域中，其中所述第三选择性掺杂植入物区占据所述第一选择性掺杂植入物区和所述第二选择性掺杂植入物区不占据的所述漏极有源区域的侧向部分。
在一个或多个实施例中，所述第一晶体管和所述第二晶体管各自被表征为LDMOS晶体管。
在一个或多个实施例中，所述第一导电类型是P导电类型，并且所述第二导电类型是N导电类型。
在一个或多个实施例中，所述第一选择性掺杂植入物区、所述第二选择性掺杂植入物区和所述第三选择性掺杂植入物区各自位于所述第一导电类型的外延层中，其中所述外延层具有低于所述第二浓度的所述第一导电类型的掺杂浓度。
在一个或多个实施例中，所述衬底包括所述第二导电类型的掩埋掺杂区，所述掩埋掺杂区直接处于所述第一选择性掺杂植入物区、所述第二选择性掺杂植入物区和所述第三选择性掺杂植入物区下方。
在一个或多个实施例中，所述掩埋掺杂区通过电连接到所述第一源极区的第一体接触区和电连接到所述第二源极区的第二体接触区偏置。
在一个或多个实施例中，所述第三选择性掺杂植入物区位于所述第一漂移区域和所述第二漂移区域中。
根据本发明的第三方面，提供一种半导体装置，包括：
栅极结构，所述栅极结构位于第一晶体管的衬底上方；
所述第一晶体管的所述衬底中的第一导电类型的源极区；
所述第一晶体管的所述衬底中的所述第一导电类型的漏极区；
所述第一晶体管的所述衬底中的第二导电类型的沟道区，所述第二导电类型与所述第一导电类型是相对的；
隔离结构，所述隔离结构直接侧向地位于所述漏极区与所述沟道区之间；
其中所述衬底包括直接处于所述漏极区下方的漏极有源区域、直接处于所述隔离结构下方的漂移区域以及直接处于所述栅极结构下方的积聚区域；
其中所述漏极有源区域包括侧向较靠近所述隔离结构的第一侧向区域以及侧向距所述隔离结构较远的第二侧向区域，其中所述第一侧向区域的一部分的所述第一导电类型的掺杂浓度高于所述第二侧向区域的一部分的所述第一导电类型的掺杂浓度，其中所述第一侧向区域的所述一部分和所述第二侧向区域的所述一部分直接侧向于彼此，所述第一侧向区域的所述一部分是所述第一导电类型的第一选择性掺杂植入物区的一部分，所述第二侧向区域的所述一部分是所述第一导电类型的第二选择性掺杂植入物区的一部分，所述第二选择性掺杂植入物区不包括所述第一积聚区域中的一部分。
在一个或多个实施例中，所述第一选择性掺杂植入物区比所述第二选择性掺杂植入物区延伸到更深的深度进入所述衬底中。
在一个或多个实施例中，所述第一选择性掺杂植入物区包括所述积聚区域中的一部分。
在一个或多个实施例中，所述第一选择性掺杂植入物区和所述第二选择性掺杂植入物区各自包括位于所述漂移区域中的一部分。
在一个或多个实施例中，所述半导体装置进一步包括：
第二栅极结构，所述第二栅极结构位于第二晶体管的所述衬底上方；
所述第二晶体管的所述衬底中的所述第一导电类型的第二源极区；
所述第二晶体管的所述衬底中的所述第二导电类型的第二沟道区；
第二隔离结构，所述第二隔离结构直接侧向地位于所述漏极区与所述第二沟道区之间；
其中所述漏极区是所述第一晶体管和所述第二晶体管的共享漏极区；
其中所述衬底包括直接处于所述第二隔离结构下方的第二漂移区域和直接处于所述第二栅极结构下方的第二积聚区域；
其中所述漏极有源区域包括最靠近所述第二隔离结构的第三侧向区域，所述第二侧向区域直接侧向地位于所述第一侧向区域与所述第三侧向区域之间，其中所述第三侧向区域的一部分的第一导电类型的掺杂浓度高于所述第二侧向区域的所述一部分的所述第一导电类型的所述掺杂浓度，其中所述第一侧向区域的所述一部分、所述第二侧向区域的所述一部分和所述第三侧向区域的所述一部分直接侧向于彼此。
本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。
附图说明
通过参考附图，可以更好地理解本发明，并且其许多目的、特征和优点对于本领域的技术人员而言显而易见。
图1是现有技术半导体装置的局部剖切侧视图。
图2是根据本发明的一个实施例的半导体装置的局部剖切侧视图。
图3-7是在制造根据本发明的一个实施例的半导体装置期间的各个阶段的晶圆的局部截面侧视图。
除非另有说明，否则在不同附图中使用的相同的附图标记表示相同的项。附图不一定按比例绘制。
具体实施方式
以下列出了用于实施本发明的模式的详细描述。所述描述旨在说明本发明，而不应视为限制性的。
如本文所公开的，一种半导体装置包括晶体管的漏极区、直接处于所述漏极区下方的漏极有源区域、直接处于隔离结构下方的漂移区域以及直接处于所述晶体管的栅极结构下方的积聚区域。所述半导体装置包括第一导电类型的、第一浓度的第一选择性掺杂植入物区，所述第一选择性掺杂植入物区延伸到第一深度。所述第一选择性掺杂植入物区位于所述漂移区域、所述漏极有源区域和所述积聚区域中。所述半导体装置包括所述第一导电类型的、第二浓度的第二选择性掺杂植入物区，所述第二选择性掺杂植入物区延伸到小于所述第一深度的第二深度。所述第二浓度小于所述第一浓度。所述第二选择性掺杂植入物区位于所述漏极有源区域中，但不在所述积聚区域中。所述第二选择性掺杂植入物区占据所述第一掺杂区不占据的所述漏极有源区域的侧向部分。
图2是根据本发明的一个实施例的半导体装置的局部剖切侧视图。半导体装置位于集成电路200中。集成电路200包括两个晶体管203和220。在一个实施例中，晶体管203和220被表征为LDMOS晶体管。晶体管203包括栅极结构209，并且晶体管220包括栅极结构215。集成电路200包括衬底201，所述衬底201包括各种结构、层、区和区域。在一个实施例中，衬底201包括衬底层202和EPI层205，所述EPI层205通过多个外延过程形成于层202上。在所示实施例中，衬底层202和EPI层205两者均掺杂有P型导电掺杂物(例如，硼)。掩埋N型区204位于层205中。N型区204选择性地掺杂有N型导电掺杂物(例如，磷、砷、锑)。在一个实施例中，掩埋区204起到降低表面电场层的作用以通过耗尽漂移区来提高装置的击穿电压。在一些实施例中，掩埋区204还起到隔离层的作用，以实现高侧能力和结隔离。层205包括两个N型阱206和208，所述N型阱206和208用分别提供给体接触区217和219的电压偏置掩埋区204。晶体管203包括P型源极区211、P型源极扩展区216和位于N阱206中的沟道区212。晶体管220包括P型源极区213、P型源极扩展区218和位于阱208中的沟道区214。隔离结构223和224由介电材料(例如，氧化物)制成并且位于层205中。晶体管203和晶体管220两者都包括侧向地位于隔离结构223与隔离结构224之间的共享漏极区221。漏极区221具有P型掺杂。在所示实施例中，隔离结构241包围晶体管203和220进行隔离。结构241包括介电材料243内的导电材料245(例如，多晶硅)。在一些实施例中，结构241比图2所示的相对更深地延伸到层202中。图2中没有示出位于衬底201上方的互连件和电介质。
如图2所示，衬底201包括漏极有源区域231、漂移区域233和235、以及积聚区域237和239。漏极有源区域是衬底201的直接处于漏极区221下方的区域。漂移区域233是直接处于隔离结构223下方的区域，并且漂移区域235是处于隔离结构224之下的区域。积聚区域237是衬底201的侧向地处于N阱206与隔离结构223的位置之间的区域。积聚区域239是衬底201的侧向地处于N阱208与隔离结构224的位置之间的区域。
层205包括选择性掺杂P型植入物区227，所述选择性掺杂P型植入物区227包括漂移区域233中的一部分、积聚区域237中的一部分和漏极有源区域231中的一部分。层205还包括选择性掺杂P型植入物区229，所述选择性掺杂P型植入物区229包括漂移区域235中的一部分、积聚区域239中的一部分和漏极有源区域231中的一部分。区227和229分别作为晶体管203和220的积聚区和漂移区。在所示实施例中，区227和229各自不侧向地占据漏极有源区域231的全部，其中漏极有源区域231中的区227与区229之间存在侧向间隙。在一些实施例中，在漏极有源区域(231)中的区227与区229之间具有侧向间隙可以提高晶体管203和220的击穿电压。
在区227和229不侧向占据漏极有源区域的部分的情况下可能出现的一个问题是，漏极有源区域231中的掺杂物分布可能不均匀。这可能导致操作期间漏极有源区域231中的电位线分布不均匀。
层205包括位于漏极有源区域231、漂移区域233和235以及共享漏极区221中的选择性掺杂P型区225。区225比选择性掺杂植入物区227和229浅，并且用比区227和229低的P型掺杂物的离子植入剂量形成。区225的一部分不与漏极有源区域231中的区227和229侧向重叠。在一些实施例中，漂移区域233和235不包括选择性掺杂植入物区225的一部分。在仍其它实施例中，区225不与漏极有源区域231中的区227和229重叠。
在一些实施例中，为晶体管203和220提供漏极有源区域中较浅和较轻的选择性掺杂植入物区225可以改进电位分布的均匀性并且进一步增强晶体管的击穿电压。例如，在一个实施例中，具有与区225类似的区的晶体管的击穿电压为139伏，而不具有区225的类似晶体管的击穿电压为131伏。此外，在一些实施例中，添加区225可以降低漂移电阻并降低晶体管的比导通电阻(Rdson*A)(例如，在一些实施例中降低5-6％)。在一些实施例中，添加区225可以降低柯克(Kirk)效应，从而改进高栅极电压下的安全工作区域(SOA)。
在一些实施例中，选择性掺杂植入物区225不延伸到积聚区域237和239中，因为区225的另外掺杂将增加积聚区域的掺杂浓度，从而降低击穿电压。
图3-7阐述了制造具有带有两个选择性植入物区的漏极有源区域的一对晶体管时晶圆300的部分截面侧视图。在图3中，晶圆300包括衬底层301、生长在层301上的外延层304以及生长在层304上的外延层305。在所示实施例中，层301、304和305掺杂有P型掺杂物(例如，硼)。层301的掺杂浓度在1e14-1e16cm-3的范围内，并且层304和305的掺杂浓度在1e14-1e16cm-3的范围内，但在其它实施例中，所述层301以及层304和305可以具有其它掺杂浓度。在一个实施例中，在其外延形成期间，对层304和305进行原位掺杂。在形成层305之前，将掩埋N区303植入到层304中。在一个实施例中，以在250KeV到1.0MeV的范围内的能量和在1e12cm-2到2e13cm-2的范围内的剂量植入区303，但在其它实施例中可以以其它剂量和以其它能量植入所述区303。在一个实施例中，区303形成于本体硅衬底(未示出)中。尽管在所示实施例中，层305比层304厚，但在其它实施例中，层304比层305厚。
通过将P型掺杂物植入到层305中来形成选择性掺杂植入物区307。在一个实施例中，通过以在25KeV到250KeV的范围内的能量和在5e11cm-2到1e13cm-2的范围内的剂量植入P型掺杂物来形成区307，但在其它实施例中可以以其它剂量和其它能量植入所述区307。在一个实施例中，用于形成区307的植入物还将模拟晶体管和逻辑晶体管(未示出)的轻微掺杂漏极区域植入在晶圆300的其它位置处。在其它实施例中，用于形成区307的植入物用于调整在晶圆300的其它位置处的存储器位单元(未示出)的阈值电压。区307将作为漏极有源区域中选择性掺杂植入物之一。
图4示出了在层305中形成隔离结构401、403、405和407之后晶圆300的局部剖切侧视图。在一个实施例中，通过在层305中形成沟槽并且然后用介电材料(例如，氧化硅)填充沟槽来形成隔离结构。在所示实施例中，在形成隔离结构期间移除区307的一部分。在其它实施例中，结构401、403、405和407可以通过其它方法形成，如通过LOCUS方法。
图5示出了在层305中形成N阱511、513、507和509并且在N阱511、513、507和509周围的晶圆300中形成隔离环504之后晶圆300的局部剖切侧视图。在一个实施例中，阱511和513由链植入物形成，植入物能量从25KeV到1MeV变化，其中最深的植入物具有在500KeV到1MeV的范围内的能量和5e12cm-2到1e13cm-2的N型掺杂物(例如，磷、砷、锑)的剂量。在一个实施例中，链植入物的总剂量在5e12cm-2到2e13cm-2的范围内。然而，在其它实施例中，阱511和513可以通过其它方法形成。在一个实施例中，通过以在500KeV到3MeV的范围内的能量和在5.0e12cm-2到5e13cm-2的范围内的剂量植入N型掺杂物来形成阱507和509，但在其它实施例中，可以以其它剂量和其它能量植入所述阱507和509。在一些实施例中，将仅形成一个N阱，其中所述阱将延伸到掩埋区303。在一个实施例中，N阱将由链植入物形成，其中最高植入物能量在500KeV到3MeV的范围内。植入物链的较浅植入物将确定晶体管的阈值电压(Vt)。
隔离环504包括绝缘体材料505和在其中形成的导电材料503。在一个实施例中，通过在晶圆300中形成开口并且然后用一层绝缘材料和一层导电材料填充开口来形成环504。然后，使晶圆300平坦化以移除沟槽外的绝缘材料和导电材料。在其它实施例中，可以通过其它方法形成环504。在其它实施例中，环504可以包括介电材料、气隙或介电材料、导电材料和气隙的混合物。
图6示出在晶圆500中形成选择性掺杂植入物区601和603后晶圆300的局部剖切侧视图。在一个实施例中，通过以在15KeV到500KeV的范围内的能量和在1.0e12cm-2到1e13cm-2的范围内的剂量植入P型离子来形成区601和603，但在其它实施例中，可以以其它能量范围和其它剂量植入所述区601和603。
图7示出了晶圆300在其制造的另一阶段期间的剖切侧视图。通过层305的氧化过程形成栅极电介质702和704，尽管在其它实施例中，可以通过沉积过程形成所述栅极电介质702和704。之后，在晶圆300上形成栅极结构701和703。在一个实施例中，通过在晶圆300上形成栅极材料(例如，多晶硅、金属)层并且然后对所述层进行图案化来形成结构701和703。通过将P型掺杂物植入到层305中来形成源极扩展部711和713。在栅极结构701和703的侧壁上形成间隔件708和710。植入P型掺杂物以形成源极区707和709以及共享漏极区705。植入N型掺杂物以形成体接触区715和717。之后，使晶圆300经受硅化过程以在暴露的半导体表面上形成硅化物。在晶圆300上形成介电材料层720。在层720中形成开口，其中在开口中形成导电材料以形成触点721、723、725、727和729，以便接触与体接触区(715，717)、源极区(707，709)、栅极结构(701，703)和共享漏极区705接触的硅化物结构。
之后，在晶圆300上形成互连结构(未示出)以将触点(721，723，725，727和729)电耦合到其它导电结构和形成于晶圆300上的外部端(例如，键合焊盘(未示出))。然后，将晶圆300单片化成多个集成电路，每个集成电路包括具有每个晶体管的漏极有源区域中的共享漏极区和两个选择性掺杂植入物区(区307以及区601和603)的至少两个晶体管。每个集成电路同样可以包括包含其它晶体管和/或模拟部件的其它半导体装置。然后，对集成电路进行封装以形成可以用于电子***(例如，计算机、工业控制设备、汽车)的集成电路封装体。
其它集成电路可以具有其它特征、配置、区和/或结构。例如，在一些实施例中，体接触区(图2中的区217和219，图7中的区715和717)可以单独定位和/或从源极区(211，213，707，709)分开偏置。其它实施例将不包括隔离环504。在一些这种实施例的情况下，图2中的掩埋N区204、N阱区206和N阱区208将被更重度地掺杂以与相邻装置进行结隔离。在一些实施例中，可以在绝缘体(SOI)晶圆上的半导体上形成晶体管。在其它实施例中，每个晶体管将不与另一个晶体管共享漏极区。
尽管本文所示的实施例是PMOS装置，但是在其它实施例中也可以制造NMOS装置。例如，区211、213、221、225、227和229将是N型区，并且在一个实施例中，在NMOS晶体管的情况下，阱206和208以及区204将是P型区。
如本文所公开的，如果在具有与晶圆的大体上平面的主侧面垂直的方向的一条线上，第一结构位于第二结构上方，则第一结构“直接位于”第二结构“上方”。例如，在图2中，结构209直接位于隔离结构223上方。栅极结构209不直接位于结构224的上方。如本文所公开的，如果在具有与晶圆的大体上平面的主侧面垂直的方向的一条线上，第一结构位于第二结构下方，则第一结构“直接位于”第二结构“下方”。例如，在图2中，区227直接处于栅极结构209下方。区227不直接处于栅极结构215下方。如果两个结构在一条线上位于一个结构的相对侧上，则在所述一条线上，一个结构“直接位于”另两个结构“之间”。例如，在图2中，在图2的剖切侧视图中的一条线上，区221直接位于结构223与结构224之间。区227并不在一条线上位于结构209与结构215之间。如果第一结构和第二结构位于具有与晶圆的大体上平面的主侧面平行的方向的一条线上，则第一结构“直接侧向”于第二结构。例如，结构223和224直接侧向于彼此。如果在与晶圆的大体上平面的主侧面平行的一条线上，两个结构位于一个结构的相对测上，则一个结构“直接侧向地处于”另两个结构“之间”。例如，在图2中，区221直接侧向位于结构223与结构224之间。
关于本文所述的一个实施例具体示出或描述的特征可以在本文所述的其它实施例中实施。
在一个实施例中，一种半导体装置包括：栅极结构，所述栅极结构位于晶体管的衬底上方；在所述晶体管的所述衬底中的第一导电类型的源极区；在所述晶体管的所述衬底中的第一导电类型的漏极区；在所述晶体管的所述衬底中的第二导电类型的沟道区，所述第二导电类型与所述第一导电类型是相对的；以及隔离结构，所述隔离结构直接侧向地处于所述漏极区与所述沟道区之间。其中所述衬底包括直接位于所述漏极区下方的漏极有源区域、直接位于所述隔离结构下方的漂移区域、以及直接位于所述栅极结构下方且包括直接侧向地位于所述隔离结构与所述沟道区之间的部分的积聚区域。所述衬底包括所述第一导电类型的、第一掺杂物浓度的第一选择性掺杂植入物区，所述第一选择性掺杂植入物区延伸到第一深度。所述第一选择性掺杂植入物区位于所述漂移区域、所述漏极有源区域和所述积聚区域中。所述衬底包括所述第一导电类型的、第二浓度的第二选择性掺杂植入物区，所述第二选择性掺杂植入物区延伸到小于所述第一深度的第二深度。所述第二浓度小于所述第一浓度。所述第二选择性掺杂植入物区位于所述漏极有源区域中，但不在所述积聚区域中。所述第二选择性掺杂植入物区占据所述第一选择性掺杂植入物区不占据的所述漏极有源区域的侧向部分。
在另一个实施例中，一种半导体装置包括：第一栅极结构，所述第一栅极结构位于第一晶体管的衬底上方；第二栅极结构，所述第二栅极结构位于第二晶体管的所述衬底上方；在所述第一晶体管的所述衬底中的第一导电类型的第一源极区；在所述第二晶体管的所述衬底中的所述第一导电类型的第二源极区；在所述第一晶体管和所述第二晶体管的所述衬底中的所述第一导电类型的共享漏极区；在所述第一晶体管的所述衬底中的第二导电类型的第一沟道区，所述第二导电类型与所述第一导电类型是相对的；在所述第二晶体管的所述衬底中的所述第二导电类型的第二沟道区；第一隔离结构，所述第一隔离结构直接侧向地位于所述共享漏极区与所述第一沟道区之间；以及第二隔离结构，所述第二隔离结构直接侧向地位于所述共享漏极区与所述第二沟道区之间。所述衬底包括直接处于所述共享漏极区下方的漏极有源区域、直接处于所述第一隔离结构下方的第一漂移区域、直接处于所述第二隔离结构下方的第二漂移区域、直接处于所述第一栅极结构下方的第一积聚区域以及直接处于所述第二栅极结构下方的第二积聚区域。所述衬底包括所述第一导电类型的、第一浓度的第一选择性掺杂植入物区，所述第一选择性掺杂植入物区延伸到第一深度。所述第一选择性掺杂植入物区位于所述第一漂移区域、所述漏极有源区域和所述第一积聚区域中。所述衬底包括所述第一导电类型的、所述第一浓度的第二选择性掺杂植入物区，所述第二选择性掺杂植入物区延伸到所述第一深度。所述第二选择性掺杂植入物区位于所述第二漂移区域、所述漏极有源区域和所述第二积聚区域中。所述第二选择性掺杂植入物区与所述漏极有源区域中的所述第一选择性掺杂植入物区侧向分离。所述衬底包括所述第一导电类型的、第二浓度的第三选择性掺杂植入物区，所述第三选择性掺杂植入物区延伸到小于所述第一深度的第二深度。所述第二浓度小于所述第一浓度。所述第三选择性掺杂植入物区位于所述漏极有源区域中。所述第三选择性掺杂植入物区占据所述第一选择性掺杂植入物区和所述第二选择性掺杂植入物区不占据的所述漏极有源区域的侧向部分。
在另一个实施例中，一种半导体装置包括：栅极结构，所述栅极结构位于第一晶体管的衬底上方；在所述第一晶体管的所述衬底中的第一导电类型的源极区；在所述第一晶体管的所述衬底中的所述第一导电类型的漏极区；在所述第一晶体管的所述衬底中的第二导电类型的沟道区，所述第二导电类型与所述第一导电类型是相对的；以及隔离结构，所述隔离结构直接侧向地位于所述漏极区与所述沟道区之间。所述衬底包括直接处于所述漏极区下方的漏极有源区域、直接处于所述隔离结构下方的漂移区域以及直接处于所述栅极结构下方的积聚区域。所述漏极有源区域包括侧向较靠近所述隔离结构的第一侧向区域以及侧向距所述隔离结构较远的第二侧向区域。所述第一侧向区域的一部分的所述第一导电类型的掺杂浓度高于所述第二侧向区域的一部分的所述第一导电类型的掺杂浓度。所述第一侧向区域的所述一部分和所述第二侧向区域的所述一部分直接侧向于彼此。所述第一侧向区域的所述一部分是所述第一导电类型的第一选择性掺杂植入物区的一部分。所述第二侧向区域的所述一部分是所述第一导电类型的第二选择性掺杂植入物区的一部分。所述第二选择性掺杂植入物区不包括所述积聚区域中的一部分。
虽然已经示出并描述了本发明的特定实施例，但本领域的普通技术人员应认识到，基于本文的教导，在不背离在本发明以及其更广泛方面的情况下，可以作出进一步改变和修改，并且因此所附权利要求书在其范围内涵盖在本发明的真实精神和范围内的所有此类改变和修改。

Claims (10)

1.一种半导体装置，其特征在于，包括：
栅极结构，所述栅极结构位于晶体管的衬底上方；
所述晶体管的所述衬底中的第一导电类型的源极区；
所述晶体管的所述衬底中的第一导电类型的漏极区；
所述晶体管的所述衬底中的第二导电类型的沟道区，所述第二导电类型与所述第一导电类型是相对的；
隔离结构，所述隔离结构直接侧向地处于所述漏极区与所述沟道区之间；
其中所述衬底包括直接处于所述漏极区下方的漏极有源区域、直接处于所述隔离结构下方的漂移区域、以及直接处于所述栅极结构下方且包括直接侧向地位于所述隔离结构与所述沟道区之间的一部分的积聚区域；
其中所述衬底包括所述第一导电类型的、第一掺杂物浓度的第一选择性掺杂植入物区，所述第一选择性掺杂植入物区延伸到第一深度，所述第一选择性掺杂植入物区位于所述漂移区域、所述漏极有源区域和所述积聚区域中；
其中所述衬底包括所述第一导电类型的、第二浓度的第二选择性掺杂植入物区，所述第二选择性掺杂植入物区延伸到小于所述第一深度的第二深度，所述第二浓度小于所述第一浓度，所述第二选择性掺杂植入物区位于所述漏极有源区域中，但不在所述积聚区域中，其中所述第二选择性掺杂植入物区占据所述第一选择性掺杂植入物区不占据的所述漏极有源区域的侧向部分。
2.根据权利要求1所述的半导体装置，其特征在于，所述晶体管被表征为LDMOS晶体管。
3.根据权利要求1所述的半导体装置，其特征在于，所述第一导电类型是P导电类型，并且所述第二导电类型是N导电类型。
4.根据权利要求1所述的半导体装置，其特征在于，所述第一选择性掺杂植入物区和所述第二选择性掺杂植入物区位于所述第一导电类型的外延层中，其中所述外延层具有低于所述第二浓度的所述第一导电类型的掺杂浓度。
5.根据权利要求1所述的半导体装置，其特征在于，所述第二选择性掺杂植入物区位于所述漂移区域中。
6.根据权利要求1所述的半导体装置，其特征在于，所述衬底包括所述第二导电类型的掩埋掺杂区，所述掩埋掺杂区直接处于所述第一选择性掺杂植入物区和所述第二选择性掺杂植入物区下方。
7.根据权利要求1所述的半导体装置，其特征在于，进一步包括：
第二栅极结构，所述第二栅极结构位于第二晶体管的所述衬底上方；
所述第二晶体管的所述衬底中的所述第一导电类型的第二源极区；
所述第二晶体管的所述衬底中的所述第二导电类型的第二沟道区；
第二隔离结构，所述第二隔离结构直接侧向地处于所述漏极区与所述第二沟道区之间；
其中所述漏极区被表征为所述晶体管和所述第二晶体管的共享漏极区；
其中所述衬底包括直接处于所述第二隔离结构下方的第二漂移区域和直接处于所述第二栅极结构下方的第二积聚区域，所述第二积聚区域包括直接侧向地处于所述第二隔离结构与所述第二沟道区之间的一部分；
其中所述衬底包括所述第一导电类型的、所述第一浓度的第三选择性掺杂植入物区，所述第三选择性掺杂植入物区延伸到所述第一深度，所述第三选择性掺杂植入物区位于所述第二漂移区域、所述漏极有源区域和所述第二积聚区域中并且与所述漏极有源区域中的所述第一选择性掺杂植入物区侧向分离；
其中所述第二选择性掺杂植入物区占据所述第一选择性掺杂植入物区和所述第三选择性掺杂植入物区不占据的所述漏极有源区域的侧向部分。
8.根据权利要求7所述的半导体装置，其特征在于，所述隔离结构直接侧向地位于与所述第二隔离结构相对的所述漏极区的一侧上。
9.一种半导体装置，其特征在于，包括：
第一栅极结构，所述第一栅极结构位于第一晶体管的衬底上方；
第二栅极结构，所述第二栅极结构位于第二晶体管的所述衬底上方；
所述第一晶体管的所述衬底中的第一导电类型的第一源极区；
所述第二晶体管的所述衬底中的所述第一导电类型的第二源极区；
所述第一晶体管和所述第二晶体管的所述衬底中的所述第一导电类型的共享漏极区；
所述第一晶体管的所述衬底中的第二导电类型的第一沟道区，所述第二导电类型与所述第一导电类型是相对的；
所述第二晶体管的所述衬底中的所述第二导电类型的第二沟道区；
第一隔离结构，所述第一隔离结构直接侧向地位于所述共享漏极区与所述第一沟道区之间；
第二隔离结构，所述第二隔离结构直接侧向地位于所述共享漏极区与所述第二沟道区之间；
其中所述衬底包括直接处于所述共享漏极区下方的漏极有源区域、直接处于所述第一隔离结构下方的第一漂移区域、直接处于所述第二隔离结构下方的第二漂移区域、直接处于所述第一栅极结构下方的第一积聚区域以及直接处于所述第二栅极结构下方的第二积聚区域；
其中所述衬底包括所述第一导电类型的、第一浓度的第一选择性掺杂植入物区，所述第一选择性掺杂植入物区延伸到第一深度，所述第一选择性掺杂植入物区位于所述第一漂移区域、所述漏极有源区域和所述第一积聚区域中；
其中所述衬底包括所述第一导电类型的、所述第一浓度的第二选择性掺杂植入物区，所述第二选择性掺杂植入物区延伸到所述第一深度，所述第二选择性掺杂植入物区位于所述第二漂移区域、所述漏极有源区域和所述第二积聚区域中，所述第二选择性掺杂植入物区与所述漏极有源区域中的所述第一选择性掺杂植入物区侧向分离；
所述衬底包括所述第一导电类型的、第二浓度的第三选择性掺杂植入物区，所述第三选择性掺杂植入物区延伸到小于所述第一深度的第二深度，所述第二浓度小于所述第一浓度，所述第三选择性掺杂植入物区位于所述漏极有源区域中，其中所述第三选择性掺杂植入物区占据所述第一选择性掺杂植入物区和所述第二选择性掺杂植入物区不占据的所述漏极有源区域的侧向部分。
10.一种半导体装置，其特征在于，包括：
栅极结构，所述栅极结构位于第一晶体管的衬底上方；
所述第一晶体管的所述衬底中的第一导电类型的源极区；
所述第一晶体管的所述衬底中的所述第一导电类型的漏极区；
所述第一晶体管的所述衬底中的第二导电类型的沟道区，所述第二导电类型与所述第一导电类型是相对的；
隔离结构，所述隔离结构直接侧向地位于所述漏极区与所述沟道区之间；
其中所述衬底包括直接处于所述漏极区下方的漏极有源区域、直接处于所述隔离结构下方的漂移区域以及直接处于所述栅极结构下方的积聚区域；
其中所述漏极有源区域包括侧向较靠近所述隔离结构的第一侧向区域以及侧向距所述隔离结构较远的第二侧向区域，其中所述第一侧向区域的一部分的所述第一导电类型的掺杂浓度高于所述第二侧向区域的一部分的所述第一导电类型的掺杂浓度，其中所述第一侧向区域的所述一部分和所述第二侧向区域的所述一部分直接侧向于彼此，所述第一侧向区域的所述一部分是所述第一导电类型的第一选择性掺杂植入物区的一部分，所述第二侧向区域的所述一部分是所述第一导电类型的第二选择性掺杂植入物区的一部分，所述第二选择性掺杂植入物区不包括所述第一积聚区域中的一部分。
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