KR100824129B1 - 증폭기 - Google Patents

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Abstract

+IN 단자 및 -IN 단자로부터 입력된 서로 다른 극성을 갖는 PWM 신호들이 전치구동기(pre-driver) 및 스위칭 신호 생성 회로에 출력된다. 전치구동기는 입력된 PWM 신호들로부터 얻어진 드라이버를 작동시키기 위한 게이트 신호를 스위치들에 출력한다. 스위칭 신호 생성 회로는 PWM 신호를 입력하여 스위칭 신호들을 출력한다. 스위칭 회로는, 스위칭 신호들의 입력 시에, 상기 PWM 신호가 +IN 측으로부터 입력되는 경우에는 상기 게이트 신호가 제1 P-채널 MOS 트랜지스터 및 제1 N-채널 MOS 트랜지스터에 출력되고 상기 PWM 신호가 -IN 측으로부터 입력되는 경우에는 상기 게이트 신호가 제2 P-채널 MOS 트랜지스터 및 제2 N-채널 MOS 트랜지스터에 출력되도록 스위치들을 전환(change over)한다.
Figure R1020070009437
브리지 구조 증폭기, 전치구동기, PWM 신호

Description

증폭기{AMPLIFIER}
도 1은 본 발명의 실시예에 따른 클래스 D 증폭기의 구성을 보여주는 회로도이다.
도 2는 도 1의 전치구동기(1)의 상세 회로 구성을 보여주는 회로도이다.
도 3은 도 1의 클래스 D 증폭기의 각 부분에 나타나는 신호의 타이밍도이다.
도 4는 높은 값 저항기 풀업을 이용하는 도 1의 드라이버(4)를 보여준다.
도 5는 래치를 이용하여 게이트 전압을 유지하는 도 1의 드라이버(4)를 보여준다.
도 6은 도 1의 O1 및 O2 단자들로부터의 출력의 상승 및 하강 에지들의 타이밍을 보여준다.
도 7은 관련 기술의 클래스 D 증폭기를 보여주는 블록도이다.
도 8은 도 7의 클래스 D 증폭기에서의 신호 입력과 신호 출력 간의 관계를 보여준다.
<도면의 주요 부분에 대한 부호의 설명>
1 : 전치구동기
2 : 스위칭 신호 생성 회로
3 : 스위칭 회로
4 : 드라이버
[특허문헌 1] JP-A-2006-042296
[특허문헌 2] JP-A-2006-152268
본 발명은 그 출력단(output stage)이 브리지 구조인 아날로그 신호 또는 디지털 신호를 증폭하는 증폭기에 관한 것이다.
관련 기술에서, 예를 들면, 라우드스피커를 구동하기 위한 증폭기로서 사용되는 클래스-D 증폭기에서는, 아날로그 또는 디지털 오디오 신호를 입력하여 그 신호에 대해 PWM(Pulse Width Modulation)을 수행하고 PWM-변조된 신호를 증폭하여 (BTL 즉 Bridged Transformer Less 접속을 이용하여) 브리지 구조 드라이버를 갖는 부하 회로를 구동하는 클래스 D 증폭기가 공지되어 있다.
도 7은 PWM 변조기(71), 2개의 전치구동기(pre-driver)(72, 73) 및 드라이버(74)를 포함하는 관련 기술의 클래스 D 증폭기의 블록도이다. 드라이버(74)는 4개의 스위치를 포함한다. 도 7에서, 드라이버(74)는 2개의 드라이버(741) 및 2개의 드라이버(742)로서 도시되어 있다. PWM 변조기(71)는 아날로그 또는 디지털 오디오 신호를 입력하여 그 신호에 대해 PWM 변조를 수행하고 변조된 신호를 전치구동기들(72, 73)에 출력한다. PWM 변조기(71)는 +OUT 단자로의 출력을 위한 신호 +IN을 전치구동기(72)에 출력하고 -OUT 단자로의 출력을 위한 신호 -IN을 전치구동기(73)에 출력한다.
관련 기술의 클래스 D 증폭기에서는, 전력 손실을 감소시키기 위하여 신호의 부재시의 출력을 실질적으로 영(zero)으로 감소시키는 변조 방법이 이용된다(예를 들면, 특허문헌 1 참조). 이 방법에서 입력과 출력의 관계가 도 8에 도시되어 있다. 도 8에서는 입력이 아날로그 값으로 표현되어 있지만, 입력으로서 디지털 값도 결국 동일하게 동작하게 된다.
도 8에서, 입력 신호가 양(positive)일 때는, PWM-변조된 신호가 +OUT 단자에 출력된다. 입력 신호가 음(negative)일 때는, PWM-변조된 신호가 -OUT 단자에 출력된다. 부하 회로는 +OUT 단자와 -OUT 단자 사이에 접속되기 때문에, +OUT 단자로부터의 출력 신호와 -OUT 단자로부터의 출력 신호 간의 차이 (+OUT)-(-OUT)가 부하 회로에의 입력으로서 작용한다.
전치구동기(72)는 PWM 변조기(71)로부터 하나의 PWM 신호를 입력하여 드라이버(741)를 작동(actuate)시키기 위한 게이트 신호를 해당 드라이버(741)에 출력한다. 드라이버(741)는 전치구동기(72)로부터 입력된 게이트 신호를 증폭하고 +OUT 단자로부터 양의 극성을 갖는 BTL 신호를 출력한다.
유사하게, 전치구동기(73)는 PWM 변조기(71)로부터 다른 PWM 신호를 입력하여 드라이버(742)를 작동시키기 위한 게이트 신호를 해당 드라이버(742)에 출력한다. 드라이버(742)는 전치구동기(73)로부터 입력된 게이트 신호를 증폭하고 -OUT 단자로부터 음의 극성을 갖는 BTL 신호를 출력한다.
BTL-접속 클래스 D 증폭기에서는, +OUT 단자 또는 -OUT 단자 중 어느 한쪽으로부터 고전위(하이 레벨)가 연속적으로 출력될 때, 다른 하나의 출력은 저전위(로우 레벨)에 있다. 그 경우, 2개의 전치구동기(72, 73) 중 하나는 동작중이고 다른 전치구동기는 휴면 상태(sleep state)에 있으면서 로우 레벨을 출력한다.
특허문헌 2에 개시된 스위칭 증폭기는 출력단을 구성하는 4개의 스위치들을 동시에 구동하고, 따라서 2개의 출력을 구동하기 위한 2개의 별개의 증폭기들을 필요로 한다.
관련 기술의 증폭기에서는, 2개의 전치구동기 중 하나가 휴면 상태에 있다. 휴면 상태에 있는 하나의 전치구동기 회로가 무용하더라도 2개의 전치구동기가 요구된다. 이로 인해 결국 증폭기의 칩 면적이 커지게 된다.
본 발명은 전술한 상황을 감안하여 이루어졌다. 본 발명의 목적은 아날로그 신호 또는 디지털 신호를 증폭하는 브리지-접속 증폭기의 칩 면적을 감소시키는 데 있다.
상기 문제를 해결하기 위하여, 본 발명은 다음의 구성을 갖는 것을 특징으로 한다.
(1) 브리지 구조 증폭기로서,
제1 극성을 갖는 신호를 입력하기 위한 제1 입력 및 제2 극성을 갖는 신호를 입력하기 위한 제2 입력을 포함하는 전치구동기;
상기 제1 입력 및 상기 제2 입력 중 어느 것으로부터 신호가 입력되는지를 판정하는 판정 회로;
복수의 스위치들을 포함하는 브리지 구조 드라이버; 및
상기 전치구동기와 상기 드라이버 사이에 삽입된 제1 스위칭 회로를 포함하고,
상기 전치구동기는 상기 제1 및 제2 입력들로부터의 입력 신호들에 기초하여 상기 복수의 스위치들을 통해 흐르는 전류를 제어하기 위한 제어 신호를 생성하고,
상기 제1 스위칭 회로는 상기 판정 회로의 판정 결과에 기초하여 상기 복수의 스위치들로부터 소정의 스위치를 선택하고 상기 전치구동기에 의해 생성된 상기 제어 신호를 상기 스위치의 제어 입력에 출력하는 브리지 구조 증폭기.
(2) (1)에 따른 브리지 구조 증폭기로서, 상기 드라이버는 4개의 스위치들을 포함하는 브리지 구조 증폭기.
(3) (2)에 따른 브리지 구조 증폭기로서,
상기 4개의 스위치들 중 2개가 상기 제1 극성에 대한 제1 상보형(complementray) 스위칭 회로 쌍을 형성하고 다른 2개가 상기 제2 극성에 대한 제2 상보형 스위칭 회로 쌍을 형성하고,
상기 판정 회로가 상기 제1 입력으로부터 상기 신호가 입력된 것을 판정하면, 상기 제1 스위칭 회로는 상기 제1 상보형 스위칭 회로 쌍을 선택하고,
상기 판정 회로가 상기 제2 입력으로부터 상기 신호가 입력된 것을 판정하 면, 상기 제1 스위칭 회로는 상기 제2 상보형 스위칭 회로 쌍을 선택하는 브리지 구조 증폭기.
(4) (1)에 따른 브리지 구조 증폭기로서, 상기 제1 스위칭 회로에 의해 선택되지 않은 스위치를 소정의 전위로 고정하기 위한 제2 스위칭 회로를 더 포함하는 브리지 구조 증폭기.
(5) (1)에 따른 브리지 구조 증폭기로서, 상기 복수의 스위치들 각각의 제어 입력에 풀업 저항기가 배치되어 있는 브리지 구조 증폭기.
(6) (1)에 따른 브리지 구조 증폭기로서, 상기 복수의 스위치들 각각의 제어 입력에 상기 제어 입력의 전위를 유지하기 위한 래치 회로가 배치되어 있는 브리지 구조 증폭기.
(7) (1)에 따른 브리지 구조 증폭기로서, 상기 판정 회로는 상기 판정 회로가 상기 제1 및 제2 입력들 중 하나의 입력으로부터 신호를 수신한 때로부터 상기 판정 회로가 다른 하나의 입력으로부터 신호를 수신할 때까지 출력을 유지하고 상기 판정 회로가 상기 다른 하나의 입력으로부터 상기 신호를 수신하는 시점에서 상기 출력을 변경하는 브리지 구조 증폭기.
본 발명에 따르면, 전치구동기로부터의 제어 신호를 스위칭 회로에 의하여 출력 행선들(output destinations) 간에 스위칭함으로써 브리지 구조 드라이버를 구성하는 복수의 스위치들을 선택적으로 구동하는 것이 가능하다. 따라서 드라이버를 작동시키기 위해 2개의 전치구동기들을 필요로 하는 관련 기술의 증폭기와 달리 하나의 전치구동기를 생략하는 것이 가능하다. 이는 증폭기의 칩 면적을 감소시킨다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1은 본 발명의 실시예에 따른 클래스 D 증폭기의 구성을 보여주는 회로도이다. 도 1에 도시된 클래스 D 증폭기는, PWM 신호를 입력하고 드라이버(4)를 작동시키기 위한 게이트 신호를 출력하는 전치구동기(1)와; 스위칭 회로(3)에 제공된 스위칭 신호를 생성하는 스위칭 신호 생성 회로(2)(판정 회로)와; 상기 전치구동기(1)의 출력이 얻어지는 +OUT 단자와 -OUT 단자 간에 스위칭하는 스위칭 회로(3)(스위칭 회로)와; 부하 회로에 출력하는 드라이버(4)를 포함한다.
+IN 단자(제1 입력) 및 -IN 단자(제2 입력)는 PWM 변조기(도시되지 않음)에서 오디오 신호를 PWM-변조하여 얻어진 양의 극성(제1 극성) 및 음의 극성(제2 극성)을 갖는 2개의 PWM 신호들을 각각 입력하는 단자들이다. +IN 단자는 전치구동기(1)의 I1 단자 및 스위칭 신호 생성 회로(2) 내의 NOR 회로 X2의 입력 단자들 중 하나에 접속된다. -IN 단자는 전치구동기(1)의 I2 단자 및 스위칭 신호 생성 회로(2) 내의 NOR 회로 X3의 입력 단자들 중 하나에 접속된다.
전치구동기(1)의 출력 단자로서의 O1 단자는 스위칭 회로(3) 내의 스위치 SW1의 한쪽 단부에 접속된다. 전치구동기(1)의 출력 단자로서의 O2 단자는 스위칭 회로(3) 내의 스위치 SW2의 한쪽 단부에 접속된다. 전치구동기(1)의 상세 회로 구성에 대해서는 도 2를 참조하여 설명한다.
스위칭 신호 생성 회로(2)는 R-S 플립플롭 구조를 갖고 2개의 NOR 회로 X2, X3 및 2개의 NOT 회로 T14, T15를 포함한다. NOR 회로 X2의 또 하나의 입력 단자는 NOR 회로 X3의 출력 단자 및 NOT 회로 T15의 입력 단자에 접속된다. NOR 회로 X3의 또 하나의 입력 단자는 NOR 회로 X2의 출력 단자 및 NOT 회로 T14의 입력 단자에 접속된다.
+IN 단자가 하이로 구동되면, NOT 회로 T14의 출력 S1은 하이가 되고 NOT 회로 T15의 출력 S2는 로우가 되고 +IN 단자가 계속 하이로 구동 유지될 때까지 이 상태를 유지한다. 그 후에, -IN 단자가 하이 레벨이 되면, NOT 회로 T14의 출력 S2는 로우에서 하이로 바뀌고, 그때 +IN 단자는 하이 레벨이 되고 이 상태로 유지된다. WM 변조기는 +IN 단자 및 -IN 단자가 동시에 하이로 구동되지 않도록 설정된다.
NOT 회로 T14의 출력 S1은 스위칭 회로(3)의 스위치들 SW1, SW2, SW3, SW6의 제어 단자들에 접속된다. NOT 회로 T15의 출력 S2는 스위칭 회로(3)의 스위치들 SW1, SW2, SW4, SW5의 제어 단자들에 접속된다. 이하에서, NOT 회로 T14로부터 출력된 신호는 스위칭 신호 S1이라 하고 NOT 회로 T15로부터 출력된 신호는 스위칭 신호 S2라 한다.
스위칭 회로(3)는 스위치들 SW1 내지 SW6을 포함한다. 스위치 SW1은 스위칭 신호들 S1, S2를 입력하고 스위칭 신호 S1이 하이이고 스위칭 신호 S2가 로우일 때 전치구동기(1)의 O1 단자로부터 G1 단자로의 접속을 확보한다. 한편, 스위칭 신호 S1이 로우이고 스위칭 신호 S2가 하이일 때, 스위치 SW1은 전치구동기(1)의 O1 단자로부터 G2 단자로의 접속을 확보한다.
유사하게, 스위치 SW2는 스위칭 신호들 S1, S2를 입력하고 스위칭 신호 S1이 하이이고 스위칭 신호 S2가 로우일 때 전치구동기(1)의 O2 단자로부터 G3 단자로의 접속을 확보한다. 한편, 스위칭 신호 S1이 로우이고 스위칭 신호 S2가 하이일 때, 스위치 SW2는 전치구동기(1)의 O2 단자로부터 G4 단자로의 접속을 확보한다.
스위치들 SW3 내지 SW6은 제어 신호가 하이일 때 ON이고 제어 신호가 로우일 때 OFF이다. 도 1에 도시된 스위치들 SW1 내지 SW6 각각의 상태는 스위칭 신호 S1이 하이이고 스위칭 신호 S2가 로우인 것을 가정한다.
스위치 SW3의 한쪽 단부는 고전압측 전원 VDD에 접속되고 다른 쪽 단부는 스위치 SW1의 G2 단자 및 P-채널 MOS(Metal Oxide Semiconductor) 트랜지스터 MP2의 게이트에 접속된다. 스위치 SW4의 한쪽 단부는 고전압측 전원 VDD에 접속되고 다른 쪽 단부는 스위치 SW1의 G1 단자 및 P-채널 MOS 트랜지스터 MP1의 게이트에 접속된다.
스위치 SW5의 한쪽 단부는 고전압측 전원 VDD에 접속되고 다른 쪽 단부는 스위치 SW2의 G3 단자 및 N-채널 MOS 트랜지스터 MN1의 게이트에 접속된다. 스위치 SW6의 한쪽 단부는 고전압측 전원 VDD에 접속되고 다른 쪽 단부는 스위치 SW2의 G4 단자 및 N-채널 MOS 트랜지스터 MN2의 게이트에 접속된다.
드라이버(4)는 4개의 스위치, 즉, P-채널 MOS 트랜지스터들 MP1, MP2 및 N-채널 MOS 트랜지스터들 MN1, MN2를 포함한다. 각 트랜지스터의 게이트는 각 스위치의 제어 입력이다. 이 게이트에 인가된 전압이 드레인과 소스 사이에 흐르는 전류를 제어한다. P-채널 MOS 트랜지스터 MP1, 및 N-채널 트랜지스터 MN1은 상보형 스위칭 회로 쌍을 형성하고, 따라서 P-채널 MOS 트랜지스터 MP1과 N-채널 트랜지스터 MN1의 조합이 드라이버(41)로서 기술될 것이다. 유사하게, P-채널 MOS 트랜지스터 MP2와 N-채널 트랜지스터 MN2의 조합이 드라이버(42)로서 기술될 것이다.
P-채널 MOS 트랜지스터 MP1의 소스는 고전압측 전원 VDD에 접속되고 P-채널 MOS 트랜지스터 MP1의 드레인은 +OUT 단자, N-채널 MOS 트랜지스터 MN1의 드레인 및 전치구동기(1)의 FB1 단자에 접속된다. N-채널 MOS 트랜지스터 MN1의 소스는 저전압측 전원 VSS에 접속된다.
P-채널 MOS 트랜지스터 MP2의 소스는 고전압측 전원 VDD에 접속되고 P-채널 MOS 트랜지스터 MP2의 드레인은 -OUT 단자, N-채널 MOS 트랜지스터 MN2의 드레인 및 전치구동기(1)의 FB2 단자에 접속된다. N-채널 MOS 트랜지스터 MN2의 소스는 저전압측 전원 VSS에 접속된다.
전치구동기(1)의 상세 회로 구성에 대하여 도 2를 참조하여 설명한다.
I1 단자 및 I2 단자는 로우-액티브(Low-active) AND 회로 X1의 2개의 입력 단자들에 각각 접속된다. AND 회로 X1의 출력은 NOR 회로 X5의 하나의 입력 단자 및 NAND 회로 X4의 하나의 입력 단자에 접속된다.
NOR 회로 X5의 출력은 P-채널 전치구동기(11)에 입력되고 NAND 회로 X4의 출력은 N-채널 전치구동기(12)에 입력된다. P-채널 전치구동기(11)는 도 1에 도시된 P-채널 MOS 트랜지스터 MP1(MP2)을 구동하기 위한 게이트 신호를 생성하는 회로이다. N-채널 전치구동기(12)는 도 1에 도시된 N-채널 MOS 트랜지스터 MN1(MN2)을 구동하기 위한 게이트 신호를 생성하는 회로이다.
P-채널 전치구동기(11)의 출력은 O1 단자를 통하여 도 1의 스위치 SW1에 출력된다. N-채널 전치구동기(12)의 출력은 O2 단자를 통하여 도 1의 스위치 SW2에 출력된다.
P-채널 게이트 전압 판정 회로(13)는 P-채널 전치구동기(11)의 출력 O1이 하이인지 로우인지를 판정하는 회로이다. P-채널 전치구동기(11)의 출력 O1이 하이인 경우, NOT 회로 X7의 출력은 하이이다. P-채널 전치구동기(11)의 출력 O1이 로우인 경우, NOT 회로 X7의 출력은 로우이다.
P-채널 게이트 전압 판정 회로(13)의 출력(즉, NOT 회로 X7의 출력)은 NAND 회로 X4의 또 하나의 입력 단자에는 물론 P-채널 전치구동기(11) 내의 N-채널 MOS 트랜지스터 MN13의 게이트 및 N-채널 전치구동기(12) 내의 NOT 회로 X8에 입력된다.
N-채널 게이트 전압 판정 회로(14)는 N-채널 전치구동기(12)의 출력 O2가 하이인지 로우인지를 판정하는 회로이다. N-채널 전치구동기(12)의 출력 O2가 하이인 경우, NOT 회로 X6의 출력은 하이이다. N-채널 전치구동기(12)의 출력 O2가 로우인 경우, NOT 회로 X6의 출력은 로우이다.
N-채널 게이트 전압 판정 회로(14)의 출력(즉, NOT 회로 X6의 출력)은 NOR 회로 X5의 또 하나의 입력 단자에는 물론 N-채널 전치구동기(12) 내의 P-채널 MOS 트랜지스터 MP24의 게이트 및 P-채널 전치구동기(11) 내의 NOT 회로 X9에 입력된다.
FB1 단자는 도 1의 +OUT 단자로부터 출력된 신호를 피드백을 통하여 입력하는 단자이다. FB1 단자는 NOR 회로들 X13 및 X12 각각의 한 입력 단자에 접속된다. FB2 단자는 도 1의 -OUT 단자로부터 출력된 신호를 피드백을 통하여 입력하는 단자이다. FB2 단자는 NOR 회로들 X13 및 X12 각각의 또 하나의 입력 단자에 접속된다.
NOR 회로 X13의 출력은 NOT 회로 X11 및 P-채널 전치구동기(11) 내의 P-채널 MOS 트랜지스터 MP14의 게이트에 입력된다. NOT 회로 X11의 출력은 P-채널 전치구동기(11) 내의 N-채널 MOS 트랜지스터 MN14의 게이트에 입력된다.
NOR 회로 X12의 출력은 NOT 회로 X10 및 N-채널 전치구동기(12) 내의 N-채널 MOS 트랜지스터 MN24의 게이트에 입력된다. NOT 회로 X10의 출력은 N-채널 전치구동기(12) 내의 P-채널 MOS 트랜지스터 MP23의 게이트에 입력된다.
다음으로, P-채널 게이트 전압 판정 회로(13), N-채널 게이트 전압 판정 회로(14), P-채널 전치구동기(11) 및 N-채널 전치구동기(12)의 각각의 상세 구성에 대하여 순서대로 설명한다.
P-채널 게이트 전압 판정 회로(13)에서는, N-채널 MOS 트랜지스터들 MN15 및 MN16이 전류 미러를 형성한다. N-채널 MOS 트랜지스터 MN16의 드레인과 고전압측 전원 VDD 사이에 삽입된 정전류원 I의 전류에 비례하는 전류(예를 들어, k1·I)가 N-채널 MOS 트랜지스터 MN15에서 흐른다.
N-채널 MOS 트랜지스터 MN15의 드레인과 고전압측 전원 VDD 사이에는 P-채널 MOS 트랜지스터 MP15가 삽입되어 있다. P-채널 MOS 트랜지스터 MP15의 게이트는 O1 단자로부터 출력되어 P-채널 트랜지스터 MP1 또는 MP2에 게이트 전압 VGP를 제공하는 신호선 1G에 접속된다. 인버터 X7이 N-채널 MOS 트랜지스터 MN15의 드레인으로부터의 출력 신호의 레벨을 반전(invert)시키고 그 결과의 신호를 신호 SP로서 출력한다.
이 구성에서는, 신호선 G1 상의 게이트 전압 VGP가 하이(고전압측 전원 VDD의 출력 전압 레벨)인 동안, P-채널 트랜지스터 MP15는 OFF이고 따라서 신호 SP는 하이이다.
게이트 전압 VGP가 P-채널 트랜지스터 MP1(또는 MP2)을 온 시킬 만큼 충분히 낮고 k1·I를 초과하는 전류가 P-채널 트랜지스터 MP15에서 흐르려고 하는 경우, N-채널 MOS 트랜지스터 MN15의 드레인 전압은 상승하고 신호 SP는 로우로 구동된다.
N-채널 게이트 전압 판정 회로(14)에서는, P-채널 MOS 트랜지스터들 MP25 및 MP26이 전류 미러를 형성한다. P-채널 MOS 트랜지스터 MP26의 드레인과 저전압측 전원 VSS 사이에는 N-채널 MOS 트랜지스터 MN17이 삽입되어 있다.
N-채널 MOS 트랜지스터 MN17의 게이트는 N-채널 MOS 트랜지스터들 MN15 및 MN16의 각각의 게이트에 접속된다. 따라서, 정전류원 I의 전류에 비례하는 전류 (예를 들면, k2·I)가 P-채널 MOS 트랜지스터 MP25에서 흐른다.
P-채널 MOS 트랜지스터 MP25의 드레인과 저전압측 전원 VSS 사이에는 N-채널 MOS 트랜지스터 MN25가 삽입되어 있다. N-채널 MOS 트랜지스터 MN25의 게이트는 O2 단자로부터 출력되어 N-채널 트랜지스터 MN1 또는 MN2에 게이트 전압 VGN을 제공하는 신호선 2G에 접속된다. 인버터 X6이 P-채널 MOS 트랜지스터 MP25의 드레인으로부터의 출력 신호의 레벨을 반전시키고 그 결과의 신호를 신호 SN으로서 출력한다.
이 구성에서는, 신호선 G2 상의 게이트 전압 VGN이 로우(저전압측 전원 VSS의 출력 전압 레벨)인 동안, N-채널 트랜지스터 MN25는 OFF이고 따라서 신호 SN은 로우이다.
게이트 전압 VGN이 N-채널 트랜지스터 MN1(또는 MN2)을 온 시킬 만큼 충분히 높고 k2·I를 초과하는 전류가 N-채널 트랜지스터 MN25에서 흐르려고 하는 경우, P-채널 MOS 트랜지스터 MP25의 드레인 전압은 떨어지고 신호 SN은 하이로 구동된다.
P-채널 전치구동기(11)에서는, P-채널 트랜지스터 MP11과 N-채널 트랜지스터 MN11이 고전압측 전원 VDD와 저전압측 전원 VSS 사이에 직렬로 삽입되어 인버터를 형성한다. 이 트랜지스터들 각각의 게이트는 NOR 회로 X5의 출력 단자에 접속되고 이 트랜지스터들 각각의 드레인은 신호선 G1에 공통으로 접속된다.
신호선 G1에는 P-채널 트랜지스터 MP12와 N-채널 트랜지스터 MN12의 각각의 드레인이 접속된다. 이 트랜지스터들 각각의 게이트는 NOR 회로 X5의 출력 단자에 접속된다. P-채널 트랜지스터 MP12의 소스와 고전압측 전원 VDD 사이에는 P-채널 트랜지스터들 MP13 및 MP14가 병렬로 삽입되어 있다.
P-채널 트랜지스터 MP13의 게이트에는 N-채널 게이트 전압 판정 회로(14)의 출력으로서의 신호 SN으로부터 인버터 X9에 의해 반전된 레벨을 갖는 신호가 제공된다. P-채널 MOS 트랜지스터 MP14의 게이트에는 NOR 회로 X13의 출력 신호가 제공된다.
N-채널 트랜지스터 MN12의 소스와 저전압측 전원 VSS의 사이에는 N-채널 MOS 트랜지스터들 MN13 및 MN14가 병렬로 삽입되어 있다. N-채널 트랜지스터 MN13의 게이트에는 신호 SP가 제공된다. N-채널 트랜지스터 MN14의 게이트에는 인버터 X11의 출력 신호가 제공된다.
N-채널 전치구동기(12)에서는, P-채널 트랜지스터 MP21과 N-채널 트랜지스터 MN21이 고전압측 전원 VDD와 저전압측 전원 VSS 사이에 직렬로 삽입되어 인버터를 형성한다. 이 트랜지스터들 각각의 게이트는 NAND 회로 X4의 출력 단자에 접속되고 이 트랜지스터들 각각의 드레인은 신호선 2G에 공통으로 접속된다.
신호선 2G에는 P-채널 트랜지스터 MP22와 N-채널 트랜지스터 MN22의 각각의 드레인이 접속된다. 이 트랜지스터들 각각의 게이트는 NAND 회로 X4의 출력 단자에 접속된다. P-채널 트랜지스터 MP22의 소스와 고전압측 전원 VDD 사이에는 P-채널 트랜지스터들 MP23 및 MP24가 병렬로 삽입되어 있다.
P-채널 트랜지스터 MP23의 게이트에는 인버터 X10의 출력 신호가 제공된다. P-채널 MOS 트랜지스터 MP24의 게이트에는 신호 SN이 제공된다.
N-채널 트랜지스터 MN22의 소스와 저전압측 전원 VSS의 사이에는 N-채널 MOS 트랜지스터들 MN23 및 MN24가 병렬로 삽입되어 있다. N-채널 트랜지스터 MN23의 게이트에는 신호 SP로부터 인버터 X8에 의해 반전된 레벨을 갖는 신호가 제공된다. N-채널 MOS 트랜지스터 MN24의 게이트에는 NOR 회로 X12의 출력 신호가 제공된다.
위에서 설명한 P-채널 전치구동기(11) 및 N-채널 전치구동기(12)는 출력단에 있는 P-채널 MOS 트랜지스터 MP1(MP2) 및 N-채널 MOS 트랜지스터 MN1(MN2)을 구동하기 위한 수단으로 병렬로 접속된 복수의 트랜지스터들을 포함한다. 이 트랜지스터들을 선택적으로 이용함으로써, 출력단에 있는 드라이버(4)의 각 트랜지스터가 NOR 회로 X5의 출력 또는 NAND 회로 X4의 출력에 따라서 ON 상태에서 OFF 상태로 또는 OFF 상태에서 ON 상태로 시프트될 때 취해지는 이득을 제어하는 것이 가능하다.
이 구성에 의하면, P-채널 MOS 트랜지스터 MP1(MP2) 또는 N-채널 MOS 트랜지스터 MN1(MN2)의 출력 전압이 기준 레벨(NOR 회로들 X12, X13의 문턱(threshold) 레벨)을 초과한 경우, P-채널 전치구동기(11) 또는 N-채널 전치구동기(12)가 P-채널 MOS 트랜지스터 MP1(MP2) 또는 N-채널 MOS 트랜지스터 MN1(MN2)을 ON 상태에서 OFF 상태로의 시프트를 위해 구동하는 과정 중에, P-채널 전치구동기(11) 또는 N-채널 전치구동기(12)의 이득을 감소시키도록 P-채널 게이트 전압 판정 회로(13) 및 N-채널 게이트 전압 판정 회로(14)에 의해 제1 이득 제어가 행해진다. 이것은 +OUT 단자 또는 -OUT 단자로부터 출력된 신호에 나타나는 있음직한 오버슈트 또는 언더슈트를 억제한다.
P-채널 MOS 트랜지스터 MP1(MP2) 또는 N-채널 MOS 트랜지스터 MN1(MN2)에서 전류가 흐르기 시작하는 때로부터 P-채널 MOS 트랜지스터 MP1(MP2) 또는 N-채널 MOS 트랜지스터 MN1(MN2)의 출력 전압이 기준 레벨(NOR 회로들 X12, X13의 문턱 레벨)에 도달한 때까지의 기간에, P-채널 전치구동기(11) 또는 N-채널 전치구동기(12)가 P-채널 MOS 트랜지스터 MP1(MP2) 또는 N-채널 MOS 트랜지스터 MN1(MN2)을 OFF 상태에서 ON 상태로의 시프트를 위해 구동하는 과정 중에, P-채널 전치구동기(11) 또는 N-채널 전치구동기(12)의 이득(구동 능력)을 감소시키도록 P-채널 게이트 전압 판정 회로(13) 및 N-채널 게이트 전압 판정 회로(14)에 의해 제2 이득 제어가 행해진다. 이것은 P-채널 MOS 트랜지스터 MP1(MP2) 또는 N-채널 MOS 트랜지스터 MN1(MN2)에서 흐르는 전류의 갑작스런 변화를 방지함으로서 있음직한 노이즈를 방지한다.
제1 및 제2 이득 제어 절차는 P-채널 MOS 트랜지스터 MP1(MP2) 또는 N-채널 MOS 트랜지스터 MN1(MN2)에서 흐르는 전류의 변화를 완화하도록 작용한다. 이것은 도 1의 클래스 D 증폭기의 후단에 접속된 유도성 부하(inductive load)에 기인하는 노이즈는 물론 전력선 또는 접지선 내의 기생 인덕턴스에 기인하는 노이즈를 억제한다.
상기 실시예의 동작에 대하여 도 3의 타이밍도를 참조하여 설명한다. 도 3에서, +IN 단자로부터 PWM 신호가 입력되고 -IN 단자가 로우로 유지되는 동안(도 3의 a, b : 시간 t1-t2), 스위칭 신호 생성 회로(2)의 출력 및 스위칭 신호 S1은 하이로 유지되고 스위칭 신호 S2(스위칭 신호 S2는 스위칭 신호 S1의 반전된 버전으 로 도 3에는 도시되지 않음)는 로우로 유지된다(도 3의 c : 시간 t1-t2).
스위칭 회로(3) 내의 스위치들에 관하여 말하자면, 스위치 SW1은 G1 단자에 접속되고, 스위치 SW2는 G3 단자에 접속되고, 스위치들 SW3, SW6은 ON으로 되고, 스위치들 SW4, SW5는 OFF로 된다.
즉, 전치구동기(1)의 O1 단자 및 O2 단자로부터의 출력들은 P-채널 MOS 트랜지스터 MP1의 게이트(G1) 및 N-채널 MOS 트랜지스터 MN1의 게이트(G3)에 각각 입력된다. P-채널 MOS 트랜지스터 MP2 및 N-채널 MOS 트랜지스터 MN2의 각각의 게이트는 하이로 구동된다.
+IN 단자로부터의 입력에 대응하는 신호가 +OUT 단자로부터 출력된다. -OUT 단자로부터의 출력은 저전압측 전원 VSS와 실질적으로 동일한 전위가 되는데, 그 이유는 P-채널 MOS 트랜지스터 MP2는 OFF이고 N-채널 MOS 트랜지스터 MN2는 ON이기 때문이다(도 3의 h, g : 시간 t1-t2).
-IN 단자로부터 PWM 신호가 입력되면(도 3의 b : 시간 t2-), 스위칭 신호 생성 회로(2)로부터의 출력의 논리는 반전되어 스위칭 신호 S1은 로우로 구동되고 스위칭 신호 S2는 하이로 구동된다(도 3의 c : 시간 t2-). 이 경우, +IN 단자는 로우로 유지된다(도 3의 a : 시간 t2-).
스위칭 신호 생성 회로(2)로부터의 출력의 논리가 반전되고 그에 따라서 스위칭 신호 S1이 로우로 구동되고 스위칭 신호 S2가 하이로 구동되면, 스위칭 회로(3) 내의 스위치들은 전환(change over)된다. 스위치 SW1은 G2 단자에 접속되고, 스위치 SW2는 G4 측에 접속되고, 스위치들 SW3, SW6은 OFF로 되고 스위치들 SW4, SW5는 ON으로 된다.
즉, 전치구동기(1)의 O1 단자 및 O2 단자로부터의 출력들은 P-채널 MOS 트랜지스터 MP2 및 N-채널 MOS 트랜지스터 MN2의 게이트들에 각각 입력된다. P-채널 MOS 트랜지스터 MP1 및 N-채널 MOS 트랜지스터 MN1의 각각의 게이트는 하이로 구동된다.
-IN 단자로부터의 입력에 대응하는 신호가 -OUT 단자로부터 출력된다. +OUT 단자로부터의 출력은 저전압측 전원 VSS와 실질적으로 동일한 전위가 되는데, 그 이유는 P-채널 MOS 트랜지스터 MP1은 OFF이고 N-채널 MOS 트랜지스터 MN1은 ON이기 때문이다(도 3의 h, g : 시간 t2-).
전치구동기(1)에서, I1 단자로부터의 PWM 신호 및 I2 단자로부터의 PWM 신호는 로우-액티브 AND 회로 X1에 의해 입력된다. PWM 신호가 어느 단자로부터 입력되든 상관없이, 그 PWM 신호에 대한 응답이 O1 단자 및 O2 단자로부터 출력된다.
-IN 단자로부터 PWM 신호가 입력된 후에 스위칭 회로(3) 내의 각 스위치가 전환되는 데 필요한 기간은 그 PWM 신호에 대응하는 출력이 전치구동기(1)의 O1 단자 및 O2 단자에 나타나는 데 필요한 기간보다 짧다. O1 단자 및 O2 단자로부터 신호가 출력되는 시점에, 스위치들은 전환되어 있다.
스위칭 회로(3) 내의 스위치 SW2의 G4 단자 상의 신호는 하이로 유지되는데, 그 이유는 스위칭 신호 S1이 하이(스위칭 신호 S2가 로우)인 동안에는 O2 단자에의 접속이 소실되고 고전압측 전원 VDD에의 접속이 확립되기 때문이다. 스위칭 신호 S1이 로우(스위칭 신호 S2가 하이)인 동안에는, 고전압측 전원 VDD에의 접속이 소 실되고 O2 단자에의 접속이 확립되어, G4 단자 상의 신호는 O2 단자 상의 출력 신호와 일치한다.
스위칭 회로(3) 내의 스위치 SW2의 G3 단자 상의 신호는 O2 단자로부터의 출력 신호와 일치하는데, 그 이유는 스위칭 신호 S1이 하이(스위칭 신호 S2가 로우)인 동안에는 고전압측 전원 VDD에의 접속이 소실되고 O2 단자에의 접속이 확립되기 때문이다. 스위칭 신호 S1이 로우(스위칭 신호 S2가 하이)인 동안에는, O2 단자에의 접속이 소실되고 고전압측 전원 VDD에의 접속이 접속이 확립되어, G4 단자 상의 신호는 하이로 유지된다(도 3의 f).
PWM 신호가 +IN 단자로부터 입력되는 동안에는, O2 단자(O1 단자)의 출력은 N-채널 MOS 트랜지스터 MN1(P-채널 MOS 트랜지스터 MP1)의 게이트로 인도되어 PWM 신호는 +OUT 단자로부터 출력되고 -OUT 단자는 저전압측 전원 VSS로 고정된다(도 3의 g, h : 시간 t1-t2).
PWM 신호가 -IN 단자로부터 입력되는 동안에는, O2 단자(O1 단자)의 출력은 N-채널 MOS 트랜지스터 MN2(P-채널 MOS 트랜지스터 MP2)의 게이트로 인도되어 PWM 신호는 -OUT 단자로부터 출력되고 +OUT 단자는 저전압측 전원 VSS로 고정된다(도 3의 g, h : 시간 t2-).
본 발명의 클래스 D 증폭기의 이용에 의하면, 단일 전치증폭기로부터의 출력을 이용하면서 스위치들의 전환을 통해 출력될 행선(destination)을 선택함으로써 2개의 드라이버들(41 및 42) 모두를 작동시키는 것이 가능하다. 이것은 관련 기술의 2중 전치구동기 구성 대신에 단일 전치구동기 구성을 제공함으로써, 칩 면적을 감소시킨다.
도 1에 도시된 스위칭 회로(3) 내의 스위치들 SW3 내지 SW6은 도 4에 도시된 바와 같이 높은 값의 저항들 R31, R32(풀업 저항들)에 의해 풀업될 수도 있고 또는 도 5에 도시된 바와 같이 래치들 L31, L32에 의하여 유지된 대응하는 게이트 전압을 가질 수도 있다. 그러한 구성에서도, 스위치들 SW1, SW2에 의해 전치구동기(1)와의 접속이 무효하게 되는 드라이버의 게이트가 하이로 유지된다. 이것은 전술한 실시예와 동일한 효과를 획득한다.
출력의 기준으로 저전압측 전원(VSS)이 이용되지만, 고전압측 전원(VDD)이 대신 이용될 수도 있다. 이 경우, 스위치들 SW3, SW4, SW5, SW6은 저전압측 전원 VSS에 접속된다.
도 3에서는 O1 단자 및 O2 단자로부터 동일한 출력이 얻어지지만, 그 출력의 상승 및 하강 에지들의 타이밍은 O1 단자와 O2 단자 간에 상이할 수 있다. 이러한 접근에 의하면, P-채널 트랜지스터 MP1의 게이트(O1 단자로부터의 출력)는 로우로 구동되고 N-채널 트랜지스터 MN1의 게이트(O2 단자로부터의 출력)는 하이로 구동되어, 플로우-스루 전류(flow-through current)가 흐르는 것을 막는다.
본 발명의 실시예에 대하여 설명하였지만, 구체적인 구성은 이 실시예에 제한되지 않고 본 발명의 범위 및 사상에서 벗어나지 않는 설계 변경들이 본 발명에 포함된다. 예를 들면, 아날로그 신호 또는 디지털 신호가 본 발명의 증폭기에 입력될 수 있다. 본 발명은 PDM(Pulse Density Modulation)과 같은, PWM 이외의 스위칭 시스템을 이용한 증폭기에 적용 가능하다. 본 발명의 클래스 D 증폭기는 MOS 전계 효과 트랜지스터들을 이용하지만, 다른 유형의 트랜지스터들 또는 바이폴라 트랜지스터들이 대신 이용될 수도 있다.
본 발명은 아날로그 신호 또는 디지털 신호를 증폭하기 위한 BTL 접속 증폭기에 이용되는 것이 바람직하다.
본 발명에 따르면, 전치구동기로부터의 제어 신호를 스위칭 회로에 의하여 출력 행선들(output destinations) 간에 스위칭함으로써 브리지 구조 드라이버를 구성하는 복수의 스위치들을 선택적으로 구동하는 것이 가능하다. 따라서 드라이버를 작동시키기 위해 2개의 전치구동기들을 필요로 하는 관련 기술의 증폭기와 달리 하나의 전치구동기를 생략하는 것이 가능하다. 이는 증폭기의 칩 면적을 감소시킨다.

Claims (10)

  1. 브리지 구조 증폭기(bridge structure amplifier)로서,
    제1 극성을 갖는 신호를 입력하기 위한 제1 입력 및 제2 극성을 갖는 신호를 입력하기 위한 제2 입력을 포함하는 전치구동기(pre-driver);
    상기 제1 입력 및 상기 제2 입력 중 어느 것으로부터 신호가 입력되는지를 판정하는 판정 회로;
    복수의 스위치들을 포함하는 브리지 구조 드라이버; 및
    상기 전치구동기와 상기 드라이버 사이에 삽입된 제1 스위칭 회로를 포함하고,
    상기 전치구동기는 상기 제1 및 제2 입력들로부터의 입력 신호들에 기초하여 상기 복수의 스위치들을 통해 흐르는 전류를 제어하기 위한 제어 신호를 생성하고,
    상기 제1 스위칭 회로는 상기 판정 회로의 판정 결과에 기초하여 상기 복수의 스위치들로부터 소정의 스위치를 선택하고 상기 전치구동기에 의해 생성된 상기 제어 신호를 상기 스위치의 제어 입력에 출력하는 브리지 구조 증폭기.
  2. 제1항에 있어서, 상기 드라이버는 4개의 스위치들을 포함하는 브리지 구조 증폭기.
  3. 제2항에 있어서,
    상기 4개의 스위치들 중 2개가 상기 제1 극성에 대한 제1 상보형(complementray) 스위칭 회로 쌍을 형성하고 다른 2개가 상기 제2 극성에 대한 제2 상보형 스위칭 회로 쌍을 형성하고,
    상기 판정 회로가 상기 제1 입력으로부터 상기 신호가 입력된 것을 판정하면, 상기 제1 스위칭 회로는 상기 제1 상보형 스위칭 회로 쌍을 선택하고,
    상기 판정 회로가 상기 제2 입력으로부터 상기 신호가 입력된 것을 판정하면, 상기 제1 스위칭 회로는 상기 제2 상보형 스위칭 회로 쌍을 선택하는 브리지 구조 증폭기.
  4. 제1항에 있어서, 상기 제1 스위칭 회로에 의해 선택되지 않은 스위치를 소정의 전위로 고정하기 위한 제2 스위칭 회로를 더 포함하는 브리지 구조 증폭기.
  5. 제1항에 있어서, 상기 복수의 스위치들 각각의 제어 입력에 풀업 저항기(pull-up resistor)가 배치되어 있는 브리지 구조 증폭기.
  6. 제1항에 있어서, 상기 복수의 스위치들 각각의 제어 입력에 상기 제어 입력의 전위를 유지하기 위한 래치 회로가 배치되어 있는 브리지 구조 증폭기.
  7. 제1항에 있어서, 상기 판정 회로는 상기 판정 회로가 상기 제1 및 제2 입력들 중 하나의 입력으로부터 신호를 수신한 때로부터 상기 판정 회로가 다른 하나의 입력으로부터 신호를 수신할 때까지 출력을 유지하고 상기 판정 회로가 상기 다른 하나의 입력으로부터 상기 신호를 수신하는 시점에서 상기 출력을 변경하는 브리지 구조 증폭기.
  8. 제1항에 있어서, 상기 전치구동기는, 상기 브리지 구조 드라이버를 구동하는 전치구동기 유닛, 및 상기 전치구동기 유닛이 ON 상태에서 OFF 상태로의 시프트를 위해 상기 브리지 구조 드라이버를 구동하는 과정에서 상기 브리지 구조 드라이버의 출력 전압이 기준 레벨을 초과한 경우, 상기 전치구동기 유닛의 이득을 감소시키도록 제1 이득 제어를 행하는 이득 제어 회로를 포함하는 브리지 구조 증폭기.
  9. 제8항에 있어서, 상기 이득 제어 회로는, 상기 전치구동기 유닛이 OFF 상태에서 ON 상태로의 시프트를 위해 상기 브리지 구조 드라이버를 구동하는 과정에서 상기 브리지 구조 드라이버에서 전류가 흐르기 시작하는 때로부터 상기 브리지 구조 드라이버의 상기 출력 전압이 상기 기준 레벨에 도달하는 때까지의 기간에 상기 전치구동기 유닛의 상기 이득을 감소시키도록 제2 이득 제어를 행하는 브리지 구조 증폭기.
  10. 제8항에 있어서,
    상기 전치구동기 유닛은 상기 브리지 구조 드라이버를 구동하기 위해 각각 병렬로 접속된 복수의 트랜지스터들을 포함하고,
    상기 이득 제어 회로는 상기 전치구동기 유닛의 상기 복수의 트랜지스터들 중 적어도 하나를 OFF 상태로 시프트함으로써 상기 전치구동기 유닛의 상기 이득을 감소시키는 브리지 구조 증폭기.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8958487B2 (en) * 2011-12-22 2015-02-17 Landis+Gyr Technologies, Llc Power line communication transmitter with amplifier circuit
CN114600369A (zh) * 2019-05-31 2022-06-07 Macom技术解决方案控股公司 具有前置驱动器和偏置控制的dc耦合放大器
US11451200B2 (en) * 2020-02-25 2022-09-20 Mediatek Inc. Low pop-click noise class-D amplifier

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004056727A (ja) * 2002-07-24 2004-02-19 Renesas Technology Corp 電力増幅回路
JP2004135066A (ja) * 2002-10-10 2004-04-30 Sharp Corp デジタル音声出力装置
JP2005252708A (ja) * 2004-03-04 2005-09-15 Victor Co Of Japan Ltd Ｄクラスアンプ

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06152268A (ja) 1992-11-02 1994-05-31 Fujitsu Ten Ltd スイッチングアンプ
US6727748B2 (en) * 2002-05-09 2004-04-27 Terax Communication Technologies Inc. Highly efficient constant transconductance power amplifier
US6727752B2 (en) * 2002-05-29 2004-04-27 Texas Instruments Incorporated Modulation scheme for switching amplifiers to reduce filtering requirements and crossover distortion
JP4710298B2 (ja) 2003-11-26 2011-06-29 ヤマハ株式会社 Ｄ級増幅器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004056727A (ja) * 2002-07-24 2004-02-19 Renesas Technology Corp 電力増幅回路
JP2004135066A (ja) * 2002-10-10 2004-04-30 Sharp Corp デジタル音声出力装置
JP2005252708A (ja) * 2004-03-04 2005-09-15 Victor Co Of Japan Ltd Ｄクラスアンプ

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