JP3901328B2 - 信号伝送回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えば、通信システムにおける交換装置や信号伝送装置等に設けられ、信号レベルの異なるデバイス間で信号レベルを変換して高速伝送する信号伝送回路に関するものである。
【０００２】
【従来の技術】
従来、このような分野の技術としては、例えば、次のような文献に記載されるものがあった。
文献；特開平8-228142号公報
図２は、前記文献に記載された従来の信号伝送回路の一構成例を示す回路図である。
【０００３】
この信号伝送回路は、例えば３．３Ｖの電源電位ＶＣＣが供給され、入力信号ＩＮを入力して出力信号Ｓ１を出力するエミッタ・カップルド・ロジック（以下、ＥＣＬという）回路で構成された駆動部１を有している。駆動部１は、入力信号ＩＮのレベルに応じてスイッチング動作するトランジスタ等で構成された入力部１ａを有している。入力部１ａの出力側にはＮＰＮ型トランジスタ１ｂのベースが接続され、トランジスタ１ｂのコレクタが電源電位ＶＣＣに接続されている。トランジスタ１ｂのエミッタはレベルシフト部２中のノードＮ１に接続されている。ノードＮ１は、抵抗２ａを介して電源電位ＶＣＣに接続されると共に、抵抗２ｂを介してノードＮ２に接続されている。ノードＮ２は、抵抗２ｃを介してグランドに接続されると共に、増幅部３中のＰチャネル型MOSFET（以下、ＰＭＯＳという）３ａのゲートに接続されている。ＰＭＯＳ３ａのソースは、ＰＭＯＳ３ｂのソースに接続されると共に、電源電位ＶＣＣに接続されている。ＰＭＯＳ３ｂのゲートには、参照電位Ｖｒが入力されるようになっている。ＰＭＯＳ３ａのドレインにはＮチャネル型MOSFET（以下、ＮＭＯＳという）３ｃのドレインが接続され、ＰＭＯＳ３ｂのドレインにはＮＭＯＳ３ｄのドレイン、ゲート及びＮＭＯＳ３ｃのゲートが接続されている。ＮＭＯＳ３ｃ，３ｄのソースはグランドに接続されている。更に、ＰＭＯＳ３ａのドレインにはバッファ３ｅの入力側が接続され、該バッファ３ｅの出力側からは出力信号Ｓ３が出力されるようになっている。
【０００４】
この信号伝送回路では、入力信号ＩＮが駆動部１に入力され、駆動部１から入力信号ＩＮに対応した出力信号Ｓ１が出力される。出力信号Ｓ１はレベルシフト部２に入力され、抵抗２ａ，２ｂ，２ｃによってレベルシフトされて出力信号Ｓ２として出力される。出力信号Ｓ２は増幅部３に入力され、増幅部３で参照電位Ｖｒとの差電圧が増幅されてバッファ３ｅに入力される。バッファ３ｅからは、出力信号Ｓ３が出力される
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の図２の信号伝送回路では、レベルシフト部２において、出力信号Ｓ１を抵抗２ａ，２ｂ，２ｃによって分圧してレベルシフトを行うので、出力信号Ｓ２の振幅が出力信号Ｓ１の振幅よりも小さくなる。そのため、ＰＭＯＳ３ａのドレインのレベルがバッファ３ｅの閾値よりも低くなり、電源電圧や温度等の動作環境の変動によって出力信号Ｓ３が正常に出力されないことがあるという課題があった。
【０００６】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの第１の発明は、信号伝送回路において、第１のレベル及び該第１のレベルと相補的な第２のレベルを有する入力信号を入力し、高入力インピーダンスで且つ低出力インピーダンスの出力段から該入力信号に対応した第１の振幅の信号を所定の直流レベルに重畳した第１の出力信号を出力する駆動部と、前記第１の出力信号の直流レベルをシフトして第２の振幅の第２の出力信号を出力するレベルシフト部と、前記第２の出力信号を増幅して第３の振幅の第３の出力信号を出力する増幅部とを、備えている。
【０００７】
前記レベルシフト部は、前記第１の出力信号を受信して前記第１及び第２の振幅よりも大きい第４の振幅の第４の出力信号を出力するレシーバ回路と、前記第４の出力信号に基づいて前記第１及び第２の振幅よりも大きい第５の振幅の正相駆動信号及び該正相駆動信号と相補的な反転駆動信号を出力する駆動回路と、前記第２の振幅に基づいて設定された第１の電源電位が印加される第１の電極、出力端子に接続された第２の電極、及び前記正相駆動信号が入力され、該第１と該第２の電極間の導通状態を制御する制御電極を有する第１の出力トランジスタと前記出力端子に接続された第１の電極、前記第２の振幅に基づいて設定された前記第１の電源電位と異なる第２の電源電位が印加される第２の電極、及び前記反転駆動信号が入力され、該第１と該第２の電極間の導通状態を制御する制御電極を有する第２の出力トランジスタとを、備えている。
【０００８】
このような構成を採用したことにより、入力信号が駆動部に入力され、該駆動部から第１の出力信号が出力される。第１の出力信号はレシーバ回路に入力され、該レシーバ回路から第４の出力信号が出力される。第４の出力信号は駆動回路に入力され、該駆動回路から正相駆動信号及び反転駆動信号が出力される。正相駆動信号は第１の出力トランジスタの制御電極に入力され、反転駆動信号が第２の出力トランジスタの制御電極に入力される。そのため、第１及び第２の出力トランジスタは導通状態が相補的に制御され、出力端子から第１及び第２の電源電位に対応した第２の振幅の第２の出力信号が出力される。第２の出力信号は、増幅部で増幅されて第３の出力信号として出力される。
【０００９】
第２の発明では、第１の発明の駆動部はＥＣＬ回路で構成し、第１及び第２の出力トランジスタはMOSFETで構成している。
このような構成を採用したことにより、入力信号がＥＣＬ回路で構成された駆動部に入力され、該駆動部から第１の出力信号が出力される。第１の出力信号はレシーバ回路に入力され、該レシーバ回路から第４の出力信号が出力される。第４の出力信号は駆動回路に入力され、該駆動回路から正相駆動信号及び反転駆動信号が出力される。正相駆動信号は第１のMOSFETのゲートに入力され、反転駆動信号が第２のMOSFETのゲートに入力される。そのため、第１及び第２のMOSFETは導通状態が相補的に制御され、出力端子から第１及び第２の電源電位に対応した第２の振幅の第２の出力信号が出力される。第２の出力信号は、増幅部で増幅されて第３の出力信号として出力される。
【００１０】
第３の発明では、第１又は第２の発明の駆動部、レベルシフト部及び増幅部は、半導体集積回路の内部に形成している。
このような構成を採用したことにより、第１又は第２の発明の信号伝送回路が半導体集積回路の内部で実現される。
【００１１】
【発明の実施の形態】
図１は、本発明の実施形態を示す信号伝送回路の回路図である。
この信号伝送回路は半導体集積回路の内部に形成され、例えば３．３Ｖの電源電位ＶＣＣが供給され、第１のレベル（例えば、高レベル、以下これを“Ｈ”という）及び第２のレベル（例えば、低レベル、以下これを“Ｌ”という）を有する入力信号ＩＮを入力してエミッタフォロアの出力段から第１の出力信号Ｓ１０を出力するＥＣＬ回路１０ａで構成された駆動部１０を有している。駆動部１０の出力側には、レベルシフト部２０中のレシーバ回路２１の入力側が接続されている。レシーバ回路２１は、電源電位ＶＣＣとグランドとの間に接続され、出力信号Ｓ１０を受信して第４の出力信号Ｓ２１を出力するものである。レシーバ回路２１の出力側には、ドライバ回路２２中の駆動回路２２ａの入力側が接続されている。駆動回路２２ａは電源電位ＶＣＣとグランドとの間に接続され、出力信号Ｓ２１に基づき、正相出力端子から正相駆動信号Ｓ２２ａ1 を出力し、反転出力端子から該正相駆動信号Ｓ２２ａ1 と相補的な反転駆動信号Ｓ２２ａ2 を出力する回路である。駆動回路２２ａの正相出力端子には第１の出力トランジスタ（例えば、ＮＭＯＳ）２２ｂのゲートが出力され、反転出力端子には第２の出力トランジスタ（例えば、ＮＭＯＳ）２２ｃのゲートが接続されている。ＮＭＯＳ２２ｂのドレインは例えば１．２Ｖの電源電位Ｖttに接続され、該ＮＭＯＳ２２ｂのソースが出力端子２３に接続されている。ＮＭＯＳ２２ｃのドレインは出力端子２３に接続され、該ＮＭＯＳ２２ｃのソースがグランドに接続されている。出力端子２３からは第２の出力信号Ｓ２０が出力されるようになっている。
【００１２】
出力端子２３には、増幅部３０中のＰＭＯＳ３１のゲートが接続されている。
ＰＭＯＳ３１のソースは、ＰＭＯＳ３２のソースに接続されると共に、電源電位ＶＣＣに接続されている。ＰＭＯＳ３２のゲートには、参照電位Ｖｒが入力されるようになっている。ＰＭＯＳ３１，３２で差動増幅器が構成されている。ＰＭＯＳ３１のドレインにはＮＭＯＳ３３のドレインが接続され、ＰＭＯＳ３２のドレインにはＮＭＯＳ３４のドレイン、ゲート及びＮＭＯＳ３３のゲートが接続されている。ＮＭＯＳ３３，３４のソースはグランドに接続されている。ＮＭＯＳ３３，３４でＰＭＯＳ３１，３２に同一の電流を流すカレントミラー回路が構成されている。更に、ＰＭＯＳ３１のドレインにはバッファ３５の入力側が接続され、該バッファ３５の出力側からは第３の出力信号Ｓ３０が出力されるようになっている。
【００１３】
図３は、図１の動作を説明するための各部の信号のタイムチャートであり、縦軸に電圧、及び横軸に時間がとられている。
この図を参照しつつ、図１の動作を説明する。
例えば“Ｈ”が３．３Ｖで、“Ｌ”が０Ｖの入力信号ＩＮが駆動部１０に入力される。駆動部１０からは、第１の振幅（例えば、“Ｈ”が２．５Ｖで“Ｌ”が１．６Ｖ）の出力信号Ｓ１０が出力される。出力信号Ｓ１０はレシーバ回路２１に入力され、該レシーバ回路２１からは、第４の振幅（例えば、“Ｈ”が３．３Ｖで“Ｌ”が０Ｖ）の出力信号Ｓ２１が出力される。出力信号Ｓ２１は、駆動回路２２ａで第５の振幅（例えば、“Ｈ”が３．３Ｖで“Ｌ”が０Ｖ）の正相駆動信号Ｓ２２ａ1 及び反転駆動信号Ｓ２２ａ2 に変換されてＮＭＯＳ２２ｂ，２２ｃの各ゲートにそれぞれ入力される。ＮＭＯＳ２２ｂは、正相駆動信号Ｓ２２ａ1 が“Ｈ”のときにオン状態になり、“Ｌ”のときにオフ状態になる。ＮＭＯＳ２２ｃは、ＮＭＯＳ２２ｂに対して相補的にオン状態及びオフ状態になる。ＮＭＯＳ２２ｃ，２２ｂがオン状態のとき、オン抵抗による電圧降下を例えば０．３Ｖとすると、出力端子２３から第２の振幅（例えば“Ｈ”が０．９Ｖで“Ｌ”が０．３Ｖ）の出力信号Ｓ２０が出力される。出力信号Ｓ２０は増幅部３０に入力され、ＰＭＯＳ３１，３２で構成された差動増幅器で参照電位Ｖｒとの差電圧が増幅された後、ＰＭＯＳ３１のドレインのレベルがバッファ３５に入力される。このＰＭＯＳ３１のドレインのレベルはバッファ３５の閾値以上になっているので、バッファ３５からは第３の振幅（例えば“Ｈ”が３．３Ｖで“Ｌ”が０Ｖ）の出力信号Ｓ３０が正常に出力される。
【００１４】
以上のように、本実施形態では、駆動部１０の出力信号Ｓ１０をレシーバ回路２１で出力信号Ｓ２１に変換し、この出力信号Ｓ２１に基づいて生成した正相駆動信号Ｓ２２ａ1 及び反転駆動信号Ｓ２２ａ2 でＮＭＯＳ２２ｃ，２２ｂをそれぞれ駆動するようにしたので、増幅部３０が正常に動作する振幅をもち、且つ出力信号Ｓ１０の“Ｌ”（即ち、１．６Ｖ）よりもレベルの低い出力信号Ｓ２０が出力される。しかも、本実施形態では、駆動部１０、レベルシフト部２０及び増幅部３０を半導体集積回路の内部に形成したので、出力信号Ｓ２０を高速で伝送でき、且つ低消費電力の信号伝送回路を半導体集積回路の内部で実現できる。
【００１５】
尚、本発明は上記実施形態に限定されず、種々の変形が可能である。その変形例としては、例えば次のようなものがある。
（ａ） 駆動部１０は、その出力段を例えばMOSFETのソースフォロア等で構成してもよい。
（ｂ） ＮＭＯＳ２２ｂ，２２ｃは、ＰＭＯＳで構成してもよい。但し、この場合、図３中の出力信号Ｓ２０と逆位相の出力信号が出力される。
（ｃ） 図１中の増幅部３０は、接合型ＦＥＴやバイポーラトランジスタ等で構成してもよい。
【００１６】
【発明の効果】
以上詳細に説明したように、第１及び第２の発明によれば、駆動部から出力された第１の出力信号をレシーバ回路で第４の出力信号に変換し、この第４の出力信号に基づいて生成した正相駆動信号及び反転駆動信号で第１及び第２のトランジスタをそれぞれ駆動するようにしたので、増幅部が正常に動作する振幅をもち、且つ第１の出力信号の“Ｌ”のレベルよりもレベルの低い第２の出力信号を出力できる。そのため、信号レベルを変換して高速伝送する信号伝送回路を実現できる。
第３の発明によれば、レベルシフト部を半導体集積回路の内部に形成したので、第２の出力信号を高速で伝送でき、且つ低消費電力の信号伝送回路を半導体集積回路の内部で実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態の信号伝送回路の回路図である。
【図２】従来の信号伝送回路の回路図である。
【図３】図１のタイムチャートである。
【符号の説明】
１０ 駆動部
２０ レベルシフト部
２１ レシーバ回路
２２ａ 駆動回路
２２ｂ，２２ｃ ＮＭＯＳ（出力トランジスタ）
３０ 増幅部
Ｓ２２ａ1 正相駆動信号
Ｓ２２ａ2 反転駆動信号
【発明の属する技術分野】
本発明は、例えば、通信システムにおける交換装置や信号伝送装置等に設けられ、信号レベルの異なるデバイス間で信号レベルを変換して高速伝送する信号伝送回路に関するものである。
【０００２】
【従来の技術】
従来、このような分野の技術としては、例えば、次のような文献に記載されるものがあった。
文献；特開平8-228142号公報
図２は、前記文献に記載された従来の信号伝送回路の一構成例を示す回路図である。
【０００３】
この信号伝送回路は、例えば３．３Ｖの電源電位ＶＣＣが供給され、入力信号ＩＮを入力して出力信号Ｓ１を出力するエミッタ・カップルド・ロジック（以下、ＥＣＬという）回路で構成された駆動部１を有している。駆動部１は、入力信号ＩＮのレベルに応じてスイッチング動作するトランジスタ等で構成された入力部１ａを有している。入力部１ａの出力側にはＮＰＮ型トランジスタ１ｂのベースが接続され、トランジスタ１ｂのコレクタが電源電位ＶＣＣに接続されている。トランジスタ１ｂのエミッタはレベルシフト部２中のノードＮ１に接続されている。ノードＮ１は、抵抗２ａを介して電源電位ＶＣＣに接続されると共に、抵抗２ｂを介してノードＮ２に接続されている。ノードＮ２は、抵抗２ｃを介してグランドに接続されると共に、増幅部３中のＰチャネル型MOSFET（以下、ＰＭＯＳという）３ａのゲートに接続されている。ＰＭＯＳ３ａのソースは、ＰＭＯＳ３ｂのソースに接続されると共に、電源電位ＶＣＣに接続されている。ＰＭＯＳ３ｂのゲートには、参照電位Ｖｒが入力されるようになっている。ＰＭＯＳ３ａのドレインにはＮチャネル型MOSFET（以下、ＮＭＯＳという）３ｃのドレインが接続され、ＰＭＯＳ３ｂのドレインにはＮＭＯＳ３ｄのドレイン、ゲート及びＮＭＯＳ３ｃのゲートが接続されている。ＮＭＯＳ３ｃ，３ｄのソースはグランドに接続されている。更に、ＰＭＯＳ３ａのドレインにはバッファ３ｅの入力側が接続され、該バッファ３ｅの出力側からは出力信号Ｓ３が出力されるようになっている。
【０００４】
この信号伝送回路では、入力信号ＩＮが駆動部１に入力され、駆動部１から入力信号ＩＮに対応した出力信号Ｓ１が出力される。出力信号Ｓ１はレベルシフト部２に入力され、抵抗２ａ，２ｂ，２ｃによってレベルシフトされて出力信号Ｓ２として出力される。出力信号Ｓ２は増幅部３に入力され、増幅部３で参照電位Ｖｒとの差電圧が増幅されてバッファ３ｅに入力される。バッファ３ｅからは、出力信号Ｓ３が出力される
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の図２の信号伝送回路では、レベルシフト部２において、出力信号Ｓ１を抵抗２ａ，２ｂ，２ｃによって分圧してレベルシフトを行うので、出力信号Ｓ２の振幅が出力信号Ｓ１の振幅よりも小さくなる。そのため、ＰＭＯＳ３ａのドレインのレベルがバッファ３ｅの閾値よりも低くなり、電源電圧や温度等の動作環境の変動によって出力信号Ｓ３が正常に出力されないことがあるという課題があった。
【０００６】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの第１の発明は、信号伝送回路において、第１のレベル及び該第１のレベルと相補的な第２のレベルを有する入力信号を入力し、高入力インピーダンスで且つ低出力インピーダンスの出力段から該入力信号に対応した第１の振幅の信号を所定の直流レベルに重畳した第１の出力信号を出力する駆動部と、前記第１の出力信号の直流レベルをシフトして第２の振幅の第２の出力信号を出力するレベルシフト部と、前記第２の出力信号を増幅して第３の振幅の第３の出力信号を出力する増幅部とを、備えている。
【０００７】
前記レベルシフト部は、前記第１の出力信号を受信して前記第１及び第２の振幅よりも大きい第４の振幅の第４の出力信号を出力するレシーバ回路と、前記第４の出力信号に基づいて前記第１及び第２の振幅よりも大きい第５の振幅の正相駆動信号及び該正相駆動信号と相補的な反転駆動信号を出力する駆動回路と、前記第２の振幅に基づいて設定された第１の電源電位が印加される第１の電極、出力端子に接続された第２の電極、及び前記正相駆動信号が入力され、該第１と該第２の電極間の導通状態を制御する制御電極を有する第１の出力トランジスタと前記出力端子に接続された第１の電極、前記第２の振幅に基づいて設定された前記第１の電源電位と異なる第２の電源電位が印加される第２の電極、及び前記反転駆動信号が入力され、該第１と該第２の電極間の導通状態を制御する制御電極を有する第２の出力トランジスタとを、備えている。
【０００８】
このような構成を採用したことにより、入力信号が駆動部に入力され、該駆動部から第１の出力信号が出力される。第１の出力信号はレシーバ回路に入力され、該レシーバ回路から第４の出力信号が出力される。第４の出力信号は駆動回路に入力され、該駆動回路から正相駆動信号及び反転駆動信号が出力される。正相駆動信号は第１の出力トランジスタの制御電極に入力され、反転駆動信号が第２の出力トランジスタの制御電極に入力される。そのため、第１及び第２の出力トランジスタは導通状態が相補的に制御され、出力端子から第１及び第２の電源電位に対応した第２の振幅の第２の出力信号が出力される。第２の出力信号は、増幅部で増幅されて第３の出力信号として出力される。
【０００９】
第２の発明では、第１の発明の駆動部はＥＣＬ回路で構成し、第１及び第２の出力トランジスタはMOSFETで構成している。
このような構成を採用したことにより、入力信号がＥＣＬ回路で構成された駆動部に入力され、該駆動部から第１の出力信号が出力される。第１の出力信号はレシーバ回路に入力され、該レシーバ回路から第４の出力信号が出力される。第４の出力信号は駆動回路に入力され、該駆動回路から正相駆動信号及び反転駆動信号が出力される。正相駆動信号は第１のMOSFETのゲートに入力され、反転駆動信号が第２のMOSFETのゲートに入力される。そのため、第１及び第２のMOSFETは導通状態が相補的に制御され、出力端子から第１及び第２の電源電位に対応した第２の振幅の第２の出力信号が出力される。第２の出力信号は、増幅部で増幅されて第３の出力信号として出力される。
【００１０】
第３の発明では、第１又は第２の発明の駆動部、レベルシフト部及び増幅部は、半導体集積回路の内部に形成している。
このような構成を採用したことにより、第１又は第２の発明の信号伝送回路が半導体集積回路の内部で実現される。
【００１１】
【発明の実施の形態】
図１は、本発明の実施形態を示す信号伝送回路の回路図である。
この信号伝送回路は半導体集積回路の内部に形成され、例えば３．３Ｖの電源電位ＶＣＣが供給され、第１のレベル（例えば、高レベル、以下これを“Ｈ”という）及び第２のレベル（例えば、低レベル、以下これを“Ｌ”という）を有する入力信号ＩＮを入力してエミッタフォロアの出力段から第１の出力信号Ｓ１０を出力するＥＣＬ回路１０ａで構成された駆動部１０を有している。駆動部１０の出力側には、レベルシフト部２０中のレシーバ回路２１の入力側が接続されている。レシーバ回路２１は、電源電位ＶＣＣとグランドとの間に接続され、出力信号Ｓ１０を受信して第４の出力信号Ｓ２１を出力するものである。レシーバ回路２１の出力側には、ドライバ回路２２中の駆動回路２２ａの入力側が接続されている。駆動回路２２ａは電源電位ＶＣＣとグランドとの間に接続され、出力信号Ｓ２１に基づき、正相出力端子から正相駆動信号Ｓ２２ａ1 を出力し、反転出力端子から該正相駆動信号Ｓ２２ａ1 と相補的な反転駆動信号Ｓ２２ａ2 を出力する回路である。駆動回路２２ａの正相出力端子には第１の出力トランジスタ（例えば、ＮＭＯＳ）２２ｂのゲートが出力され、反転出力端子には第２の出力トランジスタ（例えば、ＮＭＯＳ）２２ｃのゲートが接続されている。ＮＭＯＳ２２ｂのドレインは例えば１．２Ｖの電源電位Ｖttに接続され、該ＮＭＯＳ２２ｂのソースが出力端子２３に接続されている。ＮＭＯＳ２２ｃのドレインは出力端子２３に接続され、該ＮＭＯＳ２２ｃのソースがグランドに接続されている。出力端子２３からは第２の出力信号Ｓ２０が出力されるようになっている。
【００１２】
出力端子２３には、増幅部３０中のＰＭＯＳ３１のゲートが接続されている。
ＰＭＯＳ３１のソースは、ＰＭＯＳ３２のソースに接続されると共に、電源電位ＶＣＣに接続されている。ＰＭＯＳ３２のゲートには、参照電位Ｖｒが入力されるようになっている。ＰＭＯＳ３１，３２で差動増幅器が構成されている。ＰＭＯＳ３１のドレインにはＮＭＯＳ３３のドレインが接続され、ＰＭＯＳ３２のドレインにはＮＭＯＳ３４のドレイン、ゲート及びＮＭＯＳ３３のゲートが接続されている。ＮＭＯＳ３３，３４のソースはグランドに接続されている。ＮＭＯＳ３３，３４でＰＭＯＳ３１，３２に同一の電流を流すカレントミラー回路が構成されている。更に、ＰＭＯＳ３１のドレインにはバッファ３５の入力側が接続され、該バッファ３５の出力側からは第３の出力信号Ｓ３０が出力されるようになっている。
【００１３】
図３は、図１の動作を説明するための各部の信号のタイムチャートであり、縦軸に電圧、及び横軸に時間がとられている。
この図を参照しつつ、図１の動作を説明する。
例えば“Ｈ”が３．３Ｖで、“Ｌ”が０Ｖの入力信号ＩＮが駆動部１０に入力される。駆動部１０からは、第１の振幅（例えば、“Ｈ”が２．５Ｖで“Ｌ”が１．６Ｖ）の出力信号Ｓ１０が出力される。出力信号Ｓ１０はレシーバ回路２１に入力され、該レシーバ回路２１からは、第４の振幅（例えば、“Ｈ”が３．３Ｖで“Ｌ”が０Ｖ）の出力信号Ｓ２１が出力される。出力信号Ｓ２１は、駆動回路２２ａで第５の振幅（例えば、“Ｈ”が３．３Ｖで“Ｌ”が０Ｖ）の正相駆動信号Ｓ２２ａ1 及び反転駆動信号Ｓ２２ａ2 に変換されてＮＭＯＳ２２ｂ，２２ｃの各ゲートにそれぞれ入力される。ＮＭＯＳ２２ｂは、正相駆動信号Ｓ２２ａ1 が“Ｈ”のときにオン状態になり、“Ｌ”のときにオフ状態になる。ＮＭＯＳ２２ｃは、ＮＭＯＳ２２ｂに対して相補的にオン状態及びオフ状態になる。ＮＭＯＳ２２ｃ，２２ｂがオン状態のとき、オン抵抗による電圧降下を例えば０．３Ｖとすると、出力端子２３から第２の振幅（例えば“Ｈ”が０．９Ｖで“Ｌ”が０．３Ｖ）の出力信号Ｓ２０が出力される。出力信号Ｓ２０は増幅部３０に入力され、ＰＭＯＳ３１，３２で構成された差動増幅器で参照電位Ｖｒとの差電圧が増幅された後、ＰＭＯＳ３１のドレインのレベルがバッファ３５に入力される。このＰＭＯＳ３１のドレインのレベルはバッファ３５の閾値以上になっているので、バッファ３５からは第３の振幅（例えば“Ｈ”が３．３Ｖで“Ｌ”が０Ｖ）の出力信号Ｓ３０が正常に出力される。
【００１４】
以上のように、本実施形態では、駆動部１０の出力信号Ｓ１０をレシーバ回路２１で出力信号Ｓ２１に変換し、この出力信号Ｓ２１に基づいて生成した正相駆動信号Ｓ２２ａ1 及び反転駆動信号Ｓ２２ａ2 でＮＭＯＳ２２ｃ，２２ｂをそれぞれ駆動するようにしたので、増幅部３０が正常に動作する振幅をもち、且つ出力信号Ｓ１０の“Ｌ”（即ち、１．６Ｖ）よりもレベルの低い出力信号Ｓ２０が出力される。しかも、本実施形態では、駆動部１０、レベルシフト部２０及び増幅部３０を半導体集積回路の内部に形成したので、出力信号Ｓ２０を高速で伝送でき、且つ低消費電力の信号伝送回路を半導体集積回路の内部で実現できる。
【００１５】
尚、本発明は上記実施形態に限定されず、種々の変形が可能である。その変形例としては、例えば次のようなものがある。
（ａ） 駆動部１０は、その出力段を例えばMOSFETのソースフォロア等で構成してもよい。
（ｂ） ＮＭＯＳ２２ｂ，２２ｃは、ＰＭＯＳで構成してもよい。但し、この場合、図３中の出力信号Ｓ２０と逆位相の出力信号が出力される。
（ｃ） 図１中の増幅部３０は、接合型ＦＥＴやバイポーラトランジスタ等で構成してもよい。
【００１６】
【発明の効果】
以上詳細に説明したように、第１及び第２の発明によれば、駆動部から出力された第１の出力信号をレシーバ回路で第４の出力信号に変換し、この第４の出力信号に基づいて生成した正相駆動信号及び反転駆動信号で第１及び第２のトランジスタをそれぞれ駆動するようにしたので、増幅部が正常に動作する振幅をもち、且つ第１の出力信号の“Ｌ”のレベルよりもレベルの低い第２の出力信号を出力できる。そのため、信号レベルを変換して高速伝送する信号伝送回路を実現できる。
第３の発明によれば、レベルシフト部を半導体集積回路の内部に形成したので、第２の出力信号を高速で伝送でき、且つ低消費電力の信号伝送回路を半導体集積回路の内部で実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態の信号伝送回路の回路図である。
【図２】従来の信号伝送回路の回路図である。
【図３】図１のタイムチャートである。
【符号の説明】
１０ 駆動部
２０ レベルシフト部
２１ レシーバ回路
２２ａ 駆動回路
２２ｂ，２２ｃ ＮＭＯＳ（出力トランジスタ）
３０ 増幅部
Ｓ２２ａ1 正相駆動信号
Ｓ２２ａ2 反転駆動信号
Claims (3)
- 第１のレベル及び該第１のレベルと相補的な第２のレベルを有する入力信号を入力し、高入力インピーダンスで且つ低出力インピーダンスの出力段から該入力信号に対応した第１の振幅の信号を所定の直流レベルに重畳した第１の出力信号を出力する駆動部と、
前記第１の出力信号の直流レベルをシフトして第２の振幅の第２の出力信号を出力するレベルシフト部と、
前記第２の出力信号を増幅して第３の振幅の第３の出力信号を出力する増幅部とを備え、
前記レベルシフト部は、
前記第１の出力信号を受信して前記第１及び第２の振幅よりも大きい第４の振幅の第４の出力信号を出力するレシーバ回路と、
前記第４の出力信号に基づいて前記第１及び第２の振幅よりも大きい第５の振幅の正相駆動信号及び該正相駆動信号と相補的な反転駆動信号を出力する駆動回路と、
前記第２の振幅に基づいて設定された第１の電源電位が印加される第１の電極、出力端子に接続された第２の電極、及び前記正相駆動信号が入力され、該第１と該第２の電極間の導通状態を制御する制御電極を有する第１の出力トランジスタと、
前記出力端子に接続された第１の電極、前記第２の振幅に基づいて設定された前記第１の電源電位と異なる第２の電源電位が印加される第２の電極、及び前記反転駆動信号が入力され、該第１と該第２の電極間の導通状態を制御する制御電極を有する第２の出力トランジスタとを、備えたことを特徴とする信号伝送回路。 - 前記駆動部は、エミッタ・カップルド・ロジック回路で構成し、
前記第１及び第２の出力トランジスタは、MOSFETで構成したことを特徴とする請求項１記載の信号伝送回路。 - 前記駆動部、レベルシフト部及び増幅部は、半導体集積回路の内部に形成したことを特徴とする請求項１又は２記載の信号伝送回路。
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| JPH11239050A JPH11239050A (ja) | 1999-08-31 |
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