JP3901328B2 - 信号伝送回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、例えば、通信システムにおける交換装置や信号伝送装置等に設けられ、信号レベルの異なるデバイス間で信号レベルを変換して高速伝送する信号伝送回路に関するものである。
【0002】
【従来の技術】
従来、このような分野の技術としては、例えば、次のような文献に記載されるものがあった。
文献;特開平8-228142号公報
図2は、前記文献に記載された従来の信号伝送回路の一構成例を示す回路図である。
【0003】
この信号伝送回路は、例えば3.3Vの電源電位VCCが供給され、入力信号INを入力して出力信号S1を出力するエミッタ・カップルド・ロジック(以下、ECLという)回路で構成された駆動部1を有している。駆動部1は、入力信号INのレベルに応じてスイッチング動作するトランジスタ等で構成された入力部1aを有している。入力部1aの出力側にはNPN型トランジスタ1bのベースが接続され、トランジスタ1bのコレクタが電源電位VCCに接続されている。トランジスタ1bのエミッタはレベルシフト部2中のノードN1に接続されている。ノードN1は、抵抗2aを介して電源電位VCCに接続されると共に、抵抗2bを介してノードN2に接続されている。ノードN2は、抵抗2cを介してグランドに接続されると共に、増幅部3中のPチャネル型MOSFET(以下、PMOSという)3aのゲートに接続されている。PMOS3aのソースは、PMOS3bのソースに接続されると共に、電源電位VCCに接続されている。PMOS3bのゲートには、参照電位Vrが入力されるようになっている。PMOS3aのドレインにはNチャネル型MOSFET(以下、NMOSという)3cのドレインが接続され、PMOS3bのドレインにはNMOS3dのドレイン、ゲート及びNMOS3cのゲートが接続されている。NMOS3c,3dのソースはグランドに接続されている。更に、PMOS3aのドレインにはバッファ3eの入力側が接続され、該バッファ3eの出力側からは出力信号S3が出力されるようになっている。
【0004】
この信号伝送回路では、入力信号INが駆動部1に入力され、駆動部1から入力信号INに対応した出力信号S1が出力される。出力信号S1はレベルシフト部2に入力され、抵抗2a,2b,2cによってレベルシフトされて出力信号S2として出力される。出力信号S2は増幅部3に入力され、増幅部3で参照電位Vrとの差電圧が増幅されてバッファ3eに入力される。バッファ3eからは、出力信号S3が出力される
【0005】
【発明が解決しようとする課題】
しかしながら、従来の図2の信号伝送回路では、レベルシフト部2において、出力信号S1を抵抗2a,2b,2cによって分圧してレベルシフトを行うので、出力信号S2の振幅が出力信号S1の振幅よりも小さくなる。そのため、PMOS3aのドレインのレベルがバッファ3eの閾値よりも低くなり、電源電圧や温度等の動作環境の変動によって出力信号S3が正常に出力されないことがあるという課題があった。
【0006】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの第1の発明は、信号伝送回路において、第1のレベル及び該第1のレベルと相補的な第2のレベルを有する入力信号を入力し、高入力インピーダンスで且つ低出力インピーダンスの出力段から該入力信号に対応した第1の振幅の信号を所定の直流レベルに重畳した第1の出力信号を出力する駆動部と、前記第1の出力信号の直流レベルをシフトして第2の振幅の第2の出力信号を出力するレベルシフト部と、前記第2の出力信号を増幅して第3の振幅の第3の出力信号を出力する増幅部とを、備えている。
【0007】
前記レベルシフト部は、前記第1の出力信号を受信して前記第1及び第2の振幅よりも大きい第4の振幅の第4の出力信号を出力するレシーバ回路と、前記第4の出力信号に基づいて前記第1及び第2の振幅よりも大きい第5の振幅の正相駆動信号及び該正相駆動信号と相補的な反転駆動信号を出力する駆動回路と、前記第2の振幅に基づいて設定された第1の電源電位が印加される第1の電極、出力端子に接続された第2の電極、及び前記正相駆動信号が入力され、該第1と該第2の電極間の導通状態を制御する制御電極を有する第1の出力トランジスタと前記出力端子に接続された第1の電極、前記第2の振幅に基づいて設定された前記第1の電源電位と異なる第2の電源電位が印加される第2の電極、及び前記反転駆動信号が入力され、該第1と該第2の電極間の導通状態を制御する制御電極を有する第2の出力トランジスタとを、備えている。
【0008】
このような構成を採用したことにより、入力信号が駆動部に入力され、該駆動部から第1の出力信号が出力される。第1の出力信号はレシーバ回路に入力され、該レシーバ回路から第4の出力信号が出力される。第4の出力信号は駆動回路に入力され、該駆動回路から正相駆動信号及び反転駆動信号が出力される。正相駆動信号は第1の出力トランジスタの制御電極に入力され、反転駆動信号が第2の出力トランジスタの制御電極に入力される。そのため、第1及び第2の出力トランジスタは導通状態が相補的に制御され、出力端子から第1及び第2の電源電位に対応した第2の振幅の第2の出力信号が出力される。第2の出力信号は、増幅部で増幅されて第3の出力信号として出力される。
【0009】
第2の発明では、第1の発明の駆動部はECL回路で構成し、第1及び第2の出力トランジスタはMOSFETで構成している。
このような構成を採用したことにより、入力信号がECL回路で構成された駆動部に入力され、該駆動部から第1の出力信号が出力される。第1の出力信号はレシーバ回路に入力され、該レシーバ回路から第4の出力信号が出力される。第4の出力信号は駆動回路に入力され、該駆動回路から正相駆動信号及び反転駆動信号が出力される。正相駆動信号は第1のMOSFETのゲートに入力され、反転駆動信号が第2のMOSFETのゲートに入力される。そのため、第1及び第2のMOSFETは導通状態が相補的に制御され、出力端子から第1及び第2の電源電位に対応した第2の振幅の第2の出力信号が出力される。第2の出力信号は、増幅部で増幅されて第3の出力信号として出力される。
【0010】
第3の発明では、第1又は第2の発明の駆動部、レベルシフト部及び増幅部は、半導体集積回路の内部に形成している。
このような構成を採用したことにより、第1又は第2の発明の信号伝送回路が半導体集積回路の内部で実現される。
【0011】
【発明の実施の形態】
図1は、本発明の実施形態を示す信号伝送回路の回路図である。
この信号伝送回路は半導体集積回路の内部に形成され、例えば3.3Vの電源電位VCCが供給され、第1のレベル(例えば、高レベル、以下これを“H”という)及び第2のレベル(例えば、低レベル、以下これを“L”という)を有する入力信号INを入力してエミッタフォロアの出力段から第1の出力信号S10を出力するECL回路10aで構成された駆動部10を有している。駆動部10の出力側には、レベルシフト部20中のレシーバ回路21の入力側が接続されている。レシーバ回路21は、電源電位VCCとグランドとの間に接続され、出力信号S10を受信して第4の出力信号S21を出力するものである。レシーバ回路21の出力側には、ドライバ回路22中の駆動回路22aの入力側が接続されている。駆動回路22aは電源電位VCCとグランドとの間に接続され、出力信号S21に基づき、正相出力端子から正相駆動信号S22a1 を出力し、反転出力端子から該正相駆動信号S22a1 と相補的な反転駆動信号S22a2 を出力する回路である。駆動回路22aの正相出力端子には第1の出力トランジスタ(例えば、NMOS)22bのゲートが出力され、反転出力端子には第2の出力トランジスタ(例えば、NMOS)22cのゲートが接続されている。NMOS22bのドレインは例えば1.2Vの電源電位Vttに接続され、該NMOS22bのソースが出力端子23に接続されている。NMOS22cのドレインは出力端子23に接続され、該NMOS22cのソースがグランドに接続されている。出力端子23からは第2の出力信号S20が出力されるようになっている。
【0012】
出力端子23には、増幅部30中のPMOS31のゲートが接続されている。
PMOS31のソースは、PMOS32のソースに接続されると共に、電源電位VCCに接続されている。PMOS32のゲートには、参照電位Vrが入力されるようになっている。PMOS31,32で差動増幅器が構成されている。PMOS31のドレインにはNMOS33のドレインが接続され、PMOS32のドレインにはNMOS34のドレイン、ゲート及びNMOS33のゲートが接続されている。NMOS33,34のソースはグランドに接続されている。NMOS33,34でPMOS31,32に同一の電流を流すカレントミラー回路が構成されている。更に、PMOS31のドレインにはバッファ35の入力側が接続され、該バッファ35の出力側からは第3の出力信号S30が出力されるようになっている。
【0013】
図3は、図1の動作を説明するための各部の信号のタイムチャートであり、縦軸に電圧、及び横軸に時間がとられている。
この図を参照しつつ、図1の動作を説明する。
例えば“H”が3.3Vで、“L”が0Vの入力信号INが駆動部10に入力される。駆動部10からは、第1の振幅(例えば、“H”が2.5Vで“L”が1.6V)の出力信号S10が出力される。出力信号S10はレシーバ回路21に入力され、該レシーバ回路21からは、第4の振幅(例えば、“H”が3.3Vで“L”が0V)の出力信号S21が出力される。出力信号S21は、駆動回路22aで第5の振幅(例えば、“H”が3.3Vで“L”が0V)の正相駆動信号S22a1 及び反転駆動信号S22a2 に変換されてNMOS22b,22cの各ゲートにそれぞれ入力される。NMOS22bは、正相駆動信号S22a1 が“H”のときにオン状態になり、“L”のときにオフ状態になる。NMOS22cは、NMOS22bに対して相補的にオン状態及びオフ状態になる。NMOS22c,22bがオン状態のとき、オン抵抗による電圧降下を例えば0.3Vとすると、出力端子23から第2の振幅(例えば“H”が0.9Vで“L”が0.3V)の出力信号S20が出力される。出力信号S20は増幅部30に入力され、PMOS31,32で構成された差動増幅器で参照電位Vrとの差電圧が増幅された後、PMOS31のドレインのレベルがバッファ35に入力される。このPMOS31のドレインのレベルはバッファ35の閾値以上になっているので、バッファ35からは第3の振幅(例えば“H”が3.3Vで“L”が0V)の出力信号S30が正常に出力される。
【0014】
以上のように、本実施形態では、駆動部10の出力信号S10をレシーバ回路21で出力信号S21に変換し、この出力信号S21に基づいて生成した正相駆動信号S22a1 及び反転駆動信号S22a2 でNMOS22c,22bをそれぞれ駆動するようにしたので、増幅部30が正常に動作する振幅をもち、且つ出力信号S10の“L”(即ち、1.6V)よりもレベルの低い出力信号S20が出力される。しかも、本実施形態では、駆動部10、レベルシフト部20及び増幅部30を半導体集積回路の内部に形成したので、出力信号S20を高速で伝送でき、且つ低消費電力の信号伝送回路を半導体集積回路の内部で実現できる。
【0015】
尚、本発明は上記実施形態に限定されず、種々の変形が可能である。その変形例としては、例えば次のようなものがある。
(a) 駆動部10は、その出力段を例えばMOSFETのソースフォロア等で構成してもよい。
(b) NMOS22b,22cは、PMOSで構成してもよい。但し、この場合、図3中の出力信号S20と逆位相の出力信号が出力される。
(c) 図1中の増幅部30は、接合型FETやバイポーラトランジスタ等で構成してもよい。
【0016】
【発明の効果】
以上詳細に説明したように、第1及び第2の発明によれば、駆動部から出力された第1の出力信号をレシーバ回路で第4の出力信号に変換し、この第4の出力信号に基づいて生成した正相駆動信号及び反転駆動信号で第1及び第2のトランジスタをそれぞれ駆動するようにしたので、増幅部が正常に動作する振幅をもち、且つ第1の出力信号の“L”のレベルよりもレベルの低い第2の出力信号を出力できる。そのため、信号レベルを変換して高速伝送する信号伝送回路を実現できる。
第3の発明によれば、レベルシフト部を半導体集積回路の内部に形成したので、第2の出力信号を高速で伝送でき、且つ低消費電力の信号伝送回路を半導体集積回路の内部で実現できる。
【図面の簡単な説明】
【図1】本発明の実施形態の信号伝送回路の回路図である。
【図2】従来の信号伝送回路の回路図である。
【図3】図1のタイムチャートである。
【符号の説明】
10 駆動部
20 レベルシフト部
21 レシーバ回路
22a 駆動回路
22b,22c NMOS(出力トランジスタ)
30 増幅部
S22a1 正相駆動信号
S22a2 反転駆動信号
Claims (3)
- 第1のレベル及び該第1のレベルと相補的な第2のレベルを有する入力信号を入力し、高入力インピーダンスで且つ低出力インピーダンスの出力段から該入力信号に対応した第1の振幅の信号を所定の直流レベルに重畳した第1の出力信号を出力する駆動部と、
前記第1の出力信号の直流レベルをシフトして第2の振幅の第2の出力信号を出力するレベルシフト部と、
前記第2の出力信号を増幅して第3の振幅の第3の出力信号を出力する増幅部とを備え、
前記レベルシフト部は、
前記第1の出力信号を受信して前記第1及び第2の振幅よりも大きい第4の振幅の第4の出力信号を出力するレシーバ回路と、
前記第4の出力信号に基づいて前記第1及び第2の振幅よりも大きい第5の振幅の正相駆動信号及び該正相駆動信号と相補的な反転駆動信号を出力する駆動回路と、
前記第2の振幅に基づいて設定された第1の電源電位が印加される第1の電極、出力端子に接続された第2の電極、及び前記正相駆動信号が入力され、該第1と該第2の電極間の導通状態を制御する制御電極を有する第1の出力トランジスタと、
前記出力端子に接続された第1の電極、前記第2の振幅に基づいて設定された前記第1の電源電位と異なる第2の電源電位が印加される第2の電極、及び前記反転駆動信号が入力され、該第1と該第2の電極間の導通状態を制御する制御電極を有する第2の出力トランジスタとを、備えたことを特徴とする信号伝送回路。 - 前記駆動部は、エミッタ・カップルド・ロジック回路で構成し、
前記第1及び第2の出力トランジスタは、MOSFETで構成したことを特徴とする請求項1記載の信号伝送回路。 - 前記駆動部、レベルシフト部及び増幅部は、半導体集積回路の内部に形成したことを特徴とする請求項1又は2記載の信号伝送回路。
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