KR100817058B1 - 룩업 테이블을 이용한 바디 바이어싱 제어회로 및 이의바디 바이어싱 제어방법 - Google Patents
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Abstract
Description
Claims (16)
- 복수개의 매크로 블록들의 바디 전압(body voltage)을 조절하는 바디 바이어싱(body biasing) 제어회로에 있어서,각 매크로 블록의 액티브 상태에 적절한 바디 전압을 나타내는 인덱스들과 상기 각 매크로 블록의 스탠바이 상태에 적절한 바디 전압을 나타내는 인덱스들이 기록되는 룩업 테이블;상기 룩업 테이블로부터 제어하고자 하는 매크로 블록의 인덱스를 읽어오고 매크로 블록 선택신호를 발생하는 파우워 관리 유닛(power management unit); 및상기 파우워 관리 유닛이 상기 룩업 테이블로부터 읽어 온 인덱스를 수신하여, 상기 매크로 블록 선택신호에 응답하여 이에 대응되는 매크로 블록의 액티브 상태 또는 스탠바이 상태에 적절한 바디 전압들을 생성하여 상기 대응되는 매크로 블록에 제공하는 제어회로를 구비하는 것을 특징으로 하는 바디 바이어싱 제어회로.
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- 제1항에 있어서, 상기 제어회로는,상기 수신되는 인덱스를 디코딩하는 디코더;상기 디코더의 출력비트들에 응답하여 상기 대응되는 매크로 블록의 액티브 상태 또는 스탠바이 상태에 적절한 바디 전압들을 생성하는 바디 바이어스 발생기; 및상기 생성된 바디 전압들을 증폭하여 상기 대응되는 매크로 블록에 공급하는 증폭기를 구비하는 것을 특징으로 하는 바디 바이어싱 제어회로.
- 제4항에 있어서, 상기 바디 바이어스 발생기는,인에이블 신호 및 상기 매크로 블록 선택신호에 응답하여, 상기 디코더의 출력비트들을 디멀티플렉싱하여 출력하는 선택회로;상기 선택회로를 통해 입력되는 상기 디코더의 출력비트들의 전압레벨을 변환(shift)하여 변환된 출력비트들을 출력하는 복수개의 레벨 쉬프터들; 및상기 출력비트들 및 상기 변환된 출력비트들에 응답하여 상기 대응되는 매크로 블록의 바디 전압들을 생성하는 복수개의 레지스터 트리(tree)들을 구비하는 것을 특징으로 하는 바디 바이어싱 제어회로.
- 제5항에 있어서, 상기 각 레벨 쉬프터는, 상기 디코더의 출력비트들의 전압레 벨을 대응되는 레지스터 트리 내의 스위치들을 제어하기 알맞은 레벨로 변환하 여 상기 변환된 출력비트들을 발생하는 것을 특징으로 하는 바디 바이어싱 제어회로.
- 제5항에 있어서, 상기 각 레지스터 트리는,제1기준전압과 제2기준전압 사이에 연결되고, 상기 제1기준전압과 상기 제2기준전압 간의 차(difference) 전압을 분배하는 전압분배기(voltage divider); 및상기 변환된 출력비트들에 응답하여, 상기 전압분배기의 출력전압들중 하나를 선택하여 대응되는 매크로 블록의 피모스 트랜지스터들을 위한 제1바디전압으로서 제공하는 제1스위치 회로; 및상기 출력비트들에 응답하여, 상기 전압분배기의 출력전압들중 다른 하나를 선택하여 상기 대응되는 매크로 블록의 엔모스 트랜지스터들을 위한 제2바디전압으로서 제공하는 제2스위치 회로를 구비하는 것을 특징으로 하는 바디 바이어싱 제어회로.
- 제7항에 있어서, 상기 전압분배기는,상기 제1기준전압과 상기 제2기준전압 사이에 직렬로 연결되는 복수개의 저항들을 구비하는 것을 특징으로 하는 바디 바이어싱 제어회로.
- 제8항에 있어서, 상기 저항들은 피모스 트랜지스터로 구성되는 것을 특징으로 하는 바디 바이어싱 제어회로.
- 제7항에 있어서, 상기 제1스위치 회로는,상기 전압분배기의 출력노드들중 일부와 제1공통노드 사이에 연결되고 게이트들에 상기 변환된 출력비트들이 인가되는 복수개의 피모스 트랜지스터들; 및상기 피모스 트랜지스터들의 게이트들에 연결되는 복수개의 제1래치회로들을 구비하는 것을 특징으로 하는 바디 바이어싱 제어회로.
- 제10항에 있어서, 상기 제2스위치 회로는,상기 전압분배기의 출력노드들중 다른 일부와 제2공통노드 사이에 연결되고 게이트들에 상기 출력비트들이 인가되는 복수개의 엔모스 트랜지스터들; 및상기 엔모스 트랜지스터들의 게이트들에 연결되는 복수개의 제2래치회로들을 구비하는 것을 특징으로 하는 바디 바이어싱 제어회로.
- 복수개의 매크로 블록들의 바디 전압(body voltage)을 조절하는 바디 바이어싱(body biasing) 제어방법에 있어서,각 매크로 블록의 액티브 상태에 적절한 바디 전압을 나타내는 인덱스들과 상기 각 매크로 블록의 스탠바이 상태에 적절한 바디 전압을 나타내는 인덱스들을 기록하는 단계;상기 기록된 인덱스들중 제어하고자 하는 매크로 블록의 인덱스를 읽어오는 단계;매크로 블록 선택신호를 발생하는 단계;상기 읽어 온 인덱스를 수신하여, 상기 매크로 블록 선택신호에 대응되는 매크로 블록의 액티브 상태 또는 스탠바이 상태에 적절한 바디 전압들을 생성하는 단계; 및상기 생성된 바디 전압들을 상기 대응되는 매크로 블록에 제공하는 단계를 구비하는 것을 특징으로 하는 바디 바이어싱 제어방법.
- 삭제
- 제12항에 있어서, 상기 바디 전압들을 생성하는 단계는,상기 수신되는 인덱스를 디코딩하는 단계;상기 디코딩된 결과 값들에 응답하여 상기 대응되는 매크로 블록의 액티브 상태 또는 스탠바이 상태에 적절한 바디 전압들을 생성하는 단계를 구비하는 것을 특징으로 하는 바디 바이어싱 제어방법.
- 제12항에 있어서, 상기 제공하는 단계는,상기 생성된 바디 전압들을 증폭하여 상기 대응되는 매크로 블록에 공급하는 단계를 구비하는 것을 특징으로 하는 바디 바이어싱 제어방법.
- 제14항에 있어서, 상기 생성하는 단계는,제1기준전압과 제2기준전압 간의 차(difference) 전압을 분배(divide)하는 단계;상기 디코딩된 결과 값들의 반전 값들에 응답하여, 상기 분배된 전압들중 하나를 선택하여 상기 대응되는 매크로 블록의 피모스 트랜지스터들을 위한 제1바디전압으로서 제공하는 단계; 및상기 디코딩된 결과 값들에 응답하여, 상기 분배된 전압들중 다른 하나를 선택하여 상기 대응되는 매크로 블록의 엔모스 트랜지스터들을 위한 제2바디전압으로서 제공하는 단계를 구비하는 것을 특징으로 하는 바디 바이어싱 제어방법.
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US11/849,486 US7616048B2 (en) | 2006-09-05 | 2007-09-04 | Body biasing control circuit using lookup table and body biasing control method using same |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20190095062A (ko) * | 2018-02-05 | 2019-08-14 | 한국전자통신연구원 | Cmos 회로를 포함하는 반도체 장치 및 이의 동작 방법 |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090179670A1 (en) * | 2008-01-15 | 2009-07-16 | International Business Machines Corporation | Performance inversion detection circuit and a design structure for the same |
US20130173944A1 (en) * | 2011-12-28 | 2013-07-04 | Lsi Corporation | Reducing power consumption of memory |
KR102013607B1 (ko) | 2012-12-10 | 2019-08-23 | 삼성전자주식회사 | 반도체 장치 및 그것의 바디 바이어스 방법 |
KR102095856B1 (ko) | 2013-04-15 | 2020-04-01 | 삼성전자주식회사 | 반도체 메모리 장치 및 그것의 바디 바이어스 방법 |
KR102144871B1 (ko) * | 2013-12-30 | 2020-08-14 | 에스케이하이닉스 주식회사 | 백 바이어스를 제어하는 반도체 장치 |
KR102211167B1 (ko) * | 2014-08-14 | 2021-02-02 | 삼성전자주식회사 | 바디 바이어스 전압 생성기 및 이를 포함하는 시스템-온-칩 |
CN104464788B (zh) * | 2014-12-30 | 2017-06-06 | 上海华虹宏力半导体制造有限公司 | 分压电路、操作电压的控制电路及存储器 |
US10491208B2 (en) | 2018-02-05 | 2019-11-26 | Electronics And Telecommunications Research Institute | Semiconductor device including CMOS circuit and operation method thereof |
US10739807B2 (en) * | 2018-09-11 | 2020-08-11 | Stmicroelectronics (Crolles 2) Sas | Body biasing for ultra-low voltage digital circuits |
US10892757B1 (en) | 2019-11-25 | 2021-01-12 | Stmicroelectronics (Research & Development) Limited | Reverse body biasing of a transistor using a photovoltaic source |
TWI743896B (zh) * | 2020-07-21 | 2021-10-21 | 瑞昱半導體股份有限公司 | 應用在多個電源域的電路 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20000019974A (ko) * | 1998-09-16 | 2000-04-15 | 김영환 | 기판 바이어스 전압 제어회로 |
WO2004061633A2 (en) * | 2002-12-23 | 2004-07-22 | Intel Corporation | A method and apparatus for reducing power consumption through dynamic control of supply voltage and body bias |
KR20060045199A (ko) * | 2004-11-12 | 2006-05-17 | 삼성전자주식회사 | 전압원 선택회로 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3457435A (en) * | 1965-12-21 | 1969-07-22 | Rca Corp | Complementary field-effect transistor transmission gate |
JPH07105447B2 (ja) * | 1988-12-15 | 1995-11-13 | 株式会社東芝 | 伝送ゲート |
JP3561012B2 (ja) * | 1994-11-07 | 2004-09-02 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
US6411156B1 (en) * | 1997-06-20 | 2002-06-25 | Intel Corporation | Employing transistor body bias in controlling chip parameters |
JP3928837B2 (ja) * | 1999-09-13 | 2007-06-13 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
JP2001339045A (ja) * | 2000-05-25 | 2001-12-07 | Hitachi Ltd | 半導体集積回路装置 |
JP3762856B2 (ja) * | 2000-05-30 | 2006-04-05 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
US6429726B1 (en) * | 2001-03-27 | 2002-08-06 | Intel Corporation | Robust forward body bias generation circuit with digital trimming for DC power supply variation |
JP4090231B2 (ja) * | 2001-11-01 | 2008-05-28 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
US6933744B2 (en) * | 2002-06-11 | 2005-08-23 | The Regents Of The University Of Michigan | Low-leakage integrated circuits and dynamic logic circuits |
JP4521546B2 (ja) * | 2003-01-24 | 2010-08-11 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
JP4162092B2 (ja) * | 2004-08-31 | 2008-10-08 | シャープ株式会社 | バスドライバ装置および半導体集積回路 |
US20060066388A1 (en) * | 2004-09-30 | 2006-03-30 | Intel Corporation | System and method for applying within-die adaptive body bias |
US7106128B2 (en) * | 2004-11-03 | 2006-09-12 | Intel Corporation | Processor apparatus with body bias circuitry to delay thermal throttling |
US20060132218A1 (en) * | 2004-12-20 | 2006-06-22 | Tschanz James W | Body biasing methods and circuits |
US7262631B2 (en) * | 2005-04-11 | 2007-08-28 | Arm Limited | Method and apparatus for controlling a voltage level |
US7495471B2 (en) * | 2006-03-06 | 2009-02-24 | Altera Corporation | Adjustable transistor body bias circuitry |
-
2006
- 2006-09-05 KR KR1020060085301A patent/KR100817058B1/ko active IP Right Grant
-
2007
- 2007-08-29 JP JP2007222850A patent/JP5379363B2/ja active Active
- 2007-09-04 US US11/849,486 patent/US7616048B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20000019974A (ko) * | 1998-09-16 | 2000-04-15 | 김영환 | 기판 바이어스 전압 제어회로 |
WO2004061633A2 (en) * | 2002-12-23 | 2004-07-22 | Intel Corporation | A method and apparatus for reducing power consumption through dynamic control of supply voltage and body bias |
KR20060045199A (ko) * | 2004-11-12 | 2006-05-17 | 삼성전자주식회사 | 전압원 선택회로 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20190095062A (ko) * | 2018-02-05 | 2019-08-14 | 한국전자통신연구원 | Cmos 회로를 포함하는 반도체 장치 및 이의 동작 방법 |
KR102237995B1 (ko) | 2018-02-05 | 2021-04-12 | 한국전자통신연구원 | Cmos 회로를 포함하는 반도체 장치 및 이의 동작 방법 |
Also Published As
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