JP5379363B2 - ルックアップテーブルを利用した基板バイアス制御回路及び基板バイアス制御方法 - Google Patents
ルックアップテーブルを利用した基板バイアス制御回路及び基板バイアス制御方法 Download PDFInfo
- Publication number
- JP5379363B2 JP5379363B2 JP2007222850A JP2007222850A JP5379363B2 JP 5379363 B2 JP5379363 B2 JP 5379363B2 JP 2007222850 A JP2007222850 A JP 2007222850A JP 2007222850 A JP2007222850 A JP 2007222850A JP 5379363 B2 JP5379363 B2 JP 5379363B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- substrate
- control circuit
- macroblock
- substrate bias
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims description 130
- 238000000034 method Methods 0.000 title description 11
- 230000004044 response Effects 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 14
- 230000003044 adaptive effect Effects 0.000 description 7
- 230000008569 process Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 238000012544 monitoring process Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0018—Special modifications or use of the back gate voltage of a FET
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mathematical Physics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Electromagnetism (AREA)
- Automation & Control Theory (AREA)
- Radar, Positioning & Navigation (AREA)
- Nonlinear Science (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す。
図4を参照すれば、本発明の一実施形態による基板バイアス制御回路は、ルックアップテーブル41、制御回路43、及びパワー管理ユニット45を備える。この基板バイアス制御回路は、本発明による基板バイアス制御方法によって動作する。
図6を参照すれば、基板バイアス発生器433は、複数のレジスタツリー61A、61B、複数のレベルシフタ63A、63B、及び選択回路65を備える。レジスタツリー61A及びレベルシフタ63Aは、図4に図示されたマクロブロック100のためのものであり、レジスタツリー61B及びレベルシフタ63Bは、図4に図示されたマクロブロック200のためのものである。
図9を参照すれば、レジスタツリー61A、61Bは、電圧分配器91、第1スイッチ回路93、及び第2スイッチ回路95を備える。
電圧分配器91は、第1基準電圧VDDHと第2基準電圧VDDLとの間に連結され、第1基準電圧VDDHと第2基準電圧VDDLとの差電圧を分配する。第1スイッチ回路93は、変換された出力ビット/ADR0−/ADRnに応答して電圧分配器91の出力電圧O1ないしO4のうち一つを選択し、増幅器435−1を経て対応するマクロブロック(例えば、図4に図示されたマクロブロック100またはマクロブロック200)のPMOSトランジスタのための基板電圧PBODYとして提供する。第2スイッチ回路95は、出力ビットADR0−ADRnに応答して電圧分配器91の出力電圧O5ないしO8のうち一つを選択し、増幅器435−2を経て前記対応するマクロブロックのNMOSトランジスタのための基板電圧NBODYとして提供する。
43 制御回路
431 デコーダ
433 基板バイアス発生器
435 増幅器
45 パワー管理ユニット
100、200 マクロブロック
Claims (8)
- 複数のマクロブロックの基板電圧を調節する基板バイアス制御回路において、
各マクロブロックの動作状態に適切な基板電圧を表すインデックスが記録されるルックアップテーブルと、
前記ルックアップテーブルから対応するインデックスを受信し、対応するマクロブロックの動作状態に適切な基板電圧を生成して前記対応するマクロブロックに提供する制御回路と、
前記ルックアップテーブルから前記対応するインデックスを読み込んで前記制御回路に提供し、前記制御回路を制御するための制御信号を発生させるパワー管理ユニットとを備え、
前記制御信号は、マクロブロック選択信号及び前記マクロブロック選択信号をイネーブルするイネーブル信号を備え、
前記制御回路は、
前記対応するインデックスをデコーディングするデコーダと、
前記デコーダの出力ビットに応答して前記対応するマクロブロックの動作状態に適切な基板電圧を生成する基板バイアス発生器と、
前記生成された基板電圧を増幅して前記対応するマクロブロックに供給する増幅器と、を備え、前記イネーブル信号及び前記マクロブロック選択信号に応答して前記複数のマクロブロックの中から前記対応するマクロブロックを選択して、前記生成された基板電圧を前記対応するマクロブロックに提供し、
前記基板バイアス発生器は、
前記イネーブル信号及び前記マクロブロック選択信号に応答して、前記デコーダの出力ビットをデマルチプレクシングして出力する選択回路と、
前記選択回路を通じて入力される前記デコーダの出力ビットの電圧レベルを変換して、変換された出力ビットを出力する複数のレベルシフタと、
前記デコーダの出力ビット及び前記変換された出力ビットに応答して、前記対応するマクロブロックの基板電圧を生成する複数のレジスタツリーと、を備えることを特徴とする基板バイアス制御回路。 - 前記インデックスは、
前記各マクロブロックがアクティブ状態である時の基板電圧を表すインデックスと、
前記各マクロブロックがスタンバイ状態である時の基板電圧を表すインデックスと、を備えることを特徴とする請求項1に記載の基板バイアス制御回路。 - 前記各レベルシフタは、前記デコーダの出力ビットの電圧レベルを、対応するレジスタツリー内のスイッチを制御し適したレベルに変換して、前記変換された出力ビットを発生させることを特徴とする請求項1に記載の基板バイアス制御回路。
- 前記各レジスタツリーは、
第1基準電圧と第2基準電圧との間に連結され、前記第1基準電圧と前記第2基準電圧との差電圧を分配する電圧分配器と、
前記変換された出力ビットに応答して前記電圧分配器の出力電圧のうち一つを選択し、対応するマクロブロックのPMOSトランジスタのための第1基板電圧として提供する第1スイッチ回路と、
前記出力ビットに応答して前記電圧分配器の出力電圧のうち他の一つを選択し、前記対応するマクロブロックのNMOSトランジスタのための第2基板電圧として提供する第2スイッチ回路と、を備えることを特徴とする請求項1に記載の基板バイアス制御回路。 - 前記電圧分配器は、
前記第1基準電圧と前記第2基準電圧との間に直列に連結される複数の抵抗を備えることを特徴とする請求項4に記載の基板バイアス制御回路。 - 前記抵抗は、PMOSトランジスタで構成されることを特徴とする請求項5に記載の基板バイアス制御回路。
- 前記第1スイッチ回路は、
前記電圧分配器の出力ノードのうち一部と第1共通ノードとの間に連結され、ゲートに前記変換された出力ビットが印加される複数のPMOSトランジスタと、
前記PMOSトランジスタのゲートに連結される複数の第1ラッチ回路と、を備えることを特徴とする請求項4に記載の基板バイアス制御回路。 - 前記第2スイッチ回路は、
前記電圧分配器の出力ノードのうち他の一部と第2共通ノードとの間に連結され、ゲートに前記出力ビットが印加される複数のNMOSトランジスタと、
前記NMOSトランジスタのゲートに連結される複数の第2ラッチ回路と、を備えることを特徴とする請求項7に記載の基板バイアス制御回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2006-0085301 | 2006-09-05 | ||
KR1020060085301A KR100817058B1 (ko) | 2006-09-05 | 2006-09-05 | 룩업 테이블을 이용한 바디 바이어싱 제어회로 및 이의바디 바이어싱 제어방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008066722A JP2008066722A (ja) | 2008-03-21 |
JP5379363B2 true JP5379363B2 (ja) | 2013-12-25 |
Family
ID=39150625
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007222850A Active JP5379363B2 (ja) | 2006-09-05 | 2007-08-29 | ルックアップテーブルを利用した基板バイアス制御回路及び基板バイアス制御方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7616048B2 (ja) |
JP (1) | JP5379363B2 (ja) |
KR (1) | KR100817058B1 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090179670A1 (en) * | 2008-01-15 | 2009-07-16 | International Business Machines Corporation | Performance inversion detection circuit and a design structure for the same |
US20130173944A1 (en) * | 2011-12-28 | 2013-07-04 | Lsi Corporation | Reducing power consumption of memory |
KR102013607B1 (ko) | 2012-12-10 | 2019-08-23 | 삼성전자주식회사 | 반도체 장치 및 그것의 바디 바이어스 방법 |
KR102095856B1 (ko) | 2013-04-15 | 2020-04-01 | 삼성전자주식회사 | 반도체 메모리 장치 및 그것의 바디 바이어스 방법 |
KR102144871B1 (ko) * | 2013-12-30 | 2020-08-14 | 에스케이하이닉스 주식회사 | 백 바이어스를 제어하는 반도체 장치 |
KR102211167B1 (ko) * | 2014-08-14 | 2021-02-02 | 삼성전자주식회사 | 바디 바이어스 전압 생성기 및 이를 포함하는 시스템-온-칩 |
CN104464788B (zh) * | 2014-12-30 | 2017-06-06 | 上海华虹宏力半导体制造有限公司 | 分压电路、操作电压的控制电路及存储器 |
US10491208B2 (en) | 2018-02-05 | 2019-11-26 | Electronics And Telecommunications Research Institute | Semiconductor device including CMOS circuit and operation method thereof |
KR102237995B1 (ko) * | 2018-02-05 | 2021-04-12 | 한국전자통신연구원 | Cmos 회로를 포함하는 반도체 장치 및 이의 동작 방법 |
US10739807B2 (en) * | 2018-09-11 | 2020-08-11 | Stmicroelectronics (Crolles 2) Sas | Body biasing for ultra-low voltage digital circuits |
US10892757B1 (en) | 2019-11-25 | 2021-01-12 | Stmicroelectronics (Research & Development) Limited | Reverse body biasing of a transistor using a photovoltaic source |
TWI743896B (zh) * | 2020-07-21 | 2021-10-21 | 瑞昱半導體股份有限公司 | 應用在多個電源域的電路 |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3457435A (en) * | 1965-12-21 | 1969-07-22 | Rca Corp | Complementary field-effect transistor transmission gate |
JPH07105447B2 (ja) * | 1988-12-15 | 1995-11-13 | 株式会社東芝 | 伝送ゲート |
JP3561012B2 (ja) * | 1994-11-07 | 2004-09-02 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
US6411156B1 (en) * | 1997-06-20 | 2002-06-25 | Intel Corporation | Employing transistor body bias in controlling chip parameters |
KR100327568B1 (ko) * | 1998-09-16 | 2002-04-17 | 박종섭 | 기판 바이어스 전압 제어회로 |
JP3928837B2 (ja) * | 1999-09-13 | 2007-06-13 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
JP2001339045A (ja) * | 2000-05-25 | 2001-12-07 | Hitachi Ltd | 半導体集積回路装置 |
JP3762856B2 (ja) * | 2000-05-30 | 2006-04-05 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
US6429726B1 (en) * | 2001-03-27 | 2002-08-06 | Intel Corporation | Robust forward body bias generation circuit with digital trimming for DC power supply variation |
JP4090231B2 (ja) * | 2001-11-01 | 2008-05-28 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
US6933744B2 (en) * | 2002-06-11 | 2005-08-23 | The Regents Of The University Of Michigan | Low-leakage integrated circuits and dynamic logic circuits |
US7120804B2 (en) * | 2002-12-23 | 2006-10-10 | Intel Corporation | Method and apparatus for reducing power consumption through dynamic control of supply voltage and body bias including maintaining a substantially constant operating frequency |
JP4521546B2 (ja) * | 2003-01-24 | 2010-08-11 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
JP4162092B2 (ja) * | 2004-08-31 | 2008-10-08 | シャープ株式会社 | バスドライバ装置および半導体集積回路 |
US20060066388A1 (en) * | 2004-09-30 | 2006-03-30 | Intel Corporation | System and method for applying within-die adaptive body bias |
US7106128B2 (en) * | 2004-11-03 | 2006-09-12 | Intel Corporation | Processor apparatus with body bias circuitry to delay thermal throttling |
KR20060045199A (ko) * | 2004-11-12 | 2006-05-17 | 삼성전자주식회사 | 전압원 선택회로 |
US20060132218A1 (en) * | 2004-12-20 | 2006-06-22 | Tschanz James W | Body biasing methods and circuits |
US7262631B2 (en) * | 2005-04-11 | 2007-08-28 | Arm Limited | Method and apparatus for controlling a voltage level |
US7495471B2 (en) * | 2006-03-06 | 2009-02-24 | Altera Corporation | Adjustable transistor body bias circuitry |
-
2006
- 2006-09-05 KR KR1020060085301A patent/KR100817058B1/ko active IP Right Grant
-
2007
- 2007-08-29 JP JP2007222850A patent/JP5379363B2/ja active Active
- 2007-09-04 US US11/849,486 patent/US7616048B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2008066722A (ja) | 2008-03-21 |
KR20080021991A (ko) | 2008-03-10 |
US20080054989A1 (en) | 2008-03-06 |
KR100817058B1 (ko) | 2008-03-27 |
US7616048B2 (en) | 2009-11-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5379363B2 (ja) | ルックアップテーブルを利用した基板バイアス制御回路及び基板バイアス制御方法 | |
KR100788356B1 (ko) | 전압차가 큰 레벨 변환이 가능한 단일 전원 레벨 변환기 | |
KR20030038392A (ko) | 반도체 집적회로 장치 | |
US7952388B1 (en) | Semiconductor device | |
US9250696B2 (en) | Apparatus for reference voltage generating circuit | |
JP4863844B2 (ja) | 電圧切替回路 | |
KR100316428B1 (ko) | 전압선택회로및d/a변환기 | |
KR20120115860A (ko) | 집적회로 | |
US20100117619A1 (en) | Current-Mirror Circuit | |
US11374568B2 (en) | Semiconductor apparatus including power gating circuits | |
US5706006A (en) | Operational amplifier incorporating current matrix type digital-to-analog converter | |
US20080136465A1 (en) | Semiconductor integrated circuit | |
US7768336B2 (en) | Level shifting circuit | |
US7715263B2 (en) | Semiconductor memory device | |
JP4467959B2 (ja) | デジタルスイッチ、およびレベル変換デジタルスイッチ | |
JP2018148304A (ja) | 増幅回路 | |
KR20090069363A (ko) | 전류 모드 논리 회로 및 그 제어 장치 | |
US7394705B2 (en) | Internal voltage supplier for memory device | |
KR20180018877A (ko) | 레벨 쉬프터 및 그 동작 방법 | |
US8138793B1 (en) | Integrated circuit and method for operating the same | |
JP2012160990A (ja) | 差動出力バッファ | |
JP2011061289A (ja) | 入力バッファ回路 | |
JP4884942B2 (ja) | 発振回路 | |
KR20180026835A (ko) | 입력 회로 및 이를 포함하는 반도체 장치 | |
KR20080060322A (ko) | 반도체 소자의 내부전압 발생기 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100827 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110706 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130108 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130110 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130408 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130514 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130813 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130903 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130927 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5379363 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |