KR102237995B1 - Cmos 회로를 포함하는 반도체 장치 및 이의 동작 방법 - Google Patents

Cmos 회로를 포함하는 반도체 장치 및 이의 동작 방법 Download PDF

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Abstract

본 발명은 CMOS 회로를 포함하는 반도체 장치 및 이의 동작 방법에 관한 것이다. 본 발명의 실시예에 따른 반도체 장치는 반도체 회로, 컨트롤러, 및 전압 생성기를 포함한다. 반도체 회로는 온도의 증가에 따라 입력과 출력 사이의 지연 시간이 감소하기 위한 구동 전압으로 동작한다. 컨트롤러는 온도의 변화에 따른 PMOS 트랜지스터의 소스-드레인 전류 및 NMOS 트랜지스터의 소스-드레인 전류 사이의 차이에 기초하여, CMOS 회로의 오동작을 판단한다. 전압 생성기는 컨트롤러의 오동작 판단에 기초하여, PMOS 트랜지스터 또는 NMOS 트랜지스터에 인가되는 바디-바이어스 전압을 생성 또는 조절한다. 본 발명에 따르면, 저전압으로 동작하는 CMOS 회로에서 발생되는 오동작 및 성능 열화가 감소될 수 있다.

Description

CMOS 회로를 포함하는 반도체 장치 및 이의 동작 방법{SEMICONDUCTOR DEVICE INCLUDING CMOS CIRCUIT AND OPERATING METHOD OF THE SAME}
본 발명은 저전압으로 동작하는 반도체 장치의 제어에 관한 것으로, 좀 더 구체적으로 CMOS 회로를 포함하는 반도체 장치 및 이의 동작 방법에 관한 것이다.
반도체 장치는 소형화, 집적화, 및 다기능화 등의 특성들에 기초하여 다양한 전자 장치들에 폭넓게 이용되고 있다. 반도체 장치는 고속 동작 및 저전력 구동에 유리한 CMOS(complementary metal-oxide semiconductor) 회로를 포함할 수 있다. CMOS 회로는 서로 상보적으로 동작하는 PMOS(p-channel MOS) 트랜지스터 및 NMOS(n-channel MOS) 트랜지스터를 포함한다. CMOS 회로는 인버터, 플립플롭, NOR, NAND, XNOR 게이트 회로 등과 같은 다양한 논리 회로를 구현하는데 이용될 수 있다.
현대 사회는 점점 더 다양한 전자 장치들을 제공하고 있으며, 예를 들어 사물 인터넷(IoT)을 위한 장치, 휴대용 전자 장치, 웨어러블 장치 등 다양한 전자 장치들이 제공되고 있다. 전자 장치들의 증가, 장시간 구동, 휴대성 확보, 저비용 고효율 구동 등 어떠한 측면을 고려하더라도, 전자 장치의 저전력 구동 기술은 항상 핵심적으로 요구된다.
최근에는, CMOS 회로를 포함하는 반도체 장치에서, near-threshold voltage (NTV) 또는 sub-threshold voltage (STV)와 같은 저전압을 이용한 회로 동작 기술이 각광받고 있다. 다만, 이와 같은 반도체 회로가 저전압으로 동작하는 과정에서, 기존의 super-threshold voltage에 기초한 동작에서 발생되지 않았던 오동작 또는 성능 열화가 발생될 수 있다. 따라서, 저전압으로 동작하는 반도체 장치의 오동작 또는 성능 열화를 방지하기 위한 요구가 제기되고 있다.
본 발명은 온도의 변화에 따라, 저전압으로 동작하는 CMOS 회로에서 발생되는 오동작 및 성능 열화를 감소시킬 수 있는 반도체 장치 및 이의 동작 방법을 제공할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 반도체 회로, 컨트롤러, 및 전압 생성기를 포함한다. 반도체 회로는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 CMOS 회로를 포함하되, 온도의 증가에 따라 입력과 출력 사이의 지연 시간이 감소하기 위한 구동 전압(저전압)으로 동작한다. 컨트롤러는 온도의 변화에 따른, PMOS 트랜지스터의 제1 소스-드레인 전류 및 NMOS 트랜지스터의 제2 소스-드레인 전류 사이의 제1 차이에 기초하여 CMOS 회로의 오동작을 판단한다. 전압 생성기는 컨트롤러의 판단에 기초하여, PMOS 트랜지스터 또는 NMOS 트랜지스터에 인가되는 바디-바이어스 전압을 생성하거나 조절한다.
일례로, 컨트롤러는 특성 테이블 및 오동작 기준 테이블을 참조하여 오동작을 판단할 수 있다. 특성 테이블은 반도체 회로의 동작 조건의 변화에 따른, 제1 및 제2 소스-드레인 전류들의 크기에 대한 정보를 포함할 수 있다. 동작 조건은 반도체 회로의 온도, 반도체 회로의 구동 전압, CMOS 회로에 인가되는 클럭 신호의 크기, 또는 PMOS 트랜지스터 또는 NMOS 트랜지스터의 채널 폭을 포함할 수 있다. 오동작 기준 테이블은 오동작을 판단하기 위한 제1 차이의 임계 값에 대한 정보를 포함할 수 있다. 컨트롤러는 오동작 기준 테이블을 참조하여 제1 차이가 임계 값보다 큰지 판단하고, 제1 차이가 임계 값보다 큰 경우, 특성 테이블을 참조하여 바디-바이어스 제어 신호를 전압 생성기에 제공할 수 있다.
일례로, 전압 생성기는 온도의 증가에 따라, 제1 차이가 임계 값보다 큰 경우, NMOS 트랜지스터에 인가되는 바디-바이어스 전압을 증가 또는 감소시킬 수 있다. 일례로, 전압 생성기는 온도의 증가에 따라, 제1 차이가 임계 값보다 큰 경우, PMOS 트랜지스터에 인가되는 바디-바이어스 전압을 증가 또는 감소시킬 수 있다.
일례로, 반도체 회로는 PMOS 트랜지스터 또는 NMOS 트랜지스터와 다른 채널 폭을 갖는, MOS 트랜지스터를 포함하는 스페어 회로를 더 포함할 수 있다. 컨트롤러는 바디-바이어스 전압이 인가된 CMOS 회로의 오동작을 더 판단하고, CMOS 회로가 오동작으로 판단되는 경우, PMOS 트랜지스터 또는 NMOS 트랜지스터를 스페어 회로로 대체할 수 있다.
일례로, 컨트롤러는 바디-바이어스 전압이 인가됨에 따른, PMOS 트랜지스터의 제3 소스-드레인 전류 및 NMOS 트랜지스터의 제4 소스-드레인 전류 사이의 제2 차이와 임계 값을 비교할 수 있다. 컨트롤러는 제2 차이가 임계 값보다 큰 경우, PMOS 트랜지스터 또는 NMOS 트랜지스터를 상기 스페어 회로로 대체할 수 있다. 또는, 컨트롤러는 바디-바이어스 전압이 기준 바이어스 전압보다 큰 경우, PMOS 트랜지스터 또는 NMOS 트랜지스터를 상기 스페어 회로로 대체할 수 있다.
본 발명의 실시예에 따른 CMOS 회로를 포함하는 반도체 장치의 동작 방법은 온도의 증가에 따라 입력과 출력 사이의 지연 시간이 감소하기 위한 구동 전압으로 동작하는 CMOS 회로에 게이트 전압을 인가하는 단계, 온도의 변화에 따른, CMOS 회로의 PMOS 트랜지스터에 흐르는 제1 소스-드레인 전류 및 CMOS 회로의 NMOS 트랜지스터에 흐르는 제2 소스-드레인 전류 사이의 차이를 측정하는 단계, 상기 차이에 기초하여 CMOS 회로의 오동작을 판단하는 단계, 및 CMOS 회로가 오동작으로 판단되는 경우, PMOS 트랜지스터 또는 NMOS 트랜지스터에 바디-바이어스 전압을 인가하는 단계를 포함한다.
본 발명의 실시예에 따른 CMOS 회로를 포함하는 반도체 장치 및 이의 동작 방법은 바디-바이어스 전압을 이용하여, 온도의 변화에 따라 발생되는 PMOS 트랜지스터와 NMOS 트랜지스터 사이의 특성 차이를 감소시킬 수 있고, 이러한 특성 차이로 인한 반도체 회로의 오동작 및 성능 열화를 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 블록도이다.
도 2는 도 1의 반도체 회로의 온도 역전 효과를 설명하기 위한 그래프이다.
도 3은 도 1의 반도체 회로에서 온도의 변화에 따른 PMOS 소스-드레인 전류 및 NMOS 소스-드레인 전류의 크기를 도시한 그래프이다.
도 4는 도 1의 반도체 회로에서 온도의 변화에 따른 PMOS 소스-드레인 전류와 NMOS 소스-드레인 전류 사이의 차이를 도시한 그래프이다.
도 5는 도 1의 반도체 회로에서 온도의 변화에 따른 PMOS 소스-드레인 전류와 NMOS 소스-드레인 전류 사이의 차이를 도시한 그래프이다.
도 6a 내지 도 6d는 도 1의 반도체 회로에서 온도의 변화에 따른 오동작의 발생을 설명하기 위한 그래프이다.
도 7은 도 1의 반도체 회로의 NMOS 트랜지스터에 인가되는 바디-바이어스 전압 레벨에 따른 NMOS 소스-드레인 전류의 크기를 도시한 그래프이다.
도 8은 도 1의 반도체 회로의 NMOS 트랜지스터의 채널 폭에 따른 NMOS 소스-드레인 전류의 크기를 도시한 그래프이다.
도 9는 본 발명의 실시예에 따른 반도체 제어 시스템의 블록도이다.
도 10은 도 9의 회로 설계 장치의 예시적인 블록도이다.
도 11은 도 9의 반도체 제어 시스템을 이용한 반도체 장치의 제어 방법의 순서도이다.
도 12는 도 1의 반도체 장치 또는 도 9의 반도체 장치의 동작 방법의 순서도이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재된다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 블록도이다. 도 1을 참조하면, 반도체 장치(100)는 반도체 회로(110), 컨트롤러(120), 전압 생성기(130), 및 메모리(140)를 포함한다. 도 1의 반도체 장치(100)는 다양한 분야에 응용될 수 있고, 적용 대상은 제한되지 않는다. 예를 들어, 반도체 장치(100)는 실내 환경 등을 관리하는 사물 인터넷(IoT) 시스템의 일부를 구성하는 전자 장치일 수 있다.
반도체 회로(110)는 CMOS(complementary metal-oxide semiconductor) 회로를 포함할 수 있다. 반도체 회로(110)는 인버터, 플립플롭, 또는 NOR, NAND, XNOR 게이트 회로 등과 같은 다양한 논리 회로를 포함할 수 있고, CMOS 회로는 이러한 논리 회로를 구현하는데 이용될 수 있다. 반도체 회로(110)는 다양한 논리 회로들을 포함할 수 있고, 반도체 회로(110) 또는 하나의 논리 회로는 복수의 CMOS 회로를 포함할 수 있다. CMOS 회로는 서로 상보적으로 동작하는 PMOS(p-channel MOS) 트랜지스터 및 NMOS(n-channel MOS) 트랜지스터를 포함한다. PMOS 트랜지스터의 드레인 단자와 NMOS 트랜지스터의 드레인 단자는 서로 연결될 수 있고, PMOS 트랜지스터 및 NMOS 트랜지스터의 게이트 단자들에 인가되는 게이트 전압에 기초하여 PMOS 트랜지스터 또는 NMOS 트랜지스터 각각에 채널이 형성될 수 있다.
반도체 회로(110)는 NTV(near-threshold voltage) 또는 STV(sub-threshold voltage)와 같은 저전압에서 동작하도록 구현될 수 있다. 예를 들어, 저전압은 약 1V 이하의 구동 전압을 의미할 수 있고, 이러한 구동 전압은 CMOS 회로에 포함된 PMOS 트랜지스터의 소스 단자에 제공되는 VDD 전압일 수 있다. 저전압으로 동작하는 반도체 회로(110)는 온도 역전 효과(Temperature-Effect Inversion, TEI)의 특성을 가질 수 있다. 온도 역전 효과는 반도체 회로(110)가 저전압으로 동작 시에, 일반적인 동작과 달리, 온도의 증가에 따라 반도체 회로(110)의 구동 속도가 증가하는 현상을 의미한다. 이러한 온도 역전 효과는 도 2에서 구체적으로 후술된다.
저전압으로 동작하도록 구현된 반도체 회로(110)는, 전력 소모가 감소하고, 반도체 회로(110)의 발열 등에 의한 속도 저하가 방지되는 장점을 갖는다. 다만, 저전압으로 동작하는 반도체 회로(110)는 일반적인 반도체 회로에서 발생되지 않거나, 미약하게 발생되어 반도체 회로의 성능에 영향을 미치지 않았던 특성 변화가 발생될 수 있다. 구체적으로, 반도체 회로(110) 내부의 동작 상태 또는 환경의 영향에 의하여 온도가 변화할 때, PMOS 트랜지스터와 NMOS 트랜지스터의 구조적 차이에 따른 특성 차이가 발생될 수 있다. 특히, 저전압으로 동작하는 CMOS 회로에서, 온도의 증가에 따라, PMOS 트랜지스터에 흐르는 소스-드레인 전류(이하, PMOS 소스-드레인 전류)와 NMOS 트랜지스터에 흐르는 소스-드레인 전류(이하, NMOS 소스-드레인 전류)의 차이가 일반적인 동작에 비하여 크게 발생될 수 있다. 이러한 특성 차이는 도 3 내지 도 8에서 구체적으로 후술된다.
반도체 회로(110)에 포함된 PMOS 트랜지스터와 NMOS 트랜지스터 사이의 특성 차이를 보상하기 위하여, PMOS 트랜지스터 또는 NMOS 트랜지스터에 바디-바이어스 전압이 인가될 수 있다. 여기에서, '또는'의 의미는 두 개의 구성들(예를 들어, PMOS 트랜지스터 및 NMOS 트랜지스터) 중 어느 하나뿐만 아니라, 두 개의 구성들 모두를 포괄할 수 있는 개념임이 이해될 것이다. 예를 들어, NMOS 트랜지스터에 인가되는 바디-바이어스 전압이 증가할수록, NMOS 소스-드레인 전류가 증가할 수 있다. 온도의 증가에 따른 PMOS 소스-드레인 전류의 증가량이 NMOS 소스-드레인 전류의 증가량보다 큰 경우, NMOS 트랜지스터에 인가되는 바디-바이어스 전압이 증가할 수 있다.
반도체 회로(110)는 상술된 CMOS 회로 이외에 스페어 회로(115)를 더 포함할 수 있다. 스페어 회로(115)는 MOS 트랜지스터를 포함할 수 있다. MOS 트랜지스터는 PMOS 트랜지스터 또는 NMOS 트랜지스터일 수 있다. 스페어 회로(115)에 포함된 MOS 트랜지스터는 CMOS 회로에 포함된 PMOS 트랜지스터 또는 NMOS 트랜지스터와 다른 채널 폭을 가질 수 있다. 온도의 변화에 따라 발생되는 PMOS 트랜지스터와 NMOS 트랜지스터 사이의 특성 차이가 바디-바이어스 전압의 조절로 극복될 수 없거나, 바디-바이어스 전압의 조절로 인한 상당한 전력 소모를 발생시킬 수 있다. 이 경우, PMOS 트랜지스터 또는 NMOS 트랜지스터는 컨트롤러(120)의 제어 하에 스페어 회로(115)로 대체될 수 있다. 예를 들어, PMOS 트랜지스터와 NMOS 트랜지스터의 전기적 연결이 차단되고, PMOS 트랜지스터 또는 NMOS 트랜지스터와 스페어 회로(115)가 전기적으로 연결될 수 있다.
컨트롤러(120)는 반도체 회로(110)에 포함된 CMOS 회로의 오동작을 판단한다. 반도체 회로(110)가 복수의 CMOS 회로들을 포함하는 경우, 컨트롤러(120)는 복수의 CMOS 회로들 중 오동작이 발생된 CMOS 회로를 구별할 수 있다. 컨트롤러(120)는 온도의 변화에 따른 PMOS 트랜지스터와 NMOS 트랜지스터의 특성 차이를 감지할 수 있다. 이를 위하여, 컨트롤러(120)는 반도체 회로(110)로부터 PMOS 소스-드레인 전류 정보 및 NMOS 소스-드레인 전류 정보를 수신할 수 있다. 여기에서, 소스-드레인 전류 정보는 소스-드레인 전류를 미러링하거나, 소스-드레인 전류의 일부를 분류함으로써 생성된 전기적 신호일 수 있다.
컨트롤러(120)는 PMOS 소스-드레인 전류 및 NMOS 소스-드레인 전류의 차이(이하, 차이 값)에 기초하여 CMOS 회로의 오동작을 판단할 수 있다. 차이 값을 연산하기 위하여, 컨트롤러(120)는 예시적으로 PMOS 소스-드레인 전류 정보 및 NMOS 소스-드레인 전류 정보를 차동 증폭하는 차동 증폭 회로를 포함할 수 있다. 컨트롤러(120)는 차이 값이 임계 값보다 큰지(또는 이상인지) 판단할 수 있고, 이를 위하여, 컨트롤러(120)는 예시적으로 비교기를 포함할 수 있다. 여기에서, 임계 값은 CMOS 회로가 정상 동작하는 것으로 판단되는 차이 값의 최대 값으로 정의될 수 있다. 차이 값이 임계 값보다 큰(또는 이상인) 경우, 컨트롤러(120)는 차이 값이 임계 값 이하가 되도록(또는 작아지도록), PMOS 트랜지스터 또는 NMOS 트랜지스터에 인가되는 바디-바이어스 전압을 제어할 수 있다.
컨트롤러(120)는 오동작 기준 테이블을 참조하여 CMOS 회로의 오동작을 판단할 수 있다. 오동작 기준 테이블은 반도체 회로의 종류에 따른 열화 또는 오동작이 발생되는 임계 값에 대한 정보를 포함할 수 있다. 여기에서, 반도체 회로의 종류는 인버터, 플립플롭, 또는 NOR, NAND, XNOR 게이트 회로와 같이, 반도체 회로(110)에 설계되는 논리 회로들의 종류를 의미할 수 있다. 임계 값에 대한 정보는 예를 들어, 회로의 공정, 반도체 회로(110)의 온도, 또는 구동 전압(또는 게이트 전압) 등에 따라, PMOS 소스-드레인 전류가 NMOS 소스-드레인 전류보다 큰 경우, 양수를 갖고, PMOS 소스-드레인 전류가 NMOS 소스-드레인 전류보다 작은 경우, 음수를 가질 수 있다.
컨트롤러(120)는 오동작 기준 테이블을 참조하여 CMOS 회로가 포함된 논리 회로에 대한 임계 값을 추출할 수 있다. 컨트롤러(120)는 상술된 차이 값과 추출된 임계 값을 비교하여 CMOS 회로의 오동작을 판단할 수 있다. 다만, 이에 제한되지 않고, 컨트롤러(120)는 상술된 차이 값을 별도로 측정 또는 수신하지 않고 CMOS 회로의 오동작을 판단할 수 있다. 예를 들어, 컨트롤러(120)는 논리 회로의 종류와 같은 다양한 동작 조건에 대응되는 오동작 기준 테이블의 임계 값을 이용하여 CMOS 회로의 오동작을 판단할 수 있다. 오동작 기준 테이블은 메모리(140)에 기록될 수 있다. 다만, 이에 제한되지 않고, 컨트롤러(120)는 호스트(미도시) 또는 반도체 설계 장치(미도시) 등으로부터 생성 및 기록된 오동작 기준 테이블을 참조하여 CMOS 회로의 오동작을 판단할 수 있다.
컨트롤러(120)는 특성 테이블을 참조하여 PMOS 트랜지스터 또는 NMOS 트랜지스터에 인가되는 바디-바이어스 전압을 제어할 수 있다. 특성 테이블은 반도체 회로(110)의 동작 조건의 변화에 따른 PMOS 소스-드레인 전류, NMOS 소스-드레인 전류, 또는 이의 차이 값에 대한 정보를 포함할 수 있다. 여기에서, 동작 조건은 예시적으로, 온도, CMOS 회로의 구동 전압, CMOS 회로에 인가되는 게이트 전압, PMOS 트랜지스터 및 NMOS 트랜지스터 각각에 인가되는 바디-바이어스 전압들, 및 PMOS 트랜지스터 및 NMOS 트랜지스터의 채널 폭들 중 적어도 하나일 수 있다.
컨트롤러(120)는 특성 테이블을 참조하여 현재 반도체 회로(110)의 동작 조건에 따른 PMOS 소스-드레인 전류, NMOS 소스-드레인 전류, 또는 이의 차이 값을 추출할 수 있다. 또한, 컨트롤러(120)는 차이 값이 임계 값 이하가 되는(또는 작아지는) 바디-바이어스 전압 레벨을 추출할 수 있다. 컨트롤러(120)는 추출된 바디-바이어스 전압 레벨에 기초하여 전압 생성기(130)를 제어하기 위한 바디-바이어스 제어 신호를 생성할 수 있다. 특성 테이블은 메모리(140)에 기록될 수 있다. 다만 이에 제한되지 않고, 컨트롤러(120)는 호스트(미도시) 또는 반도체 설계 장치(미도시) 등으로부터 생성 및 기록된 특성 테이블을 참조하여 바디-바이어스 전압을 제어할 수 있다.
전압 생성기(130)는 반도체 회로(110)에 제공할 전압을 생성한다. 전압 생성기(130)는 반도체 회로(110)의 저전압 동작을 위한 구동 전압을 생성할 수 있다. 예를 들어, 전압 생성기(130)는 약 1V 이하의 초저전압(Ultra-Low Voltage, ULV) 레벨의 구동 전압을 생성하여 반도체 회로(110)에 제공할 수 있다.
전압 생성기(130)는 바디-바이어스 생성기(135)를 포함한다. 바디-바이어스 생성기(135)는 PMOS 트랜지스터의 바디 또는 NMOS 트랜지스터의 바디에 인가되는 전압을 생성할 수 있다. 바디-바이어스 생성기(135)는 컨트롤러(120)의 오동작 판단에 따라, PMOS 트랜지스터 또는 NMOS 트랜지스터에 인가되는 바디-바이어스 전압을 생성하거나 조절할 수 있다. 이를 위하여, 바디-바이어스 생성기(135)는 컨트롤러(120)의 오동작 판단에 기초하여 생성된 바디-바이어스 제어 신호를 수신할 수 있다.
메모리(140)는 컨트롤러(120)의 관리 및 제어 동작 시에 발생되는 다양한 연산 정보 또는 결과 정보 등을 저장하도록 구성될 수 있다. 예를 들어, 메모리(140)는 반도체 회로(110)를 동작시키기 위한 구동 전압 레벨에 대한 정보, 반도체 회로(110)에 입력되는 클럭 신호에 대한 정보, 반도체 회로(110)의 출력 결과에 대한 정보, 컨트롤러(120)의 오동작 판단 결과에 대한 정보, 바디-바이어스 전압 레벨에 대한 정보, 오동작 기준 테이블 및 특성 테이블 등을 저장하도록 구성될 수 있다. 메모리(140)는 불휘발성 메모리 장치 또는 휘발성 메모리 장치를 포함할 수 있다.
도 2는 도 1의 반도체 회로의 온도 역전 효과를 설명하기 위한 그래프이다. 도 2를 참조하면, 가로축은 온도를 나타내고, 세로축은 도 1의 반도체 회로(110)의 지연 시간을 나타낸다. 여기에서, 지연 시간은 반도체 회로(110) 내부로 신호가 전파될 때, 발생되는 전파 지연(Propagation delay) 시간일 수 있다. 반도체 회로(110)의 지연 시간은 반도체 회로(110)의 동작 속도와 관련된다. 도 2는 반도체 회로(110)의 구동 전압이 제1 전압(V1), 제2 전압(V2), 또는 제3 전압(V3)일 때, 온도에 따른 반도체 회로(110)의 지연 시간을 나타낸다. 제1 전압(V1)은 제2 전압(V2)보다 높은 전압 레벨을 갖고, 제2 전압(V2)은 제3 전압(V3)보다 높은 전압 레벨을 갖는다.
제1 내지 제3 전압들(V1~V3)은 상술된 NTV 또는 STV와 같은 저전압 레벨일 수 있다. 이 경우, 온도의 증가에 따라, 반도체 회로(110)의 지연 시간이 감소하는 온도 역전 효과가 발생한다. 구동 전압 레벨이 낮을수록, 온도 상승에 따른 지연 시간의 감소량이 증가할 수 있다. 기존의 저전압을 초과하는 전압 레벨에서 구동되는 반도체 회로의 지연 시간은 온도의 증가에 따라 증가한다. 즉, 발열 등에 의한 온도의 상승에 따라 반도체 회로의 구동 속도가 감소하므로, 구동 속도의 확보를 위하여, 반도체 장치(100)의 엄격한 온도 관리가 요구되었다. 반면, 도 2와 같은 온도 역전 효과의 특성을 갖는 반도체 회로(110)는 온도의 상승에 따라 반도체 회로(110)의 구동 속도가 증가하므로, 구동 속도의 확보를 위한 제약이 감소한다. 이에 따라, 반도체 장치(100)의 저전력 동작 및 고속 동작이 확보될 수 있다.
도 3은 도 1의 반도체 회로에서 온도의 변화에 따른 PMOS 소스-드레인 전류 및 NMOS 소스-드레인 전류의 크기를 도시한 그래프이다. 도 3을 참조하면, 가로축은 도 1의 반도체 회로(110)의 온도를 나타내고, 세로축은 전류의 크기를 나타낸다. PMOS 트랜지스터의 채널 폭은 약 720nm이고, NMOS 트랜지스터의 채널 폭은 약 270nm인 것으로 가정한다. PMOS 트랜지스터의 게이트 단자 및 NMOS 트랜지스터의 게이트 단자에 0.5V의 피크 값을 갖는 클럭 신호가 인가되는 것으로 가정한다.
PMOS 소스-드레인 전류(Ipds) 및 NMOS 소스-드레인 전류(Inds)는 온도의 증가에 따라 증가한다. 여기에서, PMOS 소스-드레인 전류(Ipds)는 PMOS 트랜지스터에 채널이 형성될 때, 예를 들어 클럭 신호가 0V일 때의 소스-드레인 전류를 의미할 수 있다. 또한, NMOS 소스-드레인 전류(Inds)는 NMOS 트랜지스터에 채널이 형성될 때, 예를 들어 클럭 신호가 0.5V일 때의 소스-드레인 전류를 의미할 수 있다. 온도의 증가에 따른 PMOS 소스-드레인 전류(Ipds)의 증가량은 NMOS 소스-드레인 전류(Inds)의 증가량보다 클 수 있다. CMOS 회로의 온도가 증가할수록, PMOS 소스-드레인 전류(Ipds) 및 NMOS 소스-드레인 전류(Inds)의 차이는 증가한다. 즉, CMOS 회로의 온도가 증가할수록, PMOS 트랜지스터와 NMOS 트랜지스터 사이의 특성 차이가 크게 발생하고, 이로 인한 반도체 회로(110)의 오동작이 발생될 수 있다.
도 4는 도 1의 반도체 회로에서 온도의 변화에 따른 PMOS 소스-드레인 전류와 NMOS 소스-드레인 전류 사이의 차이를 도시한 그래프이다. 도 4를 참조하면, 가로축은 도 1의 반도체 회로(110)의 온도를 나타내고, 세로축은 전류의 크기를 나타낸다. PMOS 트랜지스터의 채널 폭은 약 720nm이고, NMOS 트랜지스터의 채널 폭은 약 270nm인 것으로 가정한다. PMOS 트랜지스터의 게이트 단자 및 NMOS 트랜지스터의 게이트 단자에 0.5V의 피크 값을 갖는 클럭 신호가 인가되는 것으로 가정한다. 즉, CMOS 회로에 인가되는 게이트 전압은 클럭 주파수에 따라 0V와 0.5V를 반복하는 클럭 신호일 수 있다.
PMOS 소스-드레인 전류와 NMOS 소스-드레인 전류 사이의 차이 값(Ipds-Inds)은 온도의 증가에 따라 증가한다. 도 3과 같이, PMOS 소스-드레인 전류(Ipds)는 PMOS 트랜지스터에 채널이 형성될 때의 소스-드레인 전류이고, NMOS 소스-드레인 전류(Inds)는 NMOS 트랜지스터에 채널이 형성될 때의 소스-드레인 전류일 수 있다. PMOS 소스-드레인 전류와 NMOS 소스-드레인 전류 사이의 차이 값(Ipds-Inds)은 PMOS 트랜지스터와 NMOS 트랜지스터 각각의 구조에 따른 특성 차이에 의하여 결정되는 동작 속도, 부하 구동 능력(Driving a Capacitive Load) 등을 판단하는 지표일 수 있다.
CMOS 회로의 온도가 증가할수록, 차이 값(Ipds-Inds)이 증가하므로, PMOS 트랜지스터의 채널이 형성되고 소멸되는 시점과 NMOS 트랜지스터의 채널이 소멸되고 형성되는 타이밍이 서로 달라질 수 있다. 예를 들어, 클럭 신호가 0V일 때, PMOS 트랜지스터에 채널이 형성되고, NMOS 트랜지스터에 채널이 소멸되어야 하나, 온도의 증가에 따라, 채널의 형성 및 소멸이 동시에 발생되지 않을 수 있다. 이 경우, CMOS 회로로부터 출력되는 신호가 기대되는 신호와 달라질 수 있고, 반도체 회로(110)에 오동작이 발생될 수 있다.
도 5는 도 1의 반도체 회로에서 온도의 변화에 따른 PMOS 소스-드레인 전류와 NMOS 소스-드레인 전류 사이의 차이를 도시한 그래프이다. 도 5를 참조하면, 가로축은 도 1의 반도체 회로(110)의 온도를 나타내고, 세로축은 전류의 크기를 나타낸다. PMOS 트랜지스터의 채널 폭은 약 720nm이고, NMOS 트랜지스터의 채널 폭은 약 270nm인 것으로 가정한다. PMOS 트랜지스터의 게이트 단자 및 NMOS 트랜지스터의 게이트 단자에 0.4V의 피크 값을 갖는 클럭 신호가 인가되는 것으로 가정한다. 즉, CMOS 회로에 인가되는 게이트 전압은 클럭 주파수에 따라 0V와 0.4V를 반복하는 클럭 신호일 수 있다.
PMOS 소스-드레인 전류와 NMOS 소스-드레인 전류 사이의 차이 값(Ipds-Inds)은 온도의 증가에 따라 증가한다. 도 4와 비교하여, CMOS 회로에 인가되는 게이트 전압의 크기는 0.1V 감소하였다. 이 경우, 온도의 증가에 따라, 차이 값(Ipds-Inds)은 지수적으로 증가하는 것으로 나타날 수 있다. 따라서, 저전력 구동을 위하여 반도체 회로(110)의 구동 전압을 낮추는 경우, 온도의 증가에 따른 PMOS 트랜지스터와 NMOS 트랜지스터 사이의 특성 차이가 더 크게 발생할 수 있고, 오동작의 발생 가능성이 증가할 수 있다.
도 6a 내지 도 6d는 도 1의 반도체 회로에서 온도의 변화에 따른 오동작의 발생을 설명하기 위한 그래프이다. 도 6a 내지 도 6d는 온도의 변화 및 반도체 회로(110)를 동작하기 위한 클럭 신호의 전압 레벨에 따른, 반도체 회로(110)의 동작 변화를 나타낸다. 도 6a 내지 도 6d에서, 가로축은 시간을 나타내고, 세로축은 입력 데이터, 클럭 신호, 및 출력 데이터의 전압 레벨을 나타낸다. 반도체 회로(110)는 CMOS 회로를 포함하는 D-플립플롭을 포함하는 것으로 가정한다. D-플립플롭의 정상 동작 시에, 출력 데이터는 소정의 시간이 지연된 입력 데이터의 파형을 갖는 것으로 나타난다.
도 6a는 40℃도의 온도에서, 0.5V의 피크 값을 갖는 클럭 신호에 기초하여 동작하는 반도체 회로의 입출력 데이터를 설명하기 위한 그래프이다. 40℃의 온도에서, 반도체 회로(110)에 포함된 D-플립플롭은 정상적으로 동작하는 것으로 나타난다. 즉, D-플립플롭에 포함된 CMOS 회로는 정상적으로 동작한다. D-플립플롭은 클럭 신호의 상승 엣지에서 입력 데이터의 전압 레벨인 0.5V 또는 0V를 출력 데이터로 출력할 수 있다.
도 6b는 45℃의 온도에서, 0.5V의 피크 값을 갖는 클럭 신호에 기초하여 동작하는 반도체 회로의 입출력 데이터를 설명하기 위한 그래프이다. 도 6a에서의 설명되는 D-플립플롭과 도 6b에서 설명되는 D-플립플롭은 동일하고, 도 6b에 도시된 입력 데이터 및 클럭 신호는 도 6a에 도시된 입력 데이터 및 클럭 신호와 동일하다. 다만, 반도체 회로(110)의 온도가 40℃에서 45℃로 상승한다. 이 경우, D-플립플롭에 포함된 CMOS 회로에 오동작이 발생할 수 있다. D-플립플롭은 클럭 신호의 하강 엣지에서 입력 데이터의 전압 레벨인 0V와 다른 0.5V를 출력 데이터로 출력할 수 있다.
구체적으로, 온도의 증가에 따라, CMOS 회로에 포함된 PMOS 트랜지스터와 NMOS 트랜지스터 사이의 특성 차이가 더 크게 나타날 수 있다. 이로 인하여, 클럭 신호의 하강 엣지에서 PMOS 트랜지스터 및 NMOS 트랜지스터가 상보적으로 동작하지 않을 수 있다. 즉, PMOS 트랜지스터 및 NMOS 트랜지스터에 채널들이 동시에 형성되거나 동시에 소멸될 수 있다. 이러한 오동작에 근거하여, 출력 데이터가 입력 데이터와 다르게 나타날 수 있다.
도 6c는 30℃의 온도에서, 0.4V의 피크 값을 갖는 클럭 신호에 기초하여 동작하는 반도체 회로의 입출력 데이터를 설명하기 위한 그래프이다. 30℃의 온도에서, 반도체 회로(110)에 포함된 CMOS 회로는 정상적으로 동작한다. D-플립플롭은 클럭 신호의 상승 엣지에서 입력 데이터의 전압 레벨인 0.4V 또는 0V를 출력 데이터로 출력할 수 있다.
도 6d는 35℃의 온도에서, 0.4V의 피크 값을 갖는 클럭 신호에 기초하여 동작하는 반도체 회로의 입출력 데이터를 설명하기 위한 그래프이다. 도 6d에서 설명되는 D-플립플롭과 도 6c에서 설명되는 D-플립플롭은 동일하고, 도 6d에 도시된 입력 데이터 및 클럭 신호는 도 6c에 도시된 입력 데이터 및 클럭 신호와 동일하다. 다만, 반도체 회로(110)의 온도가 30℃에서 35℃로 상승한다. 이 경우, D-플립플롭에 포함된 CMOS 회로에 오동작이 발생할 수 있다. D-플립플롭은 클럭 신호의 하강 엣지에서 입력 데이터의 전압 레벨인 0V와 다른 0.4V를 출력 데이터로 출력할 수 있다.
도 6b와 비교하여, 반도체 회로(110)가 동작하는 전압 레벨이 낮아질수록, 오동작이 발생하는 온도는 낮아질 수 있다. 이는 도 4 및 도 5에서 상술된 바와 같이, 반도체 회로(110)가 저전압으로 동작할수록, 온도에 따른 PMOS 소스-드레인 전류와 NMOS 소스-드레인 전류 사이의 차이 값(Ipds-Inds)이 지수적으로 증가하기 때문이다. 즉, 반도체 회로(110)가 저전압으로 동작할수록, PMOS 트랜지스터와 NMOS 트랜지스터 사이의 특성 차이가 더 커지고, 이로 인한 오동작이 더욱 빈번하게 발생될 수 있다.
도 7은 도 1의 반도체 회로의 NMOS 트랜지스터에 인가되는 바디-바이어스 전압 레벨에 따른 NMOS 소스-드레인 전류의 크기를 도시한 그래프이다. 도 7을 참조하면, 가로축은 도 1의 반도체 회로(110)의 온도를 나타내고, 세로축은 전류의 크기를 나타낸다. NMOS 트랜지스터의 채널 폭은 270nm이고, NMOS 트랜지스터의 게이트 단자에 0.5V의 게이트 전압이 인가되는 것으로 가정한다. 도 7은 NMOS 트랜지스터에 인가되는 바디-바이어스 전압이 -0.1V, -0.04V, 0V, 0.04V, 및 0.1V일 때의 NMOS 소스-드레인 전류의 크기를 도시한다. 설명의 편의상 도 1의 도면 부호를 참조하여, 도 7이 설명된다.
도 3에서 상술하였듯이, 온도의 증가에 따라, NMOS 소스-드레인 전류의 크기는 증가한다. 다만, NMOS 트랜지스터의 바디에 인가되는 바디-바이어스 전압 레벨에 따라 NMOS 소스-드레인 전류의 크기는 다를 수 있다. 또한, 도시하지 않았으나, PMOS 트랜지스터의 바디에 인가되는 바디-바이어스 전압 레벨에 따라 PMOS 소스-드레인 전류의 크기는 다를 수 있다. 다만, NMOS 트랜지스터와 PMOS 트랜지스터에 동일한 바디-바이어스 전압을 인가하는 경우, NMOS 트랜지스터와 PMOS 트랜지스터의 특성이 서로 다르므로, NMOS 소스-드레인 전류의 변화량과 PMOS 소스-드레인 전류의 변화량은 다를 수 있다.
바디-바이어스 전압 레벨이 증가할수록, NMOS 소스-드레인 전류의 크기는 증가한다. 온도가 증가할수록, PMOS 소스-드레인 전류의 증가량이 NMOS 소스-드레인 전류의 증가량보다 크므로, NMOS 소스-드레인 전류의 크기를 증가시킬 필요성이 요구된다. 따라서, 온도가 증가할 때, 컨트롤러(120)는 특성 테이블 및 오동작 기준 테이블을 참조하여, NMOS 트랜지스터에 인가되는 바디-바이어스 전압 레벨이 증가되도록 바디-바이어스 생성기(135)를 제어할 수 있다. 또는, 온도가 증가할 때, PMOS 소스-드레인 전류의 크기를 감소시키기 위하여, 컨트롤러(120)는 PMOS 트랜지스터에 인가되는 바디-바이어스 전압 레벨이 증가되도록 바디-바이어스 생성기(135)를 제어할 수 있다.
도 8은 도 1의 반도체 회로의 NMOS 트랜지스터의 채널 폭에 따른 NMOS 소스-드레인 전류의 크기를 도시한 그래프이다. 도 8을 참조하면, 가로축은 도 1의 반도체 회로(110)의 온도를 나타내고, 세로축은 전류의 크기를 나타낸다. NMOS 트랜지스터의 게이트 단자에 0.5V의 게이트 전압이 인가되는 것으로 가정한다. 도 8은 NMOS 트랜지스터의 채널 폭이 100nm, 200nm, 300nm, 400nm, 및 500nm일 때의 NMOS 소스-드레인 전류의 크기를 도시한다. 설명의 편의상 도 1의 도면 부호를 참조하여, 도 8이 설명된다.
NMOS 트랜지스터의 채널 폭이 증가할수록, NMOS 소스-드레인 전류의 크기는 증가한다. 온도가 증가할수록, PMOS 소스-드레인 전류의 증가량이 NMOS 소스-드레인 전류의 증가량보다 크므로, NMOS 소스-드레인 전류의 크기를 증가시킬 필요성이 요구된다. 바디-바이어스 전압 레벨을 증가시키는 경우보다, 채널 폭을 증가시키는 경우에 NMOS 소스-드레인 전류의 증가량이 더 크다. 따라서, 바디-바이어스 전압에 의하여 PMOS 트랜지스터와 NMOS 트랜지스터 사이의 특성 차이를 낮추기 어려운 경우, 스페어 회로(115)가 이용될 수 있다. 또는, 요구되는 바디-바이어스 전압 레벨이 기준 바이어스 보다 높아, 높은 전력 소모를 유발시켜 저전력 구동의 이점을 갖지 못하는 경우에도 스페어 회로(115)가 이용될 수 있다.
온도 변화에 따라 NMOS 트랜지스터 또는 PMOS 트랜지스터의 채널폭을 변경하기 위하여, 스페어 회로(115)는 PMOS 트랜지스터 또는 NMOS 트랜지스터와 다른 채널 폭을 갖는 MOS 트랜지스터(NMOS 트랜지스터 또는 PMOS 트랜지스터)를 포함할 수 있다. 예를 들어, 스페어 회로(115)는 NMOS 트랜지스터보다 큰 채널 폭을 갖는 MOS 트랜지스터를 포함할 수 있고, 컨트롤러(120)는 NMOS 트랜지스터를 스페어 회로(115)로 대체하도록 반도체 회로(110)를 제어할 수 있다. 또는, 스페어 회로(115)는 PMOS 트랜지스터보다 작은 채널 폭을 갖는 MOS 트랜지스터를 포함할 수 있고, 컨트롤러(120)는 PMOS 트랜지스터를 스페어 회로(115)로 대체하도록 반도체 회로(110)를 제어할 수 있다.
도 9는 본 발명의 실시예에 따른 반도체 제어 시스템의 블록도이다. 도 9를 참조하면, 반도체 제어 시스템(1000)은 반도체 장치(1100) 및 컴퓨팅 장치(1200)를 포함할 수 있다. 반도체 장치(1100)는 반도체 회로(1110)를 포함할 수 있다. 반도체 회로(1110)는 CMOS 회로를 포함할 수 있고, 도 1의 반도체 회로(110)와 실질적으로 동일할 수 있다. 또한, 반도체 회로(1110)는 스페어 회로(1115)를 더 포함할 수 있고, 스페어 회로(1115)는 도 1의 스페어 회로(115)와 실질적으로 동일할 수 있다.
컴퓨팅 장치(1200)는 반도체 장치(1100)를 제어하기 위한 정보를 생성하도록 구성될 수 있다. 컴퓨팅 장치(1200)는 반도체 회로(1110)의 온도 변화에 따라 발생되는 PMOS 트랜지스터 및 NMOS 트랜지스터 사이의 특성 차이를 감지하고, 감지된 특성 차이에 기초하여 반도체 장치(1100)를 제어하기 위한 정보를 생성할 수 있다. 구체적으로 도시되지 않았으나, 컴퓨팅 장치(1200)는 특성 차이를 감지하기 위하여, 반도체 회로(1110)의 온도를 측정하는 온도 센서, PMOS 소스-드레인 전류 및 NMOS 소스-드레인 전류를 측정하는 전류계, 반도체 회로의 구동 전압, CMOS 회로에 인가되는 게이트 전압, 또는 바디-바이어스 전압을 측정하는 전압계를 포함할 수 있다.
컴퓨팅 장치(1200)는 반도체 회로(1110)에 포함된 CMOS 회로의 오동작을 판단하기 위한 정보를 생성하도록 구성될 수 있다. 이를 위하여, 컴퓨팅 장치(1200)는 반도체 회로(1110)에 NTV 또는 STV와 같은 저전압을 구동 전압으로 제공할 수 있고, 반도체 회로(1110)의 특성 정보를 수신하기 위하여 임의로 생성된 게이트 전압을 CMOS 회로에 제공할 수 있다. 게이트 전압은 PMOS 트랜지스터 및 NMOS 트랜지스터의 게이트 단자들에 입력될 수 있다. 게이트 전압은 클럭 주파수를 갖는 클럭 신호일 수 있다. 즉, 컴퓨팅 장치(1200)는 온도에 따른 PMOS 소스-드레인 전류 및 NMOS 소스-드레인 전류를 측정하기 위하여, 반도체 장치(1100)에 다양한 전압들을 제공할 수 있다.
컴퓨팅 장치(1200)는 측정된 PMOS 소스-드레인 전류 및 NMOS 소스-드레인 전류에 기초하여 특성 테이블(Ta)을 생성할 수 있다. 특성 테이블(Ta)에 포함된 정보들은 테이블 형태로 컴퓨팅 장치(1200)에서 관리될 수 있으나, 이에 제한되지 않는다. 컴퓨팅 장치(1200)는 반도체 회로(1110)로부터 동작 조건의 변화에 따라 측정된 PMOS 소스-드레인 전류, NMOS 소스-드레인 전류, 또는 이의 차이 값에 대한 정보를 테이블 형태로 기록함으로써, 특성 테이블(Ta)을 생성할 수 있다. 상술하였듯이, 특성 테이블은 동작 조건의 변화에 따른 PMOS 트랜지스터 및 NMOS 트랜지스터의 특성에 대한 정보를 포함한다.
컴퓨팅 장치(1200)는 측정된 PMOS 소스-드레인 전류 및 NMOS 소스-드레인 전류에 기초하여 오동작 기준 테이블(Tb)을 생성할 수 있다. 오동작 기준 테이블(Tb)에 포함된 정보들은 테이블 형태로 컴퓨팅 장치(1200)에서 관리될 수 있으나, 이에 제한되지 않는다. 컴퓨팅 장치(1200)는 반도체 회로(1110)의 종류에 따른 열화 또는 오동작이 발생되는 임계 값에 대한 정보를 테이블 형태로 기록함으로써, 오동작 기준 테이블(Tb)을 생성할 수 있다. 예를 들어, 컴퓨팅 장치(1200)는 인버터, 플립플롭, NOR, NAND, XNOR 게이트 회로와 같은 다양한 논리 회로들에 대한 임계 값을 기록함으로써, 오동작 기준 테이블(Tb)을 생성할 수 있다. 상술하였듯이, 임계 값은 CMOS 회로가 정상 동작하는 것으로 판단되는, PMOS 소스-드레인 전류 및 NMOS 소스-드레인 전류의 차이 값의 최대 값으로 정의될 수 있다.
특성 테이블(Ta) 및 오동작 기준 테이블(Tb)은 반도체 회로(1110)의 오동작을 판단하는데 참조될 수 있다. 예시적으로, 특성 테이블(Ta) 및 오동작 기준 테이블(Tb)은 반도체 장치(1100)의 메모리(미도시)에 저장되도록 반도체 장치(1100)에 전달될 수 있다. 또는, 특성 테이블(Ta) 및 오동작 기준 테이블(Tb)에 포함된 정보들 중 반도체 장치(1100)의 바디-바이어스 전압을 제어하거나 오동작을 판단하기 위하여 요구되는 정보들이 선택되어 반도체 장치(1100)에 전달될 수 있다.
도 10은 도 9의 컴퓨팅 장치의 예시적인 블록도이다. 도 10의 블록도는 반도체 회로(1110)에 인가되는 바디-바이어스 전압 레벨을 판단하거나, 스페어 회로(1115)를 이용하는 기준을 판단하기 위한 정보를 수집 및 생성하기 위한 예시적인 구성으로 이해될 것이고, 컴퓨팅 장치(1200)의 구조가 이에 제한되지 않을 것이다. 도 10을 참조하면, 컴퓨팅 장치(1200)는 입출력 인터페이스(1210), 프로세서(1220), 메모리(1230), 스토리지(1240), 및 버스(1250)를 포함할 수 있다. 예시적으로, 컴퓨팅 장치(1200)는 정보를 처리, 생성, 및 기록하는 컴퓨터 장치로 구현될 수 있으나, 이에 제한되지 않는다. 설명의 편의상 도 9의 도면 부호를 참조하여, 도 10이 설명된다.
입출력 인터페이스(1210)는 반도체 장치(1100)로부터 온도, 소스-드레인 전류, 구동 전압, CMOS 회로에 인가되는 게이트 전압, 또는 바디-바이어스 전압에 대한 정보를 입력 받도록 구성된다. 입출력 인터페이스(1210)는 반도체 장치(1100)로부터 수신된 정보를 버스(1250)를 통하여 프로세서(1220), 메모리(1230), 또는 스토리지(1240)에 제공할 수 있다. 또한, 입출력 인터페이스(1210)는 수신된 정보에 기초하여 생성된 특성 테이블(Ta) 또는 오동작 기준 테이블(Tb)을 반도체 장치(1100)에 제공하도록 구성될 수 있다.
프로세서(1220)는 컴퓨팅 장치(1200)의 중앙 처리 장치로의 기능을 수행할 수 있다. 프로세서(1220)는 특성 테이블(Ta) 및 오동작 기준 테이블(Tb)의 생성 등을 위하여 요구되는 제어 동작 및 연산 동작을 수행할 수 있다. 예를 들어, 프로세서(1220)의 제어에 따라, 입출력 인터페이스(1210)는 반도체 회로(1110)에 구동 전압, 클럭 신호, 또는 바디-바이어스 전압 등을 제공할 수 있고, 반도체 회로(1110)의 특성과 관련된 다양한 정보들을 수신할 수 있다. 프로세서의 제어에 따라, 수신된 정보들이 테이블 형태로 기록되어 특성 테이블(Ta) 및 오동작 기준 테이블(Tb)로 관리될 수 있다. 프로세서(1220)는 메모리(1230)의 연산 공간을 활용하여 동작할 수 있고, 스토리지(1240)로부터 운영체제를 구동하기 위한 파일들 및 어플리케이션의 실행 파일들을 읽을 수 있다. 프로세서(1220)는 운영 체제 및 다양한 어플리케이션들을 실행할 수 있다.
메모리(1230)는 프로세서(1220)에 의하여 처리되거나 처리될 예정인 데이터 및 프로세스 코드들을 저장할 수 있다. 예를 들어, 메모리(1230)는 입출력 인터페이스(1210)로부터 제공된 반도체 회로(1110)의 특성과 관련된 다양한 정보들 및 그 결과 생성된 특성 테이블(Ta) 및 오동작 기준 테이블(Tb)을 저장할 수 있다. 메모리(1230)는 컴퓨팅 장치(1200)의 주기억 장치로 이용될 수 있다.
스토리지(1240)는 운영 체제 또는 어플리케이션들에 의해 장기적인 저장을 목적으로 생성되는 데이터, 운영 체제를 구동하기 위한 파일, 또는 어플리케이션들의 실행 파일 등을 저장할 수 있다. 예를 들어, 스토리지(1240)는 반도체 회로(1110)의 특성과 관련된 다양한 정보들을 수집하고, 특성 테이블(Ta) 및 오동작 기준 테이블(Tb)을 생성하기 위한 어플리케이션의 실행을 위한 파일들을 저장할 수 있다. 스토리지(1240)는 컴퓨팅 장치(1200)의 보조 기억 장치로 이용될 수 있다.
버스(1250)는 컴퓨팅 장치(1200)의 구성 요소들 사이에서 통신 경로를 제공할 수 있다. 입출력 인터페이스(1210), 프로세서(1220), 메모리(1230), 및 스토리지(1240)는 버스(1250)를 통해 서로 데이터를 교환할 수 있다. 버스(1250)는 컴퓨팅 장치(1200)에서 이용되는 다양한 유형의 통신 포맷을 지원하도록 구성될 수 있다.
도 11은 도 9의 반도체 제어 시스템을 이용한 반도체 장치의 제어 방법의 순서도이다. 구체적으로, 도 11은 반도체 제어 시스템(1000)을 이용하여 반도체 장치(1100)를 제어하기 위한 특성 정보 또는 반도체 회로에 포함된 CMOS 회로의 오동작을 판단하기 위한 정보를 생성하는 방법의 순서도이다. 설명의 편의상, 도 9의 도면 부호를 참조하여, 도 11이 설명된다.
S110 단계에서, 반도체 장치(1100)는 온도 역전 효과를 만족하는 저전압으로 구동된다. 예를 들어, 반도체 장치(1100)는 NTV 또는 STV와 같은 저전압으로 구동될 수 있다. 이를 위하여, 컴퓨팅 장치(1200) 또는 반도체 장치(1100)에 포함된 전압 생성기(미도시)는 저전압을 구동 전압으로 반도체 회로(1110)에 제공할 수 있다.
S120 단계에서, 반도체 회로(1110)에 클럭 신호가 인가된다. 구체적으로, 반도체 회로(1110)에 포함된 CMOS 회로를 구성하는 PMOS 트랜지스터 및 NMOS 트랜지스터의 게이트 단자들에 클럭 신호가 인가될 수 있다. 클럭 신호는 클럭 주파수에 따라 하이 레벨과 로우 레벨이 반복될 수 있다. 여기에서, 하이 레벨은 NMOS 트랜지스터에 채널을 형성시키고, PMOS 트랜지스터에 채널을 소멸시키는 전압 레벨일 수 있다. 예를 들어, 하이 레벨은 구동 전압 레벨과 같을 수 있으나, 이에 제한되지 않는다. 로우 레벨은 PMOS 트랜지스터에 채널을 형성시키고, NMOS 트랜지스터에 채널을 소멸시키는 전압 레벨일 수 있다. 예를 들어, 로우 레벨은 0V일 수 있으나, 이에 제한되지 않는다.
S130 단계에서, 컴퓨팅 장치(1200)는 온도의 변화에 따른 PMOS 소스-드레인 전류 및 NMOS 소스-드레인 전류를 측정할 수 있다. 예를 들어, PMOS 소스-드레인 전류는 PMOS 트랜지스터의 게이트 단자에 로우 레벨의 클럭 신호가 인가될 때의 전류일 수 있고, NMOS 소스-드레인 전류는 NMOS 트랜지스터의 게이트 단자에 하이 레벨의 클럭 신호가 인가될 때의 전류일 수 있다. 컴퓨팅 장치(1200)는 온도의 변화에 따른 PMOS 소스-드레인 전류의 변화량, NMOS 소스-드레인 전류의 변화량을 측정하거나, PMOS 소스-드레인 전류 및 NMOS 소스-드레인 전류의 차이 값의 변화량을 측정할 수 있다.
S140 단계에서, 컴퓨팅 장치(1200)는 특성 테이블(Ta)을 생성할 수 있다. 특성 테이블(Ta)은 측정된 PMOS 소스-드레인 전류, NMOS 소스-드레인 전류, 또는 이의 차이 값에 대한 정보가 테이블 형태로 기록됨으로써, 생성될 수 있다. 특성 테이블(Ta)은 반도체 회로(1110)의 동작 조건에 따른 PMOS 소스-드레인 전류 및 NMOS 소스-드레인 전류의 크기에 대한 정보를 포함할 수 있다.
S150 단계에서, 컴퓨팅 장치(1200)는 오동작 기준 테이블(Tb)을 생성할 수 있다. 오동작 기준 테이블(Tb)은 반도체 회로(1110)의 종류에 따른 열화 또는 오동작이 발생되는 임계 값에 대한 정보가 테이블 형태로 기록됨으로써, 생성될 수 있다. 오동작 기준 테이블(Tb)은 반도체 회로(1110)의 반도체 회로의 종류에 따른 임계 값 정보를 포함할 수 있다.
도 12는 도 1의 반도체 장치 또는 도 9의 반도체 장치의 동작 방법의 순서도이다. 반도체 장치의 동작 방법은 도 11의 방법에 의하여 생성된 특성 테이블(Ta) 및 오동작 기준 테이블(Tb)을 참조하여 수행될 수 있다. 설명의 편의상, 도 1의 도면 부호를 참조하여, 도 12가 설명된다.
S210 단계에서, 반도체 장치(100)는 온도 역전 효과를 만족하는 저전압으로 구동된다. 예를 들어, 반도체 장치(100)는 NTV 또는 STV와 같은 저전압으로 구동될 수 있고, 전압 생성기(130)는 저전압을 구동 전압으로 반도체 회로(110)에 제공할 수 있다.
S220 단계에서, 반도체 회로(110)에 클럭 신호가 인가된다. 구체적으로, 반도체 회로(110)에 포함된 CMOS 회로를 구성하는 PMOS 트랜지스터 및 NMOS 트랜지스터의 게이트 단자들에 클럭 신호(게이트 전압)가 인가될 수 있다. 클럭 신호는 클럭 주파수에 따라 하이 레벨과 로우 레벨이 반복될 수 있다.
S230 단계에서, 컨트롤러(120)는 온도의 변화에 따른 PMOS 소스-드레인 전류 및 NMOS 소스-드레인 전류 사이의 차이를 측정할 수 있다. 예를 들어, PMOS 소스-드레인 전류는 PMOS 트랜지스터의 게이트 단자에 로우 레벨의 클럭 신호가 인가될 때의 전류일 수 있고, NMOS 소스-드레인 전류는 NMOS 트랜지스터의 게이트 단자에 하이 레벨의 클럭 신호가 인가될 때의 전류일 수 있다. 추가적으로, 컨트롤러(120)는 반도체 회로(110)의 온도 정보, 클럭 신호에 대한 정보, 구동 전압에 대한 정보, PMOS 트랜지스터 및 NMOS 트랜지스터의 채널 폭들에 대한 정보를 수신할 수 있다. 이러한 정보들은 컨트롤러(120)가 CMOS 회로의 오동작을 판단하는데 이용될 수 있다.
S240 단계에서, 컨트롤러(120)는 PMOS 소스-드레인 전류 및 NMOS 소스-드레인 전류 사이의 차이 값에 기초하여 CMOS 회로의 오동작을 판단할 수 있다. 컨트롤러(120)는 도 11의 S140 단계 및 S150 단계에서 생성된 특성 테이블(Ta) 및 오동작 기준 테이블(Tb)을 참조하여, CMOS 회로의 오동작을 판단할 수 있다. 컨트롤러(120)는 오동작 기준 테이블(Tb)을 참조하여, CMOS 회로에 포함된 논리 회로에 해당하는 임계 값 정보를 추출할 수 있다. 컨트롤러(120)는 PMOS 소스-드레인 전류 및 NMOS 소스-드레인 전류 사이의 차이 값을 추출된 임계 값과 비교할 수 있다. 비교 결과, 차이 값이 추출된 임계 값 이하인 경우(또는 작은 경우), 오동작이 발생되지 않은 것으로 판단하고, S230 단계가 반복된다.
비교 결과, 차이 값이 추출된 임계 값보다 큰 경우(또는 이상인 경우), 오동작이 발생되는 것으로 판단한다. 이 경우, 컨트롤러(120)는 특성 테이블(Ta)을 참조하여, 차이 값을 임계 값 이하로(또는 임계 값보다 작은 값으로) 낮추기 위한 바디-바이어스 레벨을 추출할 수 있다. 이러한 바디-바이어스 레벨은 S230 단계에서, 추가적으로 수신된 반도체 회로의 동작 조건에 대한 정보들에 대응하는 바디-바이어스 레벨을 검색함으로써, 추출될 수 있다. 컨트롤러(120)는 추출된 바디-바이어스 레벨로 바디-바이어스 전압을 조절하기 위한 바디-바이어스 제어 신호를 생성하고, 바디-바이어스 생성기(135)에 바디-바이어스 제어 신호를 제공할 수 있다. 이 후, S250 단계가 진행된다.
S250 단계에서, 바디-바이어스 생성기(135)는 바디-바이어스 전압을 PMOS 트랜지스터 또는 NMOS 트랜지스터에 인가한다. 바디-바이어스 생성기(135)는 컨트롤러(120)로부터 제공된 바디-바이어스 제어 신호에 기초하여 CMOS 회로에 제공된 바디-바이어스 전압을 조절할 수 있다.
S260 단계에서, 컨트롤러(120)는 바디-바이어스 전압이 인가된 CMOS 회로의 오동작을 다시 판단한다. 오동작을 판단하는 과정은 S240 단계와 실질적으로 동일하다. CMOS 회로의 오동작이 해결되지 않은 것으로 판단되는 경우, S270 단계가 진행된다. 오동작이 해결되지 않은 것으로 판단되는 경우는 바디-바이어스 전압으로 PMOS 트랜지스터와 NMOS 트랜지스터 사이의 특성 차이를 극복하기 어려울 만큼, 특성 차이가 큰 경우일 수 있다. 또는, 오동작이 해결되지 않은 것으로 판단되는 경우는, 요구되는 바디-바이어스 전압이 기준 바이어스 전압보다 큰 전압 레벨을 요구하여, PMOS 트랜지스터 및 NMOS 트랜지스터 사이의 특성 차이를 극복하더라도 상당한 전력 소모가 예상되는 경우일 수 있다. CMOS 회로의 오동작이 해결된 것으로 판단되는 경우, S280 단계가 진행된다.
S270 단계에서, 컨트롤러(120)는 PMOS 트랜지스터 또는 NMOS 트랜지스터를 스페어 회로(115)로 대체한다. 스페어 회로(115)는 PMOS 트랜지스터 또는 NMOS 트랜지스터와 다른 채널 폭을 갖는 MOS 트랜지스터를 포함할 수 있다. 스페어 회로(115)를 이용함으로써, 바디-바이어스 전압으로 극복하기 어려운 오동작이 극복될 수 있다.
S280 단계에서, 반도체 장치(100)의 동작 종료 여부가 판단된다. 반도체 장치(100)의 동작이 계속되는 경우, S230 단계로 다시 진행된다. 이 경우, 컨트롤러(120)는 온도의 변화에 따른 CMOS 회로의 오동작을 계속적으로 판단할 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
100, 1100: 반도체 장치 110, 1110: 반도체 회로
115, 1115: 스페어 회로 120: 컨트롤러
135: 바디-바이어스 생성기 1000: 반도체 제어 시스템

Claims (16)

  1. PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 CMOS 회로를 포함하되, 온도의 증가에 따라 입력과 출력 사이의 지연 시간이 감소하기 위한 구동 전압으로 동작하는 반도체 회로;
    온도의 변화에 따른, 상기 PMOS 트랜지스터의 제1 소스-드레인 전류 및 상기 NMOS 트랜지스터의 제2 소스-드레인 전류 사이의 제1 차이에 기초하여, 상기 CMOS 회로의 오동작을 판단하는 컨트롤러; 및
    상기 컨트롤러의 상기 판단에 기초하여, 상기 PMOS 트랜지스터 또는 상기 NMOS 트랜지스터에 인가되는 바디-바이어스 전압을 생성하거나 조절하는 전압 생성기를 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 컨트롤러는,
    특성 테이블 및 오동작 기준 테이블을 참조하여 상기 오동작을 판단하되,
    상기 특성 테이블은 상기 반도체 회로의 동작 조건의 변화에 따른, 상기 제1 소스-드레인 전류의 크기 및 상기 제2 소스-드레인 전류의 크기에 대한 정보를 포함하고,
    상기 오동작 기준 테이블은 상기 오동작을 판단하기 위한, 상기 제1 차이의 임계 값에 대한 정보를 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 컨트롤러는,
    상기 오동작 기준 테이블을 참조하여 상기 제1 차이가 상기 임계 값보다 큰지 판단하고,
    상기 제1 차이가 상기 임계 값보다 큰 경우, 상기 특성 테이블을 참조하여 바디-바이어스 제어 신호를 상기 전압 생성기에 제공하는 반도체 장치.
  4. 제2 항에 있어서,
    상기 동작 조건은,
    상기 반도체 회로의 온도, 상기 반도체 회로의 구동 전압, 상기 CMOS 회로에 인가되는 클럭 신호의 크기, 또는 상기 PMOS 트랜지스터 또는 상기 NMOS 트랜지스터의 채널 폭을 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 전압 생성기는,
    상기 온도의 증가에 따라, 상기 제1 차이가 임계 값보다 큰 경우, 상기 NMOS 트랜지스터에 인가되는 바디-바이어스 전압을 증가시키는 반도체 장치.
  6. 제1 항에 있어서,
    상기 전압 생성기는,
    상기 온도의 증가에 따라, 상기 제1 차이가 임계 값보다 큰 경우, 상기 PMOS 트랜지스터에 인가되는 바디-바이어스 전압을 증가시키는 반도체 장치.
  7. 제1 항에 있어서,
    상기 반도체 회로는,
    상기 PMOS 트랜지스터 또는 상기 NMOS 트랜지스터와 다른 채널 폭을 갖는, MOS 트랜지스터를 포함하는 스페어 회로를 더 포함하고,
    상기 컨트롤러는,
    상기 바디-바이어스 전압이 인가된 상기 CMOS 회로의 오동작을 더 판단하고, 상기 CMOS 회로가 오동작으로 판단되는 경우, 상기 PMOS 트랜지스터 또는 상기 NMOS 트랜지스터를 상기 스페어 회로로 대체하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 컨트롤러는,
    상기 바디-바이어스 전압이 인가됨에 따른, 상기 PMOS 트랜지스터의 제3 소스-드레인 전류 및 상기 NMOS 트랜지스터의 제4 소스-드레인 전류 사이의 제2 차이와 임계 값을 비교하고,
    상기 제2 차이가 상기 임계 값보다 큰 경우, 상기 PMOS 트랜지스터 또는 상기 NMOS 트랜지스터를 상기 스페어 회로로 대체하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 반도체 회로는,
    상기 PMOS 트랜지스터 또는 상기 NMOS 트랜지스터와 다른 채널 폭을 갖는 MOS 트랜지스터를 포함하는 스페어 회로를 더 포함하고,
    상기 컨트롤러는,
    상기 바디-바이어스 전압이 기준 바이어스 전압보다 큰 경우, 상기 PMOS 트랜지스터 또는 상기 NMOS 트랜지스터를 상기 스페어 회로로 대체하는 반도체 장치.
  10. CMOS 회로를 포함하는 반도체 장치의 동작 방법에 있어서,
    온도의 증가에 따라 입력과 출력 사이의 지연 시간이 감소하기 위한 구동 전압으로 동작하는 상기 CMOS 회로에 게이트 전압을 인가하는 단계;
    온도의 변화에 따른, 상기 CMOS 회로의 PMOS 트랜지스터에 흐르는 제1 소스-드레인 전류 및 상기 CMOS 회로의 NMOS 트랜지스터에 흐르는 제2 소스-드레인 전류 사이의 차이를 측정하는 단계;
    상기 차이에 기초하여, 상기 CMOS 회로의 오동작을 판단하는 단계; 및
    상기 CMOS 회로가 오동작으로 판단되는 경우, 상기 PMOS 트랜지스터 또는 상기 NMOS 트랜지스터에 바디-바이어스 전압을 인가하는 단계를 포함하는 방법.
  11. 제10 항에 있어서,
    상기 CMOS 회로의 오동작을 판단하는 단계는,
    상기 차이와 임계 값을 비교하는 단계; 및
    상기 차이가 상기 임계 값보다 큰 경우, 상기 바디-바이어스 전압을 조절하기 위한 바디-바이어스 제어 신호를 생성하는 단계를 포함하는 방법.
  12. 제11 항에 있어서,
    상기 차이와 임계 값을 비교하는 단계는,
    상기 반도체 장치의 반도체 회로의 종류에 따른 임계 값 정보를 포함하는 오동작 기준 테이블을 참조하여, 상기 임계 값을 추출하는 단계; 및
    상기 차이가 상기 추출된 임계 값보다 큰지 판단하는 단계를 포함하는 방법.
  13. 제11 항에 있어서,
    상기 바디-바이어스 제어 신호를 생성하는 단계는,
    상기 반도체 장치의 반도체 회로의 동작 조건에 따른 상기 PMOS에 흐르는 소스-드레인 전류의 크기 및 상기 NMOS에 흐르는 소스-드레인 전류의 크기에 대한 정보를 포함하는 특성 테이블을 참조하여, 상기 차이를 상기 임계 값 이하로 낮추기 위한 바디-바이어스 전압 레벨을 추출하는 단계를 포함하는 방법.
  14. 제10 항에 있어서,
    상기 바디-바이어스 전압이 인가된 상기 CMOS 회로의 오동작을 다시 판단하는 단계;
    상기 CMOS 회로가 오동작으로 판단되는 경우, 상기 PMOS 트랜지스터 또는 상기 NMOS 트랜지스터를 스페어 회로로 대체하는 단계를 더 포함하되,
    상기 스페어 회로는 상기 PMOS 트랜지스터 또는 상기 NMOS 트랜지스터와 다른 채널 폭을 갖는 MOS 트랜지스터를 포함하는 방법.
  15. 제10 항에 있어서,
    상기 게이트 전압은 클럭 주파수에 따라 서로 다른 제1 전압 레벨 및 제2 전압 레벨이 반복되는 클럭 신호이고,
    상기 제1 소스-드레인 전류는 상기 PMOS 트랜지스터의 게이트 단자에 상기 제1 전압 레벨이 인가될 때, 상기 PMOS 트랜지스터에 흐르는 소스-드레인 전류이고,
    상기 제2 소스-드레인 전류는 상기 NMOS 트랜지스터의 게이트 단자에 상기 제2 전압 레벨이 인가될 때, 상기 NMOS 트랜지스터에 흐르는 소스-드레인 전류인 방법.
  16. 제10 항에 있어서,
    상기 CMOS 회로에 상기 게이트 전압을 인가하기 이전에, 상기 CMOS 회로의 오동작을 판단하기 위한 정보를 생성하는 단계를 더 포함하고,
    상기 CMOS 회로의 오동작을 판단하기 위한 정보를 생성하는 단계는,
    상기 반도체 장치의 반도체 회로의 동작 조건에 따른 상기 PMOS에 흐르는 소스-드레인 전류의 크기 및 상기 NMOS에 흐르는 소스-드레인 전류의 크기에 대한 정보를 포함하는 특성 테이블을 생성하는 단계; 및
    상기 반도체 회로의 종류에 따른 임계 값 정보를 포함하는 오동작 기준 테이블을 생성하는 단계를 더 포함하는 방법.
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