KR100804146B1 - 얕은 채널깊이와 이중 게이트산화막을 갖춘 피모스 제조방법 - Google Patents
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Abstract
본 발명은 실리콘기판 내에 N웰을 형성하는 단계; N형 이온을 주입하여 상기 실리콘기판 표면에 N형 채널장벽층을 형성하는 단계; 상기 N형 채널장벽층이 형성된 실리콘기판 상에 P형 에피택셜층을 증착하는 단계; 상기 P형 에피택셜층의 일부에 선택적으로 실리콘이온을 주입하는 단계; 산화공정을 실시하여 상기 P형 에피택셜층 상에 서로 다른 두께를 갖는 게이트산화막을 형성하는 단계; 및 상기 게이트산화막 중 두께가 두꺼운 게이트산화막 상에 N형 폴리실리콘을 포함하는 게이트전극을 형성하는 단계를 포함하여 구성된 얕은 채널깊이와 이중 게이트산화막을 갖춘 피모스 제조방법을 제공한다. 본 발명은 PMOSFET의 채널깊이를 P형 에피택셜층의 두께로 제어할 수 있기 때문에 200Å이하의 얕은 채널의 형성이 용이하게 되어 짧은 채널의 PMOSFET를 구현할 수 있으며, 채널깊이가 일정하게 형성되므로 PMOSFET의 문턱전압의 균일도를 개선할 수 있어 짧은 채널효과(펀치쓰루)를 개선할 수 있다.
PMOSFET, 에피택셜, 이온주입, 게이트산화막, 채널
Description
도1은 종래의 PMOSFET의 에너지대역도.
도2a 내지 도2e는 본 발명에 의한 PMOSFET 제조방법을 나타낸 공정순서도.
도3은 본 발명에 의한 PMOSFET의 에너지대역도
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘기판 12 : 필드산화막
13 : N웰 14 : N형 채널장벽층
15 : P형 에피택셜층 17a,17b : 게이트산화막
18 : 폴리실리콘 19 : 하드마스크절연막
20 : LDD 21 : 스페이서
22 : 소오스/드레인
본 발명은 PMOSFET의 제조방법에 관한 것으로, 특히 얕은 채널과 이중 게이트산화막을 가진 PMOSFET를 제조하는 방법에 관한 것이다.
PMOSFET에 있어서, N형 폴리실리콘으로 게이트를 형성할 경우 매립채널이 형성되어 게이트 길이가 작을 경우에는 펀치쓰루 현상들으로 인해 짧은 채널을 갖는 PMOS의 구현이 힘들다.
즉, 종래의 PMOSFET의 경우, N형 폴리실리콘 게이트를 사용하기 때문에 도1의 에너지대역도에 나타낸 바와 같이, 게이트산화막(Gox)과 P형 채널 주입층 사이에 공핍층(A)이 발생하고, P형 채널 주입층과 N웰 사이에도 공핍층(B)이 생성된다. 게이트에 음(-)의 전압이 인가되면 상기 두 공핍층 사이에서 반전층(C)이 형성되어 채널이 형성된다. 이때 형성되는 채널의 깊이는 채널 주입에너지에 의해 결정된다. 따라서 얕은 채널 깊이를 구현하기 위해서는 낮은 에너지로 이온주입을 해야 하나, 이는 장비의 한계로 인해 어려우며, 에너지를 감소할 경우 RP와 △RP의 변화(variation)에 의해 PMOSFET의 문턱전압에 변동을 발생시키는 문제점이 있어 짧은 채널 깊이를 갖는 PMOS 구현에는 한계가 있다.
또한, 단일 게이트산화막을 사용하는 소자의 스케일다운(scale down)시 다단 전압(multi-voltage)을 사용하여 제품 성능향상에 대응하는데 한계가 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로써, 실리콘 표면에 P형 에피 택셜층의 두께만으로 채널깊이를 조절함으로써 PMOS 채널을 얕게 형성하여 짧은 채널 길이의 PMOS의 구현을 가능하게 하고, P형 에피택셜층 형성후 실리콘 이온을 선택적으로 주입하여 실리콘 밀도에 따른 산화율(oxidation rate) 차이를 이용하여 이중 게이트산화막을 형성하여 소자의 스케일다운을 용이하게 할 수 있는 PMOSFET 제조방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 실리콘기판 내에 N웰을 형성하는 단계; N형 이온을 주입하여 상기 실리콘기판 표면에 N형 채널장벽층을 형성하는 단계; 상기 N형 채널장벽층이 형성된 실리콘기판 상에 P형 에피택셜층을 증착하는 단계; 상기 P형 에피택셜층의 일부에 선택적으로 실리콘이온을 주입하는 단계; 산화공정을 실시하여 상기 P형 에피택셜층 상에 서로 다른 두께를 갖는 게이트산화막을 형성하는 단계; 및 상기 게이트산화막 중 두께가 두꺼운 게이트산화막 상에 N형 폴리실리콘을 포함하는 게이트전극을 형성하는 단계를 포함하여 구성된 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도 도 2e에 본 발명에 의한 PMOSFET 제조방법을 공정순서에 따라 도시하였다.
먼저, 도2a에 나타낸 바와 같이 실리콘기판(11)에 필드산화막(12)을 형성한 후, 실리콘기판(11) 전면에 n웰 형성을 위한 불순물(n)의 이온주입을 행하여 실리콘기판(11)내에 깊은 n웰(13)을 형성한다.
도2b에 나타낸 바와 같이, 어닐공정을 통해 n웰(14)을 확산시킨 후, n형 채널장벽을 위한 불순물(n)의 이온주입을 행하여 실리콘기판(11) 표면 근처에 n채널장벽층(14)을 형성한다. 이때, 이온주입 에너지는 작게, 농도는 높게 하여 후속공정에서 형성할 p형 에피택셜층에 의해 실리콘표면이 공핍되는 것을 방지한다.
다음에 도2c에 나타낸 바와 같이 실리콘기판(11) 표면에 선택적으로 p형 에피택셜층(15)을 100Å∼300Å의 두께로 얇게 증착한다. 이어서 포토리소그래피 공정을 이용하여 p형 에피택셜층(15)의 소정 표면을 노출시키는 마스크(16)를 형성하고, 마스크(16)에 의해 노출된 p형 에피택셜층(15)에 실리콘(Si) 이온을 주입한다.
도 2d에 도시된 바와 같이, 마스크(16)를 제거한 후, 산화공정을 통해 이중 게이트산화막(17a, 17b)을 형성한다. 이때, 실리콘이온이 주입된 영역은 실리콘 밀도가 높아 산화공정시 산화막의 성장률이 높다. 따라서 실리콘 이온이 주입된 영역에는 두꺼운 게이트산화막(17a)이 형성되고 실리콘이온이 주입되지 않은 영역에서의 성장률의 차이로 인해 두께가 얇은 게이트산화막(17b)이 형성되게 된다.
이때, 실리콘의 이온주입은 상대적으로 두꺼운 게이트산화막(17a)이 요구되는 영역에 선택적으로 행하면 된다.
이어서 게이트전극 형성용 n형 도핑된 폴리실리콘(18)과 하드마스크절연막(19)을 차례로 증착한 다음, 사진식각공정으로 게이트전극을 패터닝한다.
도 2e에 도시된 바와 같이, 이어서 LDD영역(20) 형성을 위한 p형 불순물의 이온주입을 행한 후, 게이트전극의 측벽에 접하는 스페이서(21)를 산화막 또는 질화막으로 형성하고, 소오스 및 드레인(22) 형성을 위한 이온주입을 행한 다음, 어닐링을 실시한다.
상기와 같이 형성되는 본 발명의 PMOSFET는 도3의 에너지대역도에 나타낸 바와 같이 n형 도핑된 폴리실리콘(18)에 의해 게이트산화막(17a)과 p형 에피택셜층(15) 사이에 공핍층(A')이 생성되고, p형 에피택셜층(15)과 n형 채널장벽층(14) 사이에 공핍층(B')이 생성되는 것은 종래의 경우와 유사하다.
그러나 채널깊이는 n형 채널장벽층(14)의 농도가 높아 p형 에피택셜층(15)과 n형 채널장벽층(14) 사이의 공핍이 에피택셜층만 되기 때문에 에피택셜층의 두께만으로 채널깊이를 제어할 수 있어 얕은 채널(C')의 형성이 용이하다.
또한, 에피택셜층에 실리콘을 선택적으로 주입하여 이중 게이트산화막을 형성하므로 제품설계를 용이하게 할 수 있다(예를 들면, 고전압을 사용하는 영역은 게이트산화막의 두께를 증가시킨다). 따라서 고성능의 제품설계를 쉽게 할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 PMOSFET의 채널깊이를 P형 에피택셜층의 두께로 제어할 수 있기 때문에 200Å이하의 얕은 채널의 형성이 용이하게 되어 짧은 채널의 PMOSFET를 구현할 수 있다. 또한, 채널깊이가 일정하게 형성되므로 PMOSFET의 문턱전압의 균일도를 개선할 수 있어 소자의 스케일다운시 문제가 되는 짧은 채널효과(펀치쓰루)를 개선할 수 있다.
또한, 실리콘을 주입한 영역에서 산화속도가 높은 특성을 이용하여 이중 게이트산화막을 가진 소자를 제조할 수 있어 설계 목적에 맞는 회로의 구성이 용이하게 되어 제품 특성을 향상시킬 수 있다.
Claims (5)
- 실리콘기판 내에 N웰을 형성하는 단계;N형 이온을 주입하여 상기 실리콘기판 표면에 N형 채널장벽층을 형성하는 단계;상기 N형 채널장벽층이 형성된 실리콘기판 상에 P형 에피택셜층을 증착하는 단계;상기 P형 에피택셜층의 일부에 선택적으로 실리콘이온을 주입하는 단계;산화공정을 실시하여 상기 P형 에피택셜층 상에 서로 다른 두께를 갖는 게이트산화막을 형성하는 단계; 및상기 게이트산화막 중 두께가 두꺼운 게이트산화막 상에 N형 폴리실리콘을 포함하는 게이트전극을 형성하는 단계를 포함하는 얕은 채널깊이와 이중 게이트산화막을 갖춘 피모스 제조 방법.
- 제1항에 있어서,상기 P형 에피택셜층은 100Å∼300Å의 두께로 증착하는 것을 특징으로 하는 얕은 채널깊이와 이중 게이트산화막을 갖춘 피모스 제조방법.
- 제1항에 있어서,상기 두께가 두꺼운 게이트산화막은,상기 실리콘이온이 주입된 영역에서 성장되는 것을 특징으로 하는 얕은 채널깊이와 이중 게이트산화막을 갖춘 피모스 제조방법.
- 제1항에 있어서,상기 게이트전극을 형성하는 단계후에,LDD영역 형성을 위한 P형 이온주입을 실시하는 단계;상기 게이트전극의 측면에 게이트 측벽스페이서를 형성하는 단계;소오스 및 드레인 형성을 위한 이온주입을 행하는 단계; 및어닐링을 실시하여 소오스 및 드레인 접합을 형성하는 단계를 더 포함하는 것을 특징으로 하는 얕은 채널깊이와 이중 게이트산화막을 갖춘 피모스 제조방법.
- 제1항에 있어서,상기 P형 에피택셜층의 두께만으로 채널깊이가 제어되도록 상기 N형 채널장벽층 형성시 이온주입에너지 및 농도가 조절되는 것을 특징으로 하는 얕은 채널깊이와 이중 게이트산화막을 갖춘 피모스 제조방법.
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