JPH07249762A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07249762A JPH07249762A JP3810394A JP3810394A JPH07249762A JP H07249762 A JPH07249762 A JP H07249762A JP 3810394 A JP3810394 A JP 3810394A JP 3810394 A JP3810394 A JP 3810394A JP H07249762 A JPH07249762 A JP H07249762A
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- Japan
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- semiconductor substrate
- oxidation
- oxide film
- gate oxide
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Abstract
(57)【要約】
【目的】急峻な不純物分布及びＳｉＧｅ／Ｓｉヘテロ構
造を有する半導体上に、それらのプロファイルを崩さず
に電気的特性の優れたゲート絶縁膜を有する半導体装置
を提供する。 【構成】急峻な不純物分布及びＳｉＧｅ／Ｓｉヘテロ構
造を有する半導体上に、水蒸気を含んだ酸化法と、Ｓｉ
エッチングからＳｉＯ2 堆積へ連続的に行う化学気相法
を用いてゲート酸化膜を形成し、ＭＯＳＦＥＴを作製す
る。
造を有する半導体上に、それらのプロファイルを崩さず
に電気的特性の優れたゲート絶縁膜を有する半導体装置
を提供する。 【構成】急峻な不純物分布及びＳｉＧｅ／Ｓｉヘテロ構
造を有する半導体上に、水蒸気を含んだ酸化法と、Ｓｉ
エッチングからＳｉＯ2 堆積へ連続的に行う化学気相法
を用いてゲート酸化膜を形成し、ＭＯＳＦＥＴを作製す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に、急峻なドーピングプロファイルを有する
Ｓｉ及びＳｉＧｅ／Ｓｉヘテロ構造を基板とする超微細
電界効果トランジスタの製造方法に関する。
に係り、特に、急峻なドーピングプロファイルを有する
Ｓｉ及びＳｉＧｅ／Ｓｉヘテロ構造を基板とする超微細
電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】Ｓｉ集積回路では、微細化による高集積
化・低消費電力化が進行している。高集積化には構造の
簡単な金属−酸化膜−半導体型電界効果トランジスタ
（MetalOxide Semiconductor Feild Efect Transisto
r；ＭＯＳＦＥＴ）が適しており、低消費電力化には、
ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴを混
載した相補型ＭＯＳＦＥＴが適している。
化・低消費電力化が進行している。高集積化には構造の
簡単な金属−酸化膜−半導体型電界効果トランジスタ
（MetalOxide Semiconductor Feild Efect Transisto
r；ＭＯＳＦＥＴ）が適しており、低消費電力化には、
ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴを混
載した相補型ＭＯＳＦＥＴが適している。
【０００３】ここで、ゲート長がディープサブミクロン
レベルのＭＯＳＦＥＴでは、ソース・ドレイン間でチャ
ネル以外のところに電流が流れるパンチスルーなどの、
短チャネル効果の抑制が大きな課題となっている。この
ため、現在、チャネルの直下に基板と同じ導電型の不純
物をイオン打ち込みすることにより、パンチスルースト
ッパ層を形成する方法がとられている。素子を微細化す
るに従いパンチスルーストッパ層の深さを浅くしていく
必要があるが、イオン打込み法では不純物分布の拡がり
を１０ｎｍ以下に抑えることができないため、基板表面
の不純物濃度が高くなり、キャリア移動度が低下すると
いう問題がある。
レベルのＭＯＳＦＥＴでは、ソース・ドレイン間でチャ
ネル以外のところに電流が流れるパンチスルーなどの、
短チャネル効果の抑制が大きな課題となっている。この
ため、現在、チャネルの直下に基板と同じ導電型の不純
物をイオン打ち込みすることにより、パンチスルースト
ッパ層を形成する方法がとられている。素子を微細化す
るに従いパンチスルーストッパ層の深さを浅くしていく
必要があるが、イオン打込み法では不純物分布の拡がり
を１０ｎｍ以下に抑えることができないため、基板表面
の不純物濃度が高くなり、キャリア移動度が低下すると
いう問題がある。
【０００４】そこで、エピタキシャル成長法を用いて、
高濃度ドープした基板上に低濃度ドープ層を形成する技
術が、アイイーディーエム，テクニカルダイジェスト(1
993)ｐ.９０９（IEDM Technical Digest p.909(1993)）
で報告されている。
高濃度ドープした基板上に低濃度ドープ層を形成する技
術が、アイイーディーエム，テクニカルダイジェスト(1
993)ｐ.９０９（IEDM Technical Digest p.909(1993)）
で報告されている。
【０００５】
【発明が解決しようとする課題】上述したような方法を
用いることで、イオン打ち込み法では実現できない急峻
な不純物分布が形成でき、その結果、ゲート寸法が非常
に小さいＭＯＳＦＥＴを正常動作させることが可能とな
る。しかし、更なる素子の微細化は、低濃度ドープ層の
薄膜化をもたらすことになる。その結果、表面不純物濃
度を上昇させる原因となる、高濃度層からの不純物熱拡
散が無視できなくなってきた。従って、低濃度層形成、
及び、その後のプロセスの低温化が必然的となった。
用いることで、イオン打ち込み法では実現できない急峻
な不純物分布が形成でき、その結果、ゲート寸法が非常
に小さいＭＯＳＦＥＴを正常動作させることが可能とな
る。しかし、更なる素子の微細化は、低濃度ドープ層の
薄膜化をもたらすことになる。その結果、表面不純物濃
度を上昇させる原因となる、高濃度層からの不純物熱拡
散が無視できなくなってきた。従って、低濃度層形成、
及び、その後のプロセスの低温化が必然的となった。
【０００６】プロファイルを崩さない低温で絶縁膜を形
成する技術の代表的なものとして、プラズマを利用した
気相成長法（プラズマＣＶＤ法）がある。しかし、この
方法は、熱酸化法に比べてＳｉＯ2／Ｓｉ 界面の準位密
度が大きいという欠点があり、高品質のゲート酸化膜を
形成するには、どうしても熱酸化法を用いなければなら
ない。
成する技術の代表的なものとして、プラズマを利用した
気相成長法（プラズマＣＶＤ法）がある。しかし、この
方法は、熱酸化法に比べてＳｉＯ2／Ｓｉ 界面の準位密
度が大きいという欠点があり、高品質のゲート酸化膜を
形成するには、どうしても熱酸化法を用いなければなら
ない。
【０００７】ところが、図２に示したように、ボロンの
拡散は、酸化性雰囲気での熱処理の方が非酸化性雰囲気
よりも、更にウエット酸化はドライ酸化よりも拡散が速
い（拡散係数で１.５ 倍）。このようにＳｉ基板の内部
に急峻なプロファイルを有する不純物層を形成しても、
酸化処理によってボロンは大きく拡散してしまう問題が
ある。
拡散は、酸化性雰囲気での熱処理の方が非酸化性雰囲気
よりも、更にウエット酸化はドライ酸化よりも拡散が速
い（拡散係数で１.５ 倍）。このようにＳｉ基板の内部
に急峻なプロファイルを有する不純物層を形成しても、
酸化処理によってボロンは大きく拡散してしまう問題が
ある。
【０００８】
【課題を解決するための手段】しかし、図３のウエット
酸化，ドライ酸化におけるＳｉＯ2 膜厚の比較より、前
者の方が後者より酸化速度が速く、同じ膜厚の酸化膜
は、ウエット酸化の方が短い時間で作製できる。このこ
とから、例えば膜厚５ｎｍの場合は、ドライ酸化の１／
５倍の時間で良い。従って、拡散距離〔√（拡散係数×
酸化時間）〕はウエット酸化の方が短くなる。
酸化，ドライ酸化におけるＳｉＯ2 膜厚の比較より、前
者の方が後者より酸化速度が速く、同じ膜厚の酸化膜
は、ウエット酸化の方が短い時間で作製できる。このこ
とから、例えば膜厚５ｎｍの場合は、ドライ酸化の１／
５倍の時間で良い。従って、拡散距離〔√（拡散係数×
酸化時間）〕はウエット酸化の方が短くなる。
【０００９】図１に示すように、表面から５０ｎｍの位
置にＢ層１３を埋め込んだｎ型Ｓｉ層１４上に、厚さ５
ｎｍのゲート酸化膜１５をウエット酸化で形成すると、
表面濃度を５×１０16／cm3以下にすることができる。
置にＢ層１３を埋め込んだｎ型Ｓｉ層１４上に、厚さ５
ｎｍのゲート酸化膜１５をウエット酸化で形成すると、
表面濃度を５×１０16／cm3以下にすることができる。
【００１０】一方、低温で絶縁膜が形成できる、プラズ
マあるいは熱ＣＶＤ法ではＳｉＯ2／Ｓｉ界面準位密度
が高いという問題があるが、それはＳｉＯ2 堆積直前に
シラン（ＳｉＨ4）フッ素（Ｆ2）の混合ガスでＳｉをエ
ッチングし、界面をフッ素と水素で終端することにより
解決できる。
マあるいは熱ＣＶＤ法ではＳｉＯ2／Ｓｉ界面準位密度
が高いという問題があるが、それはＳｉＯ2 堆積直前に
シラン（ＳｉＨ4）フッ素（Ｆ2）の混合ガスでＳｉをエ
ッチングし、界面をフッ素と水素で終端することにより
解決できる。
【００１１】
【作用】これらの結果、超微細ＭＯＳＦＥＴに求められ
る５ｎｍ以下のゲート酸化膜あるいは窒化膜を、急峻な
不純物分布を損なうことなく、信頼性の高い熱酸化法で
形成できる。また、低温で絶縁膜（酸化膜及び窒化膜）
を形成できるＣＶＤ法でも、ＳｉＯ2 堆積直前にＳｉを
エッチングすることにより、界面準位密度が少ないＳｉ
Ｏ2／Ｓｉ 界面を作製できる。
る５ｎｍ以下のゲート酸化膜あるいは窒化膜を、急峻な
不純物分布を損なうことなく、信頼性の高い熱酸化法で
形成できる。また、低温で絶縁膜（酸化膜及び窒化膜）
を形成できるＣＶＤ法でも、ＳｉＯ2 堆積直前にＳｉを
エッチングすることにより、界面準位密度が少ないＳｉ
Ｏ2／Ｓｉ 界面を作製できる。
【００１２】
（実施例１）不純物の初期分布が１０ｎｍ以下の層（δ
ドープ層）をパンチスルーストッパとしたｎ型ＭＯＳＦ
ＥＴを作製した例について述べる（図１）。
ドープ層）をパンチスルーストッパとしたｎ型ＭＯＳＦ
ＥＴを作製した例について述べる（図１）。
【００１３】酸化膜１２で分離されたｐ型Ｓｉ基板１１
に、Ｂ2Ｈ6ガスを用いて、Ｓｉ露出部のみに選択的にボ
ロン１３を吸着した（ａ）。次にシラン，ジボラン(Ｂ2
Ｈ6)によりＳｉ露出部にボロンを５×１０16／cm3 ドー
プしたＳｉ層１４を５０ｎｍ選択成長させた（ｂ）。次
に、厚さ５ｎｍのＳｉＯ2 ゲート酸化膜１５をウエット
酸化８００℃５分間で形成した（ｃ）。
に、Ｂ2Ｈ6ガスを用いて、Ｓｉ露出部のみに選択的にボ
ロン１３を吸着した（ａ）。次にシラン，ジボラン(Ｂ2
Ｈ6)によりＳｉ露出部にボロンを５×１０16／cm3 ドー
プしたＳｉ層１４を５０ｎｍ選択成長させた（ｂ）。次
に、厚さ５ｎｍのＳｉＯ2 ゲート酸化膜１５をウエット
酸化８００℃５分間で形成した（ｃ）。
【００１４】図４にゲート酸化形成後のボロンの深さ方
向プロファイルを示す。図には、同じ酸化膜厚となるド
ライ酸化８００℃２５分間の結果も載せてある。図から
ウエット酸化の方がボロンの拡散が抑えられていること
が分かった。この時、表面のボロン濃度は５×１０16／
cm3 以下であった。図２，図３に示したようにウエット
酸化の方が拡散，酸化速度ともに速いが、８００℃で膜
厚５ｎｍのＳｉＯ2 を作製する条件では、酸化速度が５
倍大きく、従って、拡散距離〔√（拡散係数×酸化時
間）〕が短くなったと考えられる。
向プロファイルを示す。図には、同じ酸化膜厚となるド
ライ酸化８００℃２５分間の結果も載せてある。図から
ウエット酸化の方がボロンの拡散が抑えられていること
が分かった。この時、表面のボロン濃度は５×１０16／
cm3 以下であった。図２，図３に示したようにウエット
酸化の方が拡散，酸化速度ともに速いが、８００℃で膜
厚５ｎｍのＳｉＯ2 を作製する条件では、酸化速度が５
倍大きく、従って、拡散距離〔√（拡散係数×酸化時
間）〕が短くなったと考えられる。
【００１５】次に酸化膜上にｎ型に高濃度ドープした多
結晶Ｓｉを堆積し、ゲート電極１６を加工した。更に側
壁窒化膜１７を形成した（ｄ）。最後に、ＡｓまたはＰ
をイオン打込み法あるいは熱拡散法により、ソース１
８，ドレイン１９を形成した（ｅ）。
結晶Ｓｉを堆積し、ゲート電極１６を加工した。更に側
壁窒化膜１７を形成した（ｄ）。最後に、ＡｓまたはＰ
をイオン打込み法あるいは熱拡散法により、ソース１
８，ドレイン１９を形成した（ｅ）。
【００１６】この結果、ウエット酸化でゲート酸化膜を
作製した場合の表面不純物濃度が、ドライ酸化のそれよ
りも下がり、ドライ酸化に比べて１.５ 倍高いキャリア
移動度が得られた。なお、ウエット酸化では酸化速度が
速いために、酸化膜厚を均一にするのが難しい。そこ
で、ウエハ温度を均一にするため、窒素中で酸化と同じ
温度，同じ時間で熱処理してから酸化を行うが、窒素雰
囲気では増速拡散がないために、プロファイルの変化に
対する影響は少ない。
作製した場合の表面不純物濃度が、ドライ酸化のそれよ
りも下がり、ドライ酸化に比べて１.５ 倍高いキャリア
移動度が得られた。なお、ウエット酸化では酸化速度が
速いために、酸化膜厚を均一にするのが難しい。そこ
で、ウエハ温度を均一にするため、窒素中で酸化と同じ
温度，同じ時間で熱処理してから酸化を行うが、窒素雰
囲気では増速拡散がないために、プロファイルの変化に
対する影響は少ない。
【００１７】（実施例２）図５によりアンチモン（Ｓ
ｂ）δドープ層をチャネルとしたｎ型ＭＯＳＦＥＴを作
製した例について述べる。
ｂ）δドープ層をチャネルとしたｎ型ＭＯＳＦＥＴを作
製した例について述べる。
【００１８】酸化膜１２で分離されたｐ型Ｓｉ基板１１
に、分子線エピタキシー法を用いて、アンチモン（Ｓ
ｂ）２１を１×１０13／cm2Ｓｉ 露出部１１のみに選択
的に吸着させ、δドープ層２１を形成した（ａ）。その
上にノンドープＳｉ層２２を基板温度１５０℃で３０ｎ
ｍエピタキシャル成長させた（ｂ）。このような低温成
長によりＳｂの表面偏析を抑制できる。次に素子分離酸
化膜１２上のＳｉ層２２を除去した(ｃ）。厚さ４ｎｍ
のゲート酸化膜２３は、１００％ＳｉＨ4と１００％Ｏ
2 との酸化反応を利用して基板温度４００℃で堆積した
（ｄ）。次にドライ酸素雰囲気中で９００℃１０秒間熱
処理することで、Ｓｉエピタキシャル成長層２２の結晶
性、及びゲート酸化膜２２の耐圧を向上させることがで
きた。また、δドープ層２１中のＳｂの拡散が抑制され
た。酸化膜２３上にゲート電極２４を加工し、側壁窒化
膜２５を形成した（ｅ）。最後に、ＡｓまたはＰをイオ
ン打込み法あるいは熱拡散法により、ソース，ドレイン
を形成した（ｆ）。
に、分子線エピタキシー法を用いて、アンチモン（Ｓ
ｂ）２１を１×１０13／cm2Ｓｉ 露出部１１のみに選択
的に吸着させ、δドープ層２１を形成した（ａ）。その
上にノンドープＳｉ層２２を基板温度１５０℃で３０ｎ
ｍエピタキシャル成長させた（ｂ）。このような低温成
長によりＳｂの表面偏析を抑制できる。次に素子分離酸
化膜１２上のＳｉ層２２を除去した(ｃ）。厚さ４ｎｍ
のゲート酸化膜２３は、１００％ＳｉＨ4と１００％Ｏ
2 との酸化反応を利用して基板温度４００℃で堆積した
（ｄ）。次にドライ酸素雰囲気中で９００℃１０秒間熱
処理することで、Ｓｉエピタキシャル成長層２２の結晶
性、及びゲート酸化膜２２の耐圧を向上させることがで
きた。また、δドープ層２１中のＳｂの拡散が抑制され
た。酸化膜２３上にゲート電極２４を加工し、側壁窒化
膜２５を形成した（ｅ）。最後に、ＡｓまたはＰをイオ
ン打込み法あるいは熱拡散法により、ソース，ドレイン
を形成した（ｆ）。
【００１９】その結果、ゲート長０.１μｍ で、相互コ
ンダクタンスは８００ｍＳ／mmとなり、従来構造のＭＯ
ＳＦＥＴに比べて高い相互コンダクタンスが得られた。
ンダクタンスは８００ｍＳ／mmとなり、従来構造のＭＯ
ＳＦＥＴに比べて高い相互コンダクタンスが得られた。
【００２０】（実施例３）図６によりＳｉ／Ｓｉ0.7Ｇ
ｅ0.3／Ｓｉヘテロ構造から成るｐチャネルMOSFETを作
製した例について述べる。
ｅ0.3／Ｓｉヘテロ構造から成るｐチャネルMOSFETを作
製した例について述べる。
【００２１】サンプルの作製は超高真空化学気相堆積法
（ＵＨＶ−ＣＶＤ法）を用いた。まず、酸化膜１２で分
離されたｎ型Ｓｉ（１００）基板３１の上に、リンを１
×１０16／cm3 ドープしたｎ型Ｓｉ0.7Ｇｅ0.3層３２お
よびｎ型Ｓｉ層３３を、基板温度５５０℃でともに１０
ｎｍ選択エピタキシャル成長した（ａ）。ゲート酸化膜
３４は、減圧ＣＶＤ装置で以下のようにして作製した
（ｂ）。
（ＵＨＶ−ＣＶＤ法）を用いた。まず、酸化膜１２で分
離されたｎ型Ｓｉ（１００）基板３１の上に、リンを１
×１０16／cm3 ドープしたｎ型Ｓｉ0.7Ｇｅ0.3層３２お
よびｎ型Ｓｉ層３３を、基板温度５５０℃でともに１０
ｎｍ選択エピタキシャル成長した（ａ）。ゲート酸化膜
３４は、減圧ＣＶＤ装置で以下のようにして作製した
（ｂ）。
【００２２】まず、１００％ＳｉＨ4１０sccmとＮ2希釈
された５％Ｆ2１０sccmを圧力０.１Torrで反応させた。
この条件で基板温度を４００℃にすると、図７のよう
に、Ｓｉを０.１ｎｍ／秒でエッチングできる。この条
件で１.０ｎｍＳｉをエッチングし、Ｆ2ガスを止める。
引き続き１００％Ｏ2１０sccmを反応室に導入しＳiＯ2
を堆積する。
された５％Ｆ2１０sccmを圧力０.１Torrで反応させた。
この条件で基板温度を４００℃にすると、図７のよう
に、Ｓｉを０.１ｎｍ／秒でエッチングできる。この条
件で１.０ｎｍＳｉをエッチングし、Ｆ2ガスを止める。
引き続き１００％Ｏ2１０sccmを反応室に導入しＳiＯ2
を堆積する。
【００２３】このようにＳｉのエッチングからＳｉＯ2
の堆積へ連続的に移行することで、ＳｉＯ2／Ｓｉ 界面
不純物の除去、及び界面ダングリングボンドをフッ素で
終端でき、界面準位密度を下げることができた。
の堆積へ連続的に移行することで、ＳｉＯ2／Ｓｉ 界面
不純物の除去、及び界面ダングリングボンドをフッ素で
終端でき、界面準位密度を下げることができた。
【００２４】また、窒化膜を作製する場合は、Ｓｉ
Ｈ4，Ｆ2及びアンモニアガスＮＨ3 を混合させて作製し
た。ゲート電極３５と側壁窒化膜３６を形成した
（ｃ）。はソース３７，ドレイン３８は、ボロンを５×
１０14／cm3 ，２５ｋｅＶでイオン打ち込み、窒素雰囲
気中７５０℃３０分間の熱処理で形成した（ｄ）。
Ｈ4，Ｆ2及びアンモニアガスＮＨ3 を混合させて作製し
た。ゲート電極３５と側壁窒化膜３６を形成した
（ｃ）。はソース３７，ドレイン３８は、ボロンを５×
１０14／cm3 ，２５ｋｅＶでイオン打ち込み、窒素雰囲
気中７５０℃３０分間の熱処理で形成した（ｄ）。
【００２５】ｐチャネルＭＯＳＦＥＴは、３００Ｋで、
ホール移動度は２００cm2／ｖ・ｓとなり、同じ条件の
ＳｉｐチャネルＭＯＳＦＥＴに比べて高いキャリア移動
度が得られた。
ホール移動度は２００cm2／ｖ・ｓとなり、同じ条件の
ＳｉｐチャネルＭＯＳＦＥＴに比べて高いキャリア移動
度が得られた。
【００２６】
【発明の効果】本発明によれば、急峻な不純物分布やＳ
ｉＧｅ／Ｓｉヘテロ界面を損なわずに、電気的特性の優
れた絶縁膜を有する超微細電界効果トランジスタを作製
することができる。
ｉＧｅ／Ｓｉヘテロ界面を損なわずに、電気的特性の優
れた絶縁膜を有する超微細電界効果トランジスタを作製
することができる。
【図１】本発明の原理図。
【図２】Ｂの拡散係数の熱処理温度依存性の特性図。
【図３】８００℃におけるドライ酸化とウエット酸化の
酸化時間と酸化膜厚の関係を示す特性図。
酸化時間と酸化膜厚の関係を示す特性図。
【図４】Ｂの深さ方向分布特性図。
【図５】ｎチャネルδドープＭＯＳＦＥＴの製造工程の
説明図。
説明図。
【図６】ｐチャネルＳｉ／Ｓｉ0.7Ｇｅ0.3／Ｓｉヘテロ
接合ＭＯＳＦＥＴの製造工程の説明図。
接合ＭＯＳＦＥＴの製造工程の説明図。
【図７】ＳｉＨ4，Ｆ2混合ガス系におけるＳｉの堆積速
度と基板温度との関係を示す特性図。
度と基板温度との関係を示す特性図。
１１…ｐ型Ｓｉ基板、１２…素子分離酸化膜、１３…ボ
ロン原子、１４…ｐ型Ｓｉ層、１５…ゲート酸化膜、１
６…ゲート電極、１７…側壁窒化膜、１８…ソース、１
９…ドレイン。
ロン原子、１４…ｐ型Ｓｉ層、１５…ゲート酸化膜、１
６…ゲート電極、１７…側壁窒化膜、１８…ソース、１
９…ドレイン。
Claims (2)
- 【請求項１】半導体基体上に形成したゲート絶縁膜に接
するゲート電極の電圧を変化させることで前記半導体基
体と前記ゲート絶縁膜の界面に電子もしくは正孔を誘起
し、これによってスイッチングを行う装置の製造方法に
おいて、不純物分布の拡がりが５０ｎｍ以下である不純
物層を有する半導体基体上に、前記半導体基体をその成
分の一つに持つ酸化膜を、水蒸気を含んだ酸素雰囲気で
形成する工程を有することを特徴とする半導体装置の製
造方法。 - 【請求項２】請求項１において、前記半導体基体、及び
ＳｉＧｅ混晶を含むＳｉ／ＳｉＧｅ／Ｓｉ薄膜上に、Ｓ
ｉのエッチングと、前記半導体基体をその成分の一つに
持つ酸化膜あるいは窒化膜の堆積を同一基板温度で連続
的に行う工程を有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3810394A JPH07249762A (ja) | 1994-03-09 | 1994-03-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3810394A JPH07249762A (ja) | 1994-03-09 | 1994-03-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249762A true JPH07249762A (ja) | 1995-09-26 |
Family
ID=12516143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3810394A Pending JPH07249762A (ja) | 1994-03-09 | 1994-03-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249762A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004112139A1 (ja) * | 2003-06-10 | 2004-12-23 | Fujitsu Limited | 半導体装置とその製造方法 |
| KR100804146B1 (ko) * | 2001-12-31 | 2008-02-19 | 주식회사 하이닉스반도체 | 얕은 채널깊이와 이중 게이트산화막을 갖춘 피모스 제조방법 |
-
1994
- 1994-03-09 JP JP3810394A patent/JPH07249762A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100804146B1 (ko) * | 2001-12-31 | 2008-02-19 | 주식회사 하이닉스반도체 | 얕은 채널깊이와 이중 게이트산화막을 갖춘 피모스 제조방법 |
| WO2004112139A1 (ja) * | 2003-06-10 | 2004-12-23 | Fujitsu Limited | 半導体装置とその製造方法 |
| US7414292B2 (en) | 2003-06-10 | 2008-08-19 | Fujitsu Limited | Semiconductor device and its manufacturing method |
| US7795100B2 (en) | 2003-06-10 | 2010-09-14 | Fujitsu Semiconductor Limited | Semiconductor device and its manufacturing method |
| US7939893B2 (en) | 2003-06-10 | 2011-05-10 | Fujitsu Semiconductor Limited | Semiconductor device and its manufacturing method |
| US8158483B2 (en) | 2003-06-10 | 2012-04-17 | Fujitsu Semiconductor Limited | Semiconductor device and its manufacturing method |
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