JP2932434B2 - 半導体デバイスの構造及びその製造方法 - Google Patents
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Description
し、特にチャネル領域のドーピングプロファイルを変化
させてデバイスの特性を向上させた半導体デバイスの構
造及びその製造方法に関する。
は、高集積化が進むことによりチャネル長が短くなり、
短チャネル効果が発生する。これを改善するための多く
の方法が提示されている。その1つが、チャネル領域の
ドーピングプロファイルを変化させて短チャネル効果を
改善する方法であり、代表的なものとしては、ハロード
ーピング(halo doping)を用いるものと、パルスシェー
プドーピング(pulse-shapeddoping)を用いるものとがあ
る。
バイスについて説明する。従来の技術の半導体デバイス
は、図1aに示すように、ハロードーピングを用いて短
チャネル効果を改善していた。すなわち、トランジスタ
のチャネル領域にソースとドレインの互いに向き合った
先端部分をソース/ドレインと反対導電型で高ドーピン
グしてソース/ドレインを覆うものである。以下さらに
具体的に説明する。ハロー構造のトランジスタは、第1
導電型、例えばp型の半導体基板1のチャネル領域上に
ゲート酸化膜2とゲート電極3とを形成し、それらの側
面にゲート側壁4が形成された構造であり、基板1の表
面部にはゲート側壁4の下側に第2導電型、すなわちn
型の低濃度S/D領域5とその外側に高濃度S/D領域
6を形成させるとともに、低濃度S/D領域5を覆うよ
うに基板と同じ導電型のハロードーピング領域7が形成
されている。
は、ゲート酸化膜上にゲート電極を形成した後に、45
度以下の傾斜角度でソース/ドレインの反対導電型の不
純物イオンを注入する方法と、ゲート側壁スペーサを形
成した後に、同様にチルトイオン注入を施す方法とがあ
る。この際、nMOSの場合にはB或いはBF2 を使用
する。かかるハロー構造のトランジスタは、ドレイン領
域をそれと反対導電型のハイドーピング領域で覆うの
で、ドレインバイアスによる空乏領域の拡張を抑制する
ことができ、短チャネルでのパンチ・スルー現象の発生
を抑制させ、DIBL(Drain Induced Barrier Lowerin
g)を減少させることができる。
ドーピングチャネル(又はSSR(Super Steep Retrogr
ade)チャネル)のトランジスタを示す。これはチャネル
領域のドーピングプロファイルをゲート酸化膜と接する
表面はドーピング濃度を低くし、その下方の一定の深さ
はドーピング濃度を高くしたものである。この構造のト
ランジスタは、第1導電型、例えばp型の半導体基板1
のチャネル領域上にゲート酸化膜2とゲート電極3とを
形成し、それらの側面にゲート側壁4が形成された構造
であり、基板1の表面部にはゲート側壁4の下側に第2
導電型、すなわちn型の低濃度S/D領域5とその外側
に高濃度S/D領域6を形成させる。さらに、ゲート酸
化膜2と接する部分の低濃度ドーピング領域の下側に第
1導電型のパルスシェープドーピング領域8を形成した
構造である。
構造のトランジスタにおいては、ドレインバイアスによ
る空乏領域の拡張を抑制するためにソース/ドレイン接
合の深さの付近に高ドーピング領域を形成したのが構造
的な特徴であるが、この高ドーピング領域が表面付近に
まで影響を及ぼしてしきい値電圧の変動をもたらすこと
がある。このようなしきい値電圧の変動を防ぐために、
高ドーピング領域とゲート酸化膜との間に低ドーピング
領域を形成する。このパルスシェープドーピングチャネ
ル構造のトランジスタは、In(nMOSの場合)、S
b、As(pMOSの場合)のような重イオンをイオン
注入して形成する方法と、チャネルインプラントで高ド
ーピング領域を形成した後、エピタクシで低ドーピング
領域を形成する方法とがある。
果を抑制するために提示された従来の技術の半導体デバ
イスの製造方法においては、以下の問題点があった。こ
れらはいずれも短チャネル効果を抑制することはできる
が、ソース/ドレインの抵抗が増加し、電流が減少する
という問題点があった。さらに、高ドーピング領域がソ
ース/ドレイン領域を覆う構造であるため、接合キャパ
シタンスが増加し、素子の特性を低下させる。特に、パ
ルスシェープドーピングチャネル構造のトランジスタに
おいては、高ドーピング領域によりボディ効果(body ef
fect) が増加し、回路において基板バイアスの変化によ
ってしきい値電圧が変化するという短所がある。さら
に、ハロードーピング構造のトランジスタでは、ハロー
構造を実現するための方法として使われるチルトイオン
注入工程の条件に基づいてしきい値電圧が変わるため、
その均一性の確保が難しい。
バイスの問題点を解決するためになされたもので、チャ
ネル領域のドーピングプロファイルを変化させて素子の
特性を向上させることができる半導体デバイスの構造及
びその製造方法を提供することを目的とする。
の構造は、基板のチャネルとなる箇所、すなわちチャネ
ル領域に中央部分では深く、両側すなわちソース/ドレ
イン領域と接する部分では浅く、基板の導電型と同じ導
電型のチャネルドーピング領域を形成させたことを特徴
とする。また、本発明の製造方法は、第1導電型の半導
体基板にポリシリコン層を形成し、そのポリシリコン層
のチャネル領域となる箇所の表面に窪み部を形成して、
その窪み部を形成させたポリシリコン層を介して半導体
基板内に第1導電型の第1不純物領域を形成する。その
後、ポリシリコン層をエッチングして基板のチャネル領
域の上側にゲート電極を形成し、ゲート電極の両側の半
導体基板に第2導電型の第2不純物領域を形成すること
を特徴とする。さらに、他の方法は、ポリシリコン層の
ゲート電極となる部分の表面を酸化させて、その表面の
一部を酸化させた状態のまま通常のMOSFETの製造
工程を実施した後、最後に、すなわち、ソース/ドレイ
ン領域を形成させた後、ゲート電極表面に残った酸化物
層を除去してチャネルドーピング領域を形成させるため
のイオン注入を行うことを特徴とする。
実施形態の半導体デバイスの構造及び製造方法を説明す
る。図2〜図11は、一実施形態の工程断面図である。
本実施形態は、ソース/ドレインの先端部付近では、そ
の接合の深さと同じ深さでチャネル濃度が高く、チャネ
ル領域の中央に行くほど、基板の深い位置でチャネル濃
度を高くするものである。まず、図2に示すように、半
導体基板20上に40Å〜100Å程度の厚さにゲート
酸化膜21を形成し、その上にポリシリコン層22を1
500Å〜2500Å程度の厚さに形成する。次いで、
ポリシリコン層22上に窒化物層23を500Å〜20
00Å程度の厚さに形成し、フォトリソグラフィ工程で
チャネル領域となる箇所を選択的にエッチングする。
化物層23をマスクにしてチャネル領域上のポリシリコ
ン層22を酸化させて酸化膜層24aを形成する。次い
で、図4に示すように、形成させた酸化膜層24aを除
去してポリシリコン層22に略円形の一部の曲線を有す
る窪み部を形成する。その窪み部を形成させた状態で窒
化物層23をマスクにしてチャネルイオン注入工程を施
し、ソース/ドレイン領域側に近づくほど濃度が高くな
る高濃度チャネルドーピング領域25を形成する。この
高濃度チャネルドーピング領域25は、ポリシリコン層
22の窪み部のために、チャネルの中央部分で最も深い
位置に形成され、ソース/ドレイン領域側では浅い位置
に形成される。高濃度チャネルドーピング領域25が形
成されない領域、つまり高濃度チャネルドーピング領域
25とゲート酸化膜21との間は低濃度チャネルドーピ
ング領域29となる。この高濃度チャネルドーピング領
域25を形成するためのイオン注入工程は、nMOSの
場合にはB或いはBF2 などを使用し、pMOSの場合
にはAs或いはP等を使用する。その際のイオン注入エ
ネルギーはポリシリコン層22の厚さに基づいて調整す
る。
ン層22を含めた窒化物層23の全面に酸化膜層24b
を形成する。この酸化膜層24bの形成は窒化物層23
がパターニングされた部分を完全に埋め込むようにす
る。次いで、図6に示すように、酸化膜層24bをエッ
チバックして窪み部を埋め込みチャネル領域上に一定の
厚さが残るようにし、その後窒化物層23を除去する。
さらに、図7に示すように、酸化膜層24bをマスクに
してポリシリコン層22を選択的に異方性エッチングし
てゲート電極23aを形成する。
層24bを有するゲート電極をマスクにして低濃度の不
純物を注入してソース/ドレインを形成するための低濃
度S/D領域26を形成する。図9に示すように、ゲー
ト電極23aを含めた全面に窒化物層を500Å〜20
00Åの厚さに形成し、エッチバックしてゲート電極2
3aの側面にゲート側壁27を形成する。次いで、図1
0に示すように、ゲート側壁27を含めたゲート電極2
3aをマスクにして高濃度の不純物イオンを注入して高
濃度S/D領域28を形成し、ゲート電極23aの上部
の酸化膜層24bを除去して完成する。
19に基づいて説明する。この第2実施形態の半導体デ
バイスも、チャネル領域では、同様にソース/ドレイン
側では表面の近くの濃度が高く、中央部分に行くほど、
基板側の深い位置での濃度を高くするもので、その製造
工程は以下の通りである。まず、図12に示すように、
半導体基板30上に40Å〜100Å程度の厚さを有す
るゲート酸化膜31を形成し、その上にポリシリコン層
32を1500Å〜2500Å程度の厚さに形成する。
次いで、ポリシリコン層32上に窒化物層33を500
Å〜2000Å程度の厚さに形成し、フォトリソグラフ
ィ工程で選択的にエッチングしてチャネル領域の部分の
窒化物層33を除去する。
窒化物層33をマスクにしてチャネル領域上のポリシリ
コン層32を酸化させて酸化膜層34を形成する。この
酸化膜層34は図示のように卵形に形成され、ポリシリ
コン層32の表面に略円形の一部の形状の窪み部が形成
される。次いで、図14に示すように、上記の酸化工程
でマスクとして使われた窒化物層33を除去し、酸化膜
層34をマスクにして露出されたポリシリコン層32を
選択的にエッチングしてゲート電極32aを形成する。
図15に示すように、上側に酸化膜層34を有するゲー
ト電極32aをマスクにして低濃度の不純物を注入して
ソース/ドレインを形成するための低濃度S/D領域3
6を形成する。
32aを含めた全面に窒化物層を500〜2000Åの
厚さに形成し、エッチバックしてゲート電極32aの側
面にゲート側壁37を形成する。図17に示すように、
ゲート側壁37を含めたゲート電極32aをマスクにし
て高濃度の不純物イオンを注入して高濃度S/D領域3
8を形成する。その後、図18に示すように、ゲート電
極32aの上部の酸化膜層34と露出されているゲート
酸化膜31を除去する。次いで、図19に示すように、
ゲート側壁37を含めたゲート電極32aをマスクにし
て高濃度チャネルイオン注入工程で高濃度チャネルイオ
ンドーピング領域35を形成する。酸化膜層34が除去
されて、ゲート電極32aの表面には窪み部が形成され
ているので、ゲート電極32aをマスクにしてイオン注
入を行うと、高濃度チャネルドーピング領域35は、ソ
ース/ドレイン領域側に行くほど浅い箇所の濃度が高く
なり、チャネルの中央部分では深い部分の濃度が高くな
る。すなわち、チャネル領域はソース/ドレイン領域に
近づくほどドーピング濃度が高くなる。この高濃度チャ
ネルドーピング領域35が形成されない領域、つまり高
濃度チャネルドーピング領域35とゲート酸化膜31と
の間は低濃度チャネルドーピング領域39となる。高濃
度チャネルドーピング領域35を形成するためのイオン
注入工程は、nMOSの場合にはB、BF2 などを使用
し、pMOSの場合にはAs、P等を使用する。この
際、イオン注入エネルギーはポリシリコン層の厚さに基
づいて調整する。
ング領域が形成されるようにし、その以外の部分には形
成されないようにするために、上記図17の工程におい
て、ソース/ドレイン領域の基板を選択的にエピタキシ
ャル成長させるか、或いは選択的CVD工程でシリコン
を堆積させ(その厚さは、ゲート電極32aを形成する
ポリシリコン層の厚さと同じ又は厚く形成される。その
際、ゲート電極上には酸化膜層34があるので、シリコ
ン層が形成されない。)、ゲート電極32a上の酸化膜
層34を除去した後、高濃度のチャネルイオン注入工程
を施してソース/ドレインの下側には高濃度チャネルド
ーピング領域が形成されないようにすることも可能であ
る。
ス/ドレイン領域の先端部付近に浅く形成される高濃度
チャネルドーピング領域が基板の表面から発生するパン
チ・スルー現象を抑制し、バルク領域から発生するパン
チ・スルー現象はチャネル領域の中央の付近の深い位置
にある高濃度チャネルドーピング領域が抑制する。そし
て、しきい値電圧に影響を与えるゲート電極の下方には
低濃度チャネルドーピング領域が形成されているため、
低いしきい値電圧を有する素子を実現することができる
ようになる。
は、高濃度チャネルドーピング領域が、基板のチャネル
領域にソース/ドレイン側が表面の濃度が高く、チャネ
ル領域の中央部分では基板の内部の濃度が高くなるよう
に形成されているので、ハロー構造に比べて、チャネル
領域の抵抗が少ないのでソース/ドレインの抵抗の増加
に拘わらず電流の特性が改善され、高濃度チャネルドー
ピング領域がソース/ドレイン領域の全体、特にソース
/ドレイン領域の下を覆わないため接合キャパシタンス
が減少するという効果がある。
ドーピング領域を形成する際に、ゲート電極の表面形状
を湾曲させてそのゲートの表面の形状を利用しているの
で、チャネル領域のドーピングプロファイルがゲート電
極の形態に応じて決定されるため、工程が単純化され
る。ゲート電極となるポリシリコン層の表面に窪み部を
形成させるにあたっては単にチャネル領域となる箇所を
酸化させるだけであるので、工程が複雑にならず、簡単
に製造することができる。さらに、本発明方法は、従来
のようにある角度で傾斜させてイオンを注入するという
調整が困難なイオン注入を用いる必要がないので、正確
に制御することができる。
/ドレインイオン注入及びアニーリング工程が終わった
後にチャネルイオン注入工程を行うと、ソース/ドレイ
ンを形成するためのイオン注入工程時に生じる瞬間的な
過拡散(Transient enhanceddiffusion)により発生する
不純物の再分配(dopant redistribution) を無くすこと
ができる。従って、リバース短チャネル現象が発生せ
ず、素子の特性を均一にする効果がある。
図、
図、
図、
図、
図、
図、
図、
工程断面図。
の工程断面図。
の工程断面図。
の工程断面図。
の工程断面図。
の工程断面図。
の工程断面図。
の工程断面図。
の工程断面図。
の工程断面図。
の工程断面図。
Claims (5)
- 【請求項1】 第1導電型の半導体基板と、 前記半導体基板上に形成されるゲート電極と、 前記ゲート電極の両側に形成される第2導電型のソース
/ドレイン領域と、前記ゲート電極の下側に形成されるチャネル領域と、 前記チャネル領域に形成される半円状の第1導電型のチ
ャネルドーピング領域であって、その両端部分が前記チ
ャネル領域の前記ソース/ドレイン領域先端側では浅い
位置に形成されるが、前記チャネルドーピング領域の中
央部分が前記チャネル領域の中央では前記浅い位置より
も深い位置に形成され、かつ前記ソース/ドレイン領域
先端側に近づくほど濃度が高くなる前記チャネルドーピ
ング領域と、 を備えることを特徴とする半導体デバイスの構造。 - 【請求項2】 第1導電型の半導体基板にポリシリコン
層を形成し、そのポリシリコン層のチャネル領域となる
箇所の表面に窪み部を形成する工程と、 前記窪み部を形成させたポリシリコン層を介して半導体
基板内に第1導電型の第1不純物領域を形成する工程
と、 前記ポリシリコン層をエッチングしてチャネル領域の上
側にゲート電極を形成する工程と、 半導体基板の前記ゲート電極の両側に第2導電型の第2
不純物領域を形成する工程と、 を備えることを特徴とする半導体デバイスの製造方法。 - 【請求項3】 第1導電型の第1不純物領域は、チャネ
ル領域の中央部分では両側よりも深く形成されることを
特徴とする請求項2に記載の半導体デバイスの製造方
法。 - 【請求項4】 半導体基板上にゲート酸化膜、ポリシリ
コン層、そして窒化物層を順次に形成し、チャネル領域
の箇所で窒化物層を選択的にエッチングする工程と、 前記パターニングされた窒化物層をマスクにしてチャネ
ル領域上のポリシリコン層を酸化させて酸化膜層を形成
する工程と、 前記窒化物層を除去し、前記酸化膜層をマスクにして露
出されたポリシリコン層を選択的にエッチングしてゲー
ト電極を形成する工程と、 上側に酸化膜を有するゲート電極をマスクにして低濃度
の不純物を注入してソース/ドレイン領域に低濃度ソー
ス/ドレイン領域を形成する工程と、 前記ゲート電極を含めた全面に窒化物層を形成し、エッ
チバックしてゲート電極の側面にゲート側壁を形成する
工程と、 前記ゲート側壁を含めたゲート電極をマスクにして高濃
度の不純物イオンを注入して高濃度ソース/ドレイン領
域を形成する工程と、 前記ゲート側壁を含めたゲート電極をマスクにして高濃
度チャネルイオン注入工程で高濃度チャネルイオンドー
ピング領域を形成する工程と、 を備えることを特徴とする半導体デバイスの製造方法。 - 【請求項5】 高濃度チャネルドーピング領域は、ポリ
シリコン層の窪み部のためにチャネルの中央部分の深さ
が深く形成されることを特徴とする請求項4に記載の半
導体デバイスの製造方法。
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