KR940000987B1 - 소이구조의 트랜지스터 제조방법 - Google Patents
소이구조의 트랜지스터 제조방법 Download PDFInfo
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Abstract
내용 없음.
Description
제1도는 종래의 구조단면도.
제2도는 본 발명의 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 베어웨이퍼 2 : 산화막
3 : P형 에피층 4 : 아일랜드
5 : 필드산화막 6 : P소오스 및 드레인
7 : n게이트 트렌치 8 : n소오스 및 드레인
9 : n소오스 및 드레인 10 : n게이트 트렌치
11 : 게이트 트렌치 측벽 12 : 게이트 산화막
13,13a : 게이트 전극폴리실리콘 14 : BPSG막
15 : 금속막
본 발명은 소이(S.O.I : Silicon On Insulator)구조의 트랜지스터 제조방법에 관한 것으로, 특히 게이트 트렌치(Gate Trench)와 게이트 측벽(Gate Sidewall)을 이용하여 토포러지(Topology)의 개선 및 게이트와 소오스 및 드레인 사이의 캐리어 (Carrier)이동을 방지하는데 적당하도록 한 것이다.
종래의 소이구조의 트랜지스터는 제1도에 나타낸 바와 같이 사파이어나 절연체위에 p형 에피층을 형성시켜 여기에 게이트와 소오스 및 드레인을 형성한 것으로 절연체 위에 트랜지스터가 형성되므로 인해 전류누설을 방지할 수가 있고 벌크(Bulk)효과를 줄일 수 있었다.
이것의 제조공정을 제1도를 참조하여 설명하면 다음과 같다.
먼저 웨이퍼(20) 위에 절연체인 산화규소막(21)을 형성하고 이어 p형 에피 (Epi)층(22)을 형성한 후 이 p형 에피층(22)을 선택적으로 이방성 에치(Anisotropic Etch)를 실시하여 N채널 트랜지스터 및 p채널 트랜지스터의 활성 영역(23)을 형성한다.
그리고 활성영역(23)과 활성영역(23)사이의 산화규소막(21)위에 LOCOS (Local Oxidation of Silicon)공정을 실시하여 필드산화막(24)을 형성하고 각 활성영역(23) 중앙부위에 게이트 산화규소막(25)과 게이트 폴리실리콘막(26)을 차례로 형성한다.
이어 소오스 및 드레인용 고농도 n형 이온주입 및 고농도 P형 이온주입용 마스크 공정과 이온주입공정을 차례로 실시하여 각 게이트 양측 아래에 소오스 및 드레인 접합을 형성한다.
그리고 B.P.S.G(Boron-Phosphorous-Silicate-Glass)막(27)과 금속막 (28)을 차례로 증착하므로써 공정이 완료된다.
그러나 상기 종래기술은 트랜지스터가 아일랜드 위에 형성되어지기 때문에 이후 증착되는 금속막의 토포러지가 좋지 못하여 금속막에 크랙(Crack)이 발생되기 쉽고 캐리어의 이동속도가 늦어져 스피드가 느려지는 단점이 있었다.
본 발명은 상기 단점을 제거키 위한 것으로 이를 첨부된 제2도(A) 내지 제3도 (H)를 참조하여 상술하면 다음과 같다.
먼저 제2도(a)와 같이 웨이퍼(Wafer)(1)위에 산화를 행하여 절연체로서 산화막(2)을 형성하고 이 위에 P형 에피층(3)을 약 9000-10000Å의 두께로 형성한 다음 P형 에피칭(3)을 일정간격으로 식각하여 섬모양으로 n채널 및 p채널 트랜지스터의 활성영역(4)을 형성한다.
이어 제4도(b)와 같이 상기 활성영역(4)과 활성영역(4) 사이의 산화막(2)위에 산화막(5)을 형성하고, 전면에 감광제(PR1)을 증착하고 노광 및 현상하여 p채널 트랜지스터의 고농도 소오스 및 드레인 형성영역을 노출시킨 뒤 p형 이온인 보론(Boron)을 고에너지로 고농도 주입하여 고농도 p형 소오스 및 드레인(6)을 형성한다.
그리고 제2도(c)와 같이 상기 감광제(PR1)을 제거한 다음 각 활성영역(4)의 중앙부인 게이트 형성영역에 사진식각 공정으로 깊이 약 7000-8000Å의 게이트 트랜지스터를 형성한다.
이어 제2도(d)와 같이 전면에 감광제(PR2)를 증착하고 노광, 현상하여 트랜지스터 영역의 고농도 소오스 및 드레인 형성 영역과 p채널 트랜지스터영역의 게이트 트렌치 영역을 노출시킨 다음 상기 노출된 영역에 n형 이온인 인(Phosphorous)이온을 고네에너지로 주입하여 고농도 n형 게이트 트렌치(7)와 고농도 n형 소오스 및 드레인(8)을 형성하고 감광제(PR2)을 제거한다.
그리고 제2도(e)와 같이 감광제(PR3)를 증착하고 노광, 현상하여 n채널 트랜지스터 영역의 저농도 n형 소오스 및 드레인 형성영역과 p채널 트랜지스터영역의 저농도 n형 게이트 트렌치 형성영역을 노출시킨 다음 상기 영역들에 n형 이온인 보론을 저에너지로 저농도 주입하여 저농도 n형 소오스 및 드레인(9)과 저농도 n형 게이트 트렌치(10)를 형성한다.
이어 제2도(f)와 같이 전체적으로 산화막을 형성한 다음 이를 에치백하여 n채널 및 p채널 트랜지스터 영역의 각 게이트 트렌치 내에 약 300Å 두께의 게이트 트렌치 측벽(11)과 게이트 산화막(12)을 약 50Å의 두께로 형성한 다음 제2도(g)와 같이 상기 n형 채널 및 p채널 트랜지스터 영역의 각 게이트 트렌치내에 게이트 전극 폴리실리콘(13)(13a)을 증착한다.
마지막으로 제2도(h)와 같이 B.P.S.G막(14)과 금속막(15)을 차례로 형성하여 소이구조의 트랜지스터를 완성하게 된다.
이상과 같이 본 발명에 의하면 다음과 같은 효과가 있다.
첫째, 게이트를 트렌치 구조로 형성하므로 토포러지의 차이를 줄일 수 있으며, 이로 인해 캐리어의 이동을 용이하게 하므로 동작스피드를 증대시킬 수 있다.
둘째, 게이트와 소오스/드레인 사이에 절연측벽을 형성하므로 게이트와 소오스/드레인 사이의 전계형성을 방지할 수 있다.
따라서 게이트와 소오스/드레인 사이의 캐리어 이동을 방지할 수 있다.
Claims (2)
- 웨이퍼(1)위에 산화막(2)과 p형 에피층(3)을 차례로 증착하고 일정 간격으로 p형 에피층(3)을 식각하여 N채널 및 p채널 트랜지스터의 활성영역(4)을 형성하는 단계, 상기 활성영역(4)사이의 산화막(2)위에 필드산화막(5)을 형성하는 단계, 제1마스킹 공정으로 p채널 트랜지스터의 고농도 소오스 및 드레인이 될 부분을 노출시킨 뒤 고농도 p형 이온주입하는 공정과, p채널 및 n채널 트랜지스터의 게이트가 형성될 각 활성영역(4)중앙부분에 소정깊이로 식각하여 제2마스킹 공정으로 n채널 트랜지스터의 고농도 소오스 및 드레인이 될 부분 및 p채널 트랜지스터의 게이트 트렌치 부분을 노출시킨 뒤 고농도 p형 이온주입하는 공정과, 제3마스킹 공정을 실시하여 n채널 트랜지스터의 저농도 소오스 및 드레인이 될 부분과 p채널 트랜지스터의 게이트 트렌치 부분을 노출시킨 뒤 저농도 n형 이온주입하는 공정과, 전면에 산화막을 증착하고 에치백하여 각 게이트 트렌치 내에 측벽산화막(11)과 게이트 산화막(12)을 형성하는 단계, 각 게이트 트렌치내에 게이트 전극(13)을 형성하는 단계, 전면에 보호막(14)과 금속막(15)을 차례로 형성하는 단계가 순차적으로 포함됨을 특징으로 하는 소이구조의 트랜지스터 제조방법.
- 제1항에 있어서, 게이트 전극(13)은 폴리실리콘으로 형성하고 보호막(14)은 BPSG막으로 형성함을 특징으로 하는 소이구조의 트랜지스터 제조방법.
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1990
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