KR100891411B1 - 불휘발성 메모리 장치 및 그 독출 방법 - Google Patents

불휘발성 메모리 장치 및 그 독출 방법 Download PDF

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Abstract

본원 발명은 독출 또는 검증 동작시에 소모 전류를 감소시킬 수 있는 불휘발성 메모리 장치에 관한 것이다.
본원 발명의 불휘발성 메모리 장치는 비트라인에 하이레벨 전압을 인가시키는 프리차지부와, 상기 비트라인과 접지단자 사이에 접속되며 다수의 직렬 접속된 메모리 셀을 포함하는 셀 스트링과, 상기 비트라인과 접지단자 사이의 전류 경로 형성 여부를 제어하는 셀 전류 제어부를 포함하되, 상기 셀 전류 제어부는 상기 프리차지부가 비트라인을 프리차지시키는 동안 상기 전류 경로 형성을 차단시키는 것을 특징으로 한다.
셀 전류 제어부, 불휘발성 메모리 장치

Description

불휘발성 메모리 장치 및 그 독출 방법{Non volatile memory device and method of reading out thereof}
도 1a는 통상적인 불휘발성 메모리 장치의 일부 구성을 도시한 회로도이다.
도 1b는 상기 불휘발성 메모리 장치의 독출/검증 동작시에 인가되는 전압의 파형도이다.
도 2는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 일부 구성을 도시한 도면이다.
도 3은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 독출/검증 동작시에 인가되는 전압의 파형도이다.
도 4는 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 일부 구성을 도시한 도면이다.
<도면의 주요 부분에 대한 설명>
200: 불휘발성 메모리 장치.
210: 프리차지부
220: 셀 스트링
230: 셀 전류 제어부
240: 레지스터부
본원 발명은 불휘발성 메모리 장치에 관한 것으로, 더욱 상세하게는 독출 또는 검증 동작시에 소모 전류를 감소시킬 수 있는 불휘발성 메모리 장치 및 그 독출 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.
상기 불휘발성 메모리 장치는 통상적으로 데이터가 저장되는 셀들이 매트릭스 형태로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이의 특정 셀들에 대하여 메모리를 기입하거나 특정 셀에 저장되었던 메모리를 독출하는 페이지 버퍼를 포함한다. 상기 페이지 버퍼는 특정 메모리 셀과 접속된 비트라인 쌍, 메모리 셀 어레이에 기록할 데이터를 임시저장하거나, 메모리 셀 어레이로부터 특정 셀의 데이터를 독출하여 임시 저장하는 레지스터, 특정 비트라인 또는 특정 레지스터의 전압 레벨을 감지하는 감지노드, 상기 특정 비트라인과 감지노드의 접속여부를 제어하는 비트라인 선택부를 포함한다.
이와 같은 불휘발성 메모리 장치의 독출 또는 검증 동작은 특정 셀의 프로그램 여부에 따라 문턱전압의 분포가 달라지는 것을 이용한다. 즉, 특정 셀과 접속되 는 비트라인을 하이레벨로 프리차지 시킨 후, 특정 셀의 프로그램 여부에 따라 비트라인의 전압레벨이 달라지도록 하는 원리에 따라 데이터를 센싱하게 된다.
이때 비트라인을 프리차지하는데 걸리는 시간은 비트라인을 프리차지 시키는 PMOS 트랜지스터의 크기, 비트라인의 커패시턴스 및 프리차지 전압 레벨등에 의해 결정된다. 그런데, 최근 메모리의 용량이 증가함에 따라 셀의 크기는 더욱 작아지고 비트라인의 길이는 증가하게 되어 비트라인의 커패시턴스도 같이 증가하여 프리차지 하는데 걸리는 시간도 증가하는 문제점이 있다. 이의 해결을 위해, PMOS 트랜지스터를 키워 프리차지 시간을 감소시키는 방법이 있을 수 있으나, 전류 소모가 증가하는 문제점이 있다.
전술한 문제점을 해결하기 위하여, 독출 또는 검증 동작동안 전류 경로 형성 여부를 차단할 수 있는 제어부를 포함하는 불휘발성 메모리 장치를 제공하는 것을 목적으로 한다. 또한, 상기 불휘발성 메모리 장치의 독출 방법을 제공하는 것을 목적으로 한다.
전술한 목적을 달성하기 위한 본원 발명의 불휘발성 메모리 장치는 비트라인에 하이레벨 전압을 인가시키는 프리차지부와, 상기 비트라인과 접지단자 사이에 접속되며 다수의 직렬 접속된 메모리 셀을 포함하는 셀 스트링과, 상기 비트라인과 접지단자 사이의 전류 경로 형성 여부를 제어하는 셀 전류 제어부를 포함하되, 상기 셀 전류 제어부는 상기 프리차지부가 비트라인을 프리차지시키는 동안 상기 전류 경로 형성을 차단시키는 것을 특징으로 한다.
또한, 본원 발명의 불휘발성 메모리 장치의 독출 방법은 비트라인을 프리차지 시킴과 동시에 셀 스트링을 경유하는 전류 경로 형성을 준비하는 단계와, 셀 전류 제어부에 하이레벨의 제어 신호를 인가하여 전류 경로 차단을 해제하는 단계와, 상기 전류 경로 차단 해제에 따라 특정 셀의 전압레벨이 비트라인을 통해 평가되는 단계를 포함하되, 상기 준비 단계는 상기 셀 전류 제어부에 로우 레벨의 제어 신호를 인가하여 전류 경로를 차단시키는 단계를 포함하는 것을 특징으로 한다.
이하 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다.
도 1a는 통상적인 불휘발성 메모리 장치의 일부 구성을 도시한 회로도이며, 도 1b는 상기 불휘발성 메모리 장치의 독출/검증 동작시에 인가되는 전압의 파형도이다.
상기 불휘발성 메모리 장치(100)는 비트라인(BL)을 하이레벨로 프리차지시키는 프리차지부(110), 메모리 셀이 포함된 셀 스트링(120), 특정 셀로부터 감지된 데이터가 저장되는 레지스터부(130)를 포함한다.
상기 프리차지부(110)는 전원전압단자(Vpre)와 비트라인 사이에 접속된 PMOS 트랜지스터(P110)를 포함한다. 상기 PMOS 트랜지스터(P110)는 로우레벨의 프리차지 신호(Prechb)에 응답하여 하이레벨의 전원전압을 비트라인에 인가시킨다.
상기 셀 스트링(120)은 데이타를 저장하는 직렬 접속된 복수 개의 메모리 셀(MC0,...,MC1, MCn)을 포함하며, 드레인 선택 신호에 따라 상기 비트라인(BL)과 메모리 셀을 선택적으로 접속시키는 드레인 선택 트랜지스터(DST)와 소스 선택 신 호에 따라 상기 접지단자와 메모리 셀을 선택적으로 접속시키는 소스 선택 트랜지스터(SST)를 포함한다. 이와 같은 셀 스트링이 복수개 접속되어 메모리 셀을 구성한다.
메모리 셀 어레이의 구성이 도시되지 않았지만, 통상적으로는 상기 메모리 셀들을 선택하여 활성화하는 워드 라인들(WL0, WL1, ..., WLn)과, 상기 메모리 셀의 데이타를 입출력할 수 있는 비트 라인들(BLe0, BLo0, ..., BLem, BLom)을 포함하며, 상기 복수 개의 워드 라인들 및 복수 개의 비트 라인들이 메트릭스 형태로 배열된 구조이다. 상기 메모리 셀들의 게이트는 워드 라인들에 연결되며, 동일한 워드 라인에 공통으로 연결된 메모리 셀들의 집합을 페이지(page)라 한다. 각각의 비트 라인에 연결된 복수개의 스트링들이 공통 소스 라인에 병렬로 연결되어 블록(block)을 구성한다.
상기 레지스터부(130)는 비트라인의 전압레벨에 따라 특정 데이터를 센싱하여 저장하는 래치를 포함한다. 도시된 구성에서는 인버터들(IV134, IV136)의 입출력단이 접속되어 구성된 래치를 포함하고 있다.
도 1b를 참조하여 상기 불휘발성 메모리 장치의 독출 또는 검증 동작을 살펴보기로 한다.
먼저, 로우 레벨의 프리차지 신호(Prechb)를 인가하여 상기 프리차지부(110)를 통해 비트라인을 하이레벨로 프리차지 시킨다(T1).
다음으로, 로우 레벨의 프리차지 신호를 다시 하이레벨로 천이시킨다. 또한, 선택된 워드라인에 대해서는 로우레벨의 독출/검증전압을 인가하고 나머지 비선택된 워드라인에 대해서는 하이레벨의 독출/검증전압을 인가한다. 동시에, 하이레벨의 드레인 선택신호를 인가하여 비트라인과 메모리 셀을 접속시키고, 하이레벨의 소스 선택신호를 인가하여 접지단자와 메모리 셀을 접속시킨다(T2).
이 구간에서는 특정 셀의 프로그램 여부에 따라 비트라인의 전압레벨이 달라지게 된다. 판독하고자 하는 셀이 프로그램된 셀인 경우에는 해당셀의 문턱전압이 독출/검증전압 보다 높기 때문에 해당 셀이 턴온되지 않아 비트라인에서 스트링 셀 및 접지단자로 이어지는 전류경로가 형성되지 않는다. 따라서, 해당 셀과 접속된 비트라인의 전압레벨은 하이레벨로 유지된다.
그러나, 판독하고자 하는 셀이 소거된 셀인 경우에는 해당셀의 문턱전압이 독출/검증전압 보다 낮기 때문에 해당 셀이 턴온되고 비트라인에서 스트링 셀 및 접지단자로 이어지는 전류경로가 형성된다. 따라서, 하이레벨로 프리차지되었던 비트라인의 전압이 로우레벨로 디스차지 된다.
다음으로, 상기 비트라인의 전압레벨을 감지하여 레지스터부(130)에 저장한다. 특정셀이 프로그램된 셀인 경우에는 비트라인의 전압레벨이 하이레벨이므로, 인버터(IV132)에 의하여 로우레벨 데이터가 상기 래치에 저장된다. 그러나, 특정셀이 소거된 셀인 경우에는 비트라인의 전압레벨이 로우레벨이므로, 인버터(IV132)에 의하여 하이레벨 데이터가 상기 래치에 저장된다.
이와 같은 종래 기술의 독출/ 검증 동작에서는 다음과 같은 문제점이 있었 다. 상기 프리차지 시간(T1)의 경우 다음과 같은 수식에 의하여 결정된다고 알려져있다.
Figure 112007047348670-pat00001
즉, 비트라인의 커패시턴스(CBL)가 크고, 프리차지 시킬 전압레벨(V)이 클수록, 프리차지 시간이 증가하며, PMOS 트랜지스터(P110)를 통하여 흐르는 프리차지 전류값이 클수록 프리차지 시간은 감소한다.
또한, 상기 센싱 시간(T3)의 경우 다음과 같은 수식에 의하여 결정된다고 알려져있다.
Figure 112007047348670-pat00002
즉, 비트라인의 커패시턴스(CBL)가 크고, 프리차지 시킨 전압레벨(V)이 클수록, 센싱 시간이 증가하며, 셀스트링을 통하여 흐르는 셀 전류값(Icell)이 클수록 프리차지 시간은 감소한다.
본원 발명에서는 상기 프리차지 시간 및 센싱시간을 감소시키기 위하여 상기 프리차지 전류 및 셀 전류를 증가시키는 구성에서 전류 소모를 최소화할 수 있는 불휘발성 메모리 장치를 제공하고자 한다.
도 2는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 일부 구성을 도시한 도면이다.
상기 불휘발성 메모리 장치(200)는 비트라인(BL)을 하이레벨로 프리차지시키는 프리차지부(210), 메모리 셀이 포함된 셀 스트링(220), 상기 셀 스트링의 전류 경로 생성 여부를 제어하는 셀 전류 제어부(230), 특정 셀로부터 감지된 데이터가 저장되는 레지스터부(240)를 포함한다.
상기 프리차지부(210)는 전원전압단자(Vpre)와 비트라인 사이에 접속된 PMOS 트랜지스터(P210)를 포함한다. 상기 PMOS 트랜지스터(P210)는 로우레벨의 프리차지 신호(Prechb)에 응답하여 하이레벨의 전원전압을 비트라인에 인가시킨다.
상기 셀 스트링(220)은 데이타를 저장하는 직렬 접속된 복수 개의 메모리 셀(MC0,...,MC1, MCn)을 포함하며, 드레인 선택 신호에 따라 상기 비트라인(BL)과 메모리 셀을 선택적으로 접속시키는 드레인 선택 트랜지스터(DST)와 소스 선택 신호에 따라 상기 접지단자와 메모리 셀을 선택적으로 접속시키는 소스 선택 트랜지스터(SST)를 포함한다. 한편, 상기 셀 스트링은 상기 셀 전류 제어부(230)를 포함한다.
상기 셀 전류 제어부(230)는 셀 스트링에 형성되는 전류 경로의 생성 여부를 제어한다. 이를 위해 상기 메모리 셀과 소스 선택 트랜지스터 사이에 접속된 NMOS 트랜지스터(CST)를 포함된다. 상기 NMOS 트랜지스터는 제어신호(CS)의 레벨에 따라 턴온된다.
상기 레지스터부(240)는 비트라인의 전압레벨에 따라 특정 데이터를 센싱하여 저장하는 래치를 포함한다. 도시된 구성에서는 인버터들(IV244, IV246)의 입출력단이 접속되어 구성된 래치를 포함하고 있다.
도 3은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 독출/검증 동작시에 인가되는 전압의 파형도이다.
먼저, 로우 레벨의 프리차지 신호(Prechb)를 인가하여 상기 프리차지부(110)를 통해 비트라인을 하이레벨로 프리차지 시킨다(T1).
이와 동시에, 선택된 워드라인에 대해서는 로우레벨의 독출/검증전압을 인가하고 나머지 비선택된 워드라인에 대해서는 하이레벨의 독출/검증전압을 인가한다. 또한, 하이레벨의 드레인 선택신호를 인가하여 비트라인과 메모리 셀을 접속시키고, 하이레벨의 소스 선택신호를 인가하여 접지단자와 메모리 셀을 접속시킨다.
다음으로, 로우 레벨의 프리차지 신호를 다시 하이레벨로 천이시킨다. 또한, 셀 전류 제어부(230)에 하이 레벨의 제어신호(CS)를 인가한다(T2).
이와 같은 동작에 의해서 스트링 셀의 전류 경로가 형성 준비가 완료된다. 따라서, 특정 셀의 프로그램 여부에 따라 비트라인의 전압레벨이 상이하게 변화된다. 즉, 특정 셀이 프로그램된 경우에는 비트라인이 프리차지 전압을 그대로 유지 하지만, 특정 셀이 소거된 경우에는 비트라인의 전압레벨은 로우레벨로 천이된다.
바람직하게는, 상기 제어신호(CS)의 전압레벨은 상기 드레인 선택신호 또는 소스 선택신호보다 높은 전압 레벨로 인가하여 셀 전류 제어부(230)의 트랜지스터(CST)를 통한 전압 강하를 0V가 되게 한다.
한편, 센싱 속도를 증가시키기 위해서는 상기 제어신호의 인가시간(T2)을 좀더 증가시키는 방법을 사용할 수 있다. 또한, 상기 트랜지스터(CST)를 크게 하여 센싱 속도를 증가시킬 수 있다.
이와 같이, 상기 셀 전류 제어부(230)의 각종 파라미터를 제어함으로써 센싱 속도를 변화시킬 수 있으며, 소모 전류량도 제어할 수 있게 된다.
도 4는 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 일부 구성을 도시한 도면이다.
전체적인 구성은 도 2의 경우와 유사하며, 다만 특정 비트라인(BL)과 감지 노드(SO) 사이의 접속을 선택적으로 제어할 수 있는 비트라인 선택 트랜지스터(VB, 420)가 더 포함되어 있다는 점이 상이하다.
상기 불휘발성 메모리 장치(400)는 비트라인(BL)을 하이레벨로 프리차지시키는 프리차지부(410), 메모리 셀이 포함된 셀 스트링(430), 상기 셀 스트링의 전류 경로 생성 여부를 제어하는 셀 전류 제어부(440), 특정 셀로부터 감지된 데이터가 저장되는 레지스터부(450)를 포함한다.
전체적인 동작원리도 도 3의 기술적 사상을 이용한다.
전술한 본원 발명의 구성에 따라, 메모리 셀 스트링을 통한 전류 경로 형성 여부를 자유롭게 제어할 수 있다. 또한, 셀 전류 제어부에 공급되는 제어 신호의 레벨, 지속시간 등을 제어하여, 센싱 시간을 조절할 수 있으며, 소모 전류도 감소시킬 수 있다.

Claims (9)

  1. 비트라인에 하이레벨 전압을 인가시키는 프리차지부와,
    상기 비트라인과 접지단자 사이에 접속되며 다수의 직렬 접속된 메모리 셀을 포함하는 셀 스트링과,
    상기 비트라인과 접지단자 사이의 전류 경로 형성 여부를 제어하는 셀 전류 제어부를 포함하되,
    상기 셀 전류 제어부는 상기 프리차지부가 비트라인을 프리차지시키는 동안 상기 전류 경로 형성을 차단시키는 것을 특징으로 하는 불휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 셀 스트링은 상기 비트라인과 메모리 셀을 선택적으로 접속시키는 드레인 선택 트랜지스터와, 상기 메모리 셀과 접지단자를 선택적으로 접속시키는 소스 선택 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 제1항에 있어서, 상기 셀 전류 제어부는 소스 선택 트랜지스터와 메모리 셀 사이에 접속된 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  4. 제3항에 있어서, 상기 셀 전류 제어부의 NMOS 트랜지스터는 상기 프리차지부를 통해 비트라인을 프리차지시킨후 턴온되는 것을 특징으로 하는 불휘발성 메모리 장치.
  5. 삭제
  6. 비트라인을 프리차지 시킴과 동시에 셀 스트링을 경유하는 전류 경로 형성을 준비하는 단계와,
    셀 전류 제어부에 하이레벨의 제어 신호를 인가하여 전류 경로 차단을 해제하는 단계와,
    상기 전류 경로 차단 해제에 따라 특정 셀의 전압레벨이 비트라인을 통해 평가되는 단계를 포함하되,
    상기 준비 단계는 상기 셀 전류 제어부에 로우 레벨의 제어 신호를 인가하여 전류 경로를 차단시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 독출 방법.
  7. 제6항에 있어서, 상기 준비 단계는 하이레벨의 드레인 선택신호를 인가하여 비트라인과 특정 메모리 셀을 접속시키는 단계와,
    하이레벨의 소스 선택신호를 인가하여 접지단자와 특정 메모리 셀을 접속시키는 단계와,
    선택된 워드라인에 독출 전압을 인가하는 단계와,
    비선택된 워드라인에 패스 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 독출 방법.
  8. 삭제
  9. 제7항에 있어서, 상기 하이레벨의 제어신호의 전압 레벨은 하이레벨의 드레인 선택신호 및 하이레벨의 소스 선택신호보다 큰 것을 특징으로 하는 불휘발성 메모리 장치의 독출 방법.
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