KR20060070734A - 불휘발성 메모리 장치 및 그것의 프로그램 검증 방법 - Google Patents

불휘발성 메모리 장치 및 그것의 프로그램 검증 방법 Download PDF

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KR20060070734A
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Abstract

본 발명은 프로그램 검증시에 센싱노드를 분리해서 2페이지 프로그램 검증을 수행하는 불휘발성 메모리 장치 및 그것의 프로그램 검증 방법에 관한 것이다. 페이지 버퍼는 프로그램 검증시 센싱노드를 이븐 비트라인에 연결된 센싱노드와 오드 비트라인에 연결된 센싱노드로 분리시키는 센싱노드 분리부를 포함한다.
페이지 버퍼, 프로그램 검증, 검증 시간

Description

불휘발성 메모리 장치 및 그것의 프로그램 검증 방법{Non-volatile memory device and method for verifying successful programming thereof}
도 1은 본 발명의 바람직한 실시예에 따른 낸드형 플래시 메모리 장를 도시한 회로도이다.
도 2는 도 1의 낸드형 플래시 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 3은 도 1의 낸드형 플래시 메모리 장치의 프로그램 검증 방법을 설명하는 흐름도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 메모리 셀 어레이 200 : 비트라인 선택부
300 : 페이지 버퍼 310 : 센싱노드 분리부
320 : 프리챠지부 330 : 메인 레지스터
340 : 캐쉬 레지스터 350 : 프로그램 검증부
360 : 패스/페일 검출부
본 발명은 낸드형 플래쉬 메모리 소자에 관한 것으로, 특히 2페이지의 프로그램 검증을 수행하여 검증 시간을 줄일 수 있는 불휘발성 메모리 장치 및 그것의프로그램 검증 방법에 관한 것이다.
전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레쉬(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 여기서, 프로그램이란 데이터를 메모리 셀에 기입(write)하는 동작을 가리킨다.
메모리 소자의 고집적화를 위해 복수개의 메모리 셀(memory cell)들이 직렬로 접속(즉, 인접한 셀끼리 드레인 또는 소오스를 서로 공유하는 구조)되어 한 개의 스트링(string)을 구성하는 NAND형 플래쉬 메모리 소자가 개발되었다. NAND형 플래쉬 메모리 소자는 NOR형 플래쉬 메모리 소자와 달리 순차적으로 정보를 독출(read)하는 메모리 소자이다.
NAND형 플래쉬 메모리 소자는 짧은 시간 내에 대용량의 정보를 저장하거나 저장된 정보를 독출하기 위하여 페이지 버퍼(page buffer)가 사용된다. 페이지 버퍼는 입출력 패드(Input/Output PAD)로부터 대용량의 데이터를 제공받아 메모리 셀들로 제공하거나 메모리 셀들의 데이터를 저장한 후 출력하는 기능을 한다. 통상 페이지 버퍼는 데이터를 임시 저장하기 위하여 단일 레지스터로 구성되는 것이 보편적이었으나, 최근 NAND형 플래쉬 메모리 소자에서 대용량 데이터 프로그램시 프로그램 속도를 증가시키기 위하여 듀얼 레지스터(dual register)를 채용하고 있다.
종래에는 한번의 프로그램 시간 동안 한 페이지만을 프로그램해 왔다. 한 페이지 프로그램시 528 바이트를 프로그램할 수 있기 때문에 프로그램 스루풋(throughput)은 21.12 Mb/s이다. 그러나, 점점 고용량화되면서 프로그램 속도를 더 빨리 해야 한다. 이러한 요구에 맞추어 2페이지 프로그램을 개발하였으나, 이에 대한 검증방식(verify scheme)이 없다고 하는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 2페이지 프로그램 검증을 수행할 수 있는 불휘발성 메모리 장치 및 그것의 검증 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위해 안출된 본 발명의 바람직한 실시예에 따른 불휘발성 메모리 장치는, 제1 및 제2 비트라인에 접속된 메모리 셀들의 어레이; 및 센싱노드를 통해서 상기 제1 또는 제2 비트라인에 접속되는 페이지 버퍼를 포함하고, 상기 페이지 버퍼는 프로그램 검증시 상기 센싱노드를 상기 제1 비트라인에 연결된 센싱노드와 상기 제2 비트라인에 연결된 센싱노드로 분리시키는 센싱노드 분 리부; 상기 제1 비트라인에 접속된 메모리 셀들에 데이터가 프로그램되지 않으면 전압레벨이 초기상태를 유지하고, 상기 제1 비트라인에 접속된 메모리 셀들에 데이터가 프로그램되면 전압레벨이 초기상태에서 변경되는 메인 레지스터; 상기 제2 비트라인에 접속된 메모리 셀들에 데이터가 프로그램되지 않으면 전압레벨이 초기상태를 유지하고, 상기 제2 비트라인에 접속된 메모리 셀들에 데이터가 프로그램되면 전압레벨이 초기상태에서 변경되는 캐쉬 레지스터; 및 상기 메인 레지스터 또는 상기 캐쉬 레지스터의 전압레벨이 초기 상태을 유지하면 프로그램 검증을 위한 제1 신호를 제1 전압레벨로 출력하고, 상기 메인 레지스터 또는 상기 캐쉬 레지스터의 전압레벨이 초기 상태에서 변경되면 상기 제1 신호를 플로팅 상태로 출력하는 프로그램 검증부를 포함한다.
상술한 목적을 달성하기 위해 안출된 본 발명의 바람직한 다른 실시예에 따른 불휘발성 메모리 장치의 프로그램 검증 방법은 제1 및 제2 비트라인에 접속된 메모리 셀들의 어레이; 및 센싱노드를 통해서 상기 제1 및 제2 비트라인에 접속되고 메인 레지스터와 캐쉬 레지스터를 갖는 페이지 버퍼를 포함하는 불휘발성 메모리 장치에 있어서, 프로그램 검증시에 상기 센싱노드를 상기 제1 비트라인에 연결된 센싱노드와 상기 제2 비트라인에 연결된 센싱노드로 분리시키는 단계; 상기 제1 또는 제2 비트라인에 접속된 메모리 셀들에 데이터가 프로그램된 경우에는 상기 메인 레지스터 또는 상기 캐쉬 레지스터의 전압레벨을 초기상태에서 변경시키며, 상기 제1 또는 제2 비트라인에 접속된 메모리 셀들에 데이터가 프로그램되지 않은 경우에는 상기 메인 레지스터 또는 상기 캐쉬 레지스터의 전압레벨을 초기상태로 유 지시키는 단계; 및 상기 메인 레지스터 또는 상기 캐쉬 레지스터의 전압레벨이 초기상태를 유지하는 경우에는 프로그램 검증을 위한 제1 신호를 제1 전압레벨로 발생시키고, 상기 메인 레지스터 또는 상기 캐쉬 레지스터의 전압레벨이 초기 상태에서 변경된 경우에는 상기 제1 신호를 플로팅 상태로 발생시키는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
도 1은 본 발명의 바람직한 실시 예에 따른 NAND형 플래쉬 메모리를 도시한 회로도이다.
도 1을 참조하면, NAND형 플래쉬 메모리 장치는, 비트라인(BLe, BLo)에 접속되는메모리 셀들의 어레이(100)와 페이지 버퍼(300)를 포함한다.
페이지 버퍼(300)는 비트라인 선택부(200), 센싱노드 분리부(310), 프리챠지부(320), 메인 레지스터(330), 캐쉬 레지스터(340), 프로그램 검증부(350), 및 패스/페일 검출부(350)를 포함한다.
비트라인 선택부(200)는 NMOS 트랜지스터(N1-N4)를 포함한다. NMOS 트랜지스터(N1)는 디스차지 신호(DISCHe)에 의해 턴-온되어 제어신호(VIRPWR)를 이븐(even) 비트라인(BLe)에 인가한다. NMOS 트랜지스터(N2)는 디스챠지 신호(DISCHo)에 의해 턴-온되어 제어신호(VIRPWR)를 오드(odd) 비트라인(BLo)에 인가한다. 판독동작시에는 0V의 제어신호(VIRPWR)를 선택된 비트라인에 인가하지만, 프로그램 동작시에는 전원전압(VCC)의 제어신호(VIRPWR)를 선택된 비트라인에 인가한다. 또한, NMOS 트 랜지스터(N3)는 비트라인 선택 신호(BSLe)에 의해 턴-온되어 이븐 비트라인(BLe)과 센싱노드 SO를 연결시킨다. NMOS 트랜지스터(N4)는 비트라인 선택신호(BSLo)에 의해 턴-온되어 오드 비트라인(BLo)과 센싱노드 SO를 접속시킨다.
센싱노드 분리부(310)는 센싱노드 SO를 분리시키거나 연결시키기 위한 것으로서 프로그램 신호(M_PGM, M_PGMb)에 의해 턴-오프되는 전달 게이트(TG11)로 구성된다. 전달 게이트(TG11)는 메모리 셀에 데이터를 프로그램할 때는 턴-온되어 센싱노드 SO를 연결시키고, 메모리 셀에 데이터가 프로그램되었는지 아닌지를 검증할 때는 턴-오프되어 센싱노드 SO를 이븐 비트라인(BLe)과 오드 비트라인(BLo)으로 분리시키는데, 프로그램 검증을 위해서 센싱노드를 프리챠지시킬 때는 턴-온되어 있다.
프리챠지부(320)는 프로그램 검증시 센싱노드 SO를 로직 하이로 프리챠지시키기 위한 것으로서, 일단이 전원전압(VCC)에 접속되고 다른 단이 센싱노드 SO에 접속되며 게이트로 프리챠지 신호(PRECHb)를 인가받아 턴-온/오프되는 PMOS 트랜지스터(P11)로 구성된다. 이러한 프리챠지부(310)는 프로그램이 끝난 후에 프로그램 검증을 하기 위해서 프리챠지 신호(PRECH)가 로직 로우로 입력되면 센싱노드 SO를 로직 하이로 프리챠시켜 놓는다. 프로그램이 패스(pass)인 경우, 즉 메모리 셀에 데이터가 프로그램된 경우에는, 메모리 셀이 챠지되어 있는 상태(로직 하이)이므로 센싱노드 SO는 로직 하이로 프리챠지된 상태 그대로이다. 이에 반해서, 프로그램이 페일(fail)인 경우, 즉 메모리 셀에 데이터가 프로그램 되지 않은 경우에는 메모리 셀이 비어 있는 상태이므로 센싱 노드 SO의 신호는 선택된 비트라인에 연결된 메모 리 셀로 디스챠지되어 로직 로우가 된다.
메인 레지스터(330)는 메인 래치(L1)와 NMOS 트랜지스터(N11, N12, N13)를 포함한다. NMOS 트랜지스터(N11)는 일단이 센싱노드 SO에 접속되고 다른 메인 래치(L1)의 노드 QB에 접속되며 게이트로 프로그램 신호(PGM1)를 인가받는다. 이 NMOS 트랜지스터(N11)는 메모리 셀에 데이터를 프로그램할 때 턴-온되고, 프로그램 검증 시에는 턴-오프되어 있다. NMOS 트랜지스터(N12)는 일단이 메인 래치(L1)의 노드 QBb에 접속되고, 게이트로 센싱노드 SO의 신호를 인가받어 턴-온/오프된다. 이 NMOS 트랜지스터(N12)는 이븐 비트라인(BLe)에 연결된 메모리 셀에 데이터가 프로그램된 경우에는 게이트로 로직 하이의 센싱노드 SO의 신호를 인가받아 턴-온된다. NMOS 트랜지스터(N13)는 일단이 NMOS 트랜지스터(N11)의 다른 단에 접속되고 다른 단이 접지전압(VSS)에 접속되며 게이트로 메인 래치 신호(MLH)를 입력받아 턴-온/오프된다. 이 NMOS 트랜지스터(N13)는 이븐 비트라인(BLe)에 연결된 메모리 셀에 데이터가 프로그램된 경우에 게이트로 로직 하이의 메인 래치 신호(MLH)를 인가받아 턴-온된다. 메인 래치(L1)는 인버터(IV11, IV12)로 래치를 구성하는데, 이븐 비트라인(BLe)에 연결된 메모리 셀에 데이터가 프로그램되지 않은 경우에는 초기의 전압레벨 상태, 즉 노드 QBb가 로직 하이, 노드 QB가 로직 로우인 상태를 그대로 유지하고, 메모리 셀에 데이터가 프로그램된 경우에는 NMOS 트랜지스터(N11, N12)가 모두 턴-온된 상태이므로, 노드 QBb를 로직 로우, 노드 QB를 로직 하이로 변경시킨다.
캐쉬 레지스터(340)는 캐쉬 래치(L2)와 NMOS 트랜지스터(N14-N18)를 포함한 다. NMOS 트랜지스터(N16)는 캐쉬 래치(L2)의 노드 QAb와 입출력 라인(IO) 사이에 접속되고 게이트로 데이터 입력신호(DI)를 인가받아 턴-온/오프된다. NMOS 트랜지스터(N16)는 입출력 라인(IO)으로부터 입력되는 데이터를 캐쉬 래치(L2)의 노드 QAb로 전달한다. 이 NMOS 트랜지스터(N16)는 메모리 셀에 데이터를 프로그램할 때 턴-온되고 프로그램 검증시에는 턴-오프되어 있다. NMOS 트랜지스터(N15)는 캐쉬 래치(L2)의 노드 QAb와 노드 SO 사이에 접속되고 게이트로 데이터 전달 신호(TRAN)를 입력받아 턴-온/오프된다. NMOS 트랜지스터(N15)는 프로그램 동작시에 캐쉬 래치(L2)에 저장된 데이터를 센싱노드 SO를 통해서 메인 래치(L1)로 전달하고, 프로그램 검증시에는 턴-오프되어 있다. NMOS 트랜지스터(N16)는 일단이 센싱노드 SO에 접속되고 다른 단이 캐쉬 래치(L2)의 노드 QA에 접속되며 게이트로 프로그램 신호(PGM2)를 인가받아 턴-온/오프된다. 이 NMOS 트랜지스터(N16)는 프로그램 동작시에 캐쉬 래치(L2)에 저장된 데이터를 메모리 셀에 프로그램하고, 프로그램 검증시에는 턴-오프되어 있다. NMOS 트랜지스터(N17)는 일단이 캐쉬 래치(L2)의 노드 QAb에 접속되고 게이트로 센싱노드 S0의 신호를 인가받아 턴-온/오프된다. 이 NMOS 트랜지스터(N17)는 오드 비트라인(BLo)에 연결된 메모리 셀에 데이터가 프로그램된 경우에는 게이트로 로직 하이의 센싱노드 SO의 신호를 인가받아 턴-온된다. NMOS 트랜지스터(N18)는 일단이 NMOS 트랜지스터(N17)의 다른 단에 접속되고 다른 단이 접지전압(VSS)에 접속되며 게이트로 캐쉬 래치 신호(CLH)를 입력받아 턴-온/오프된다. 이 NMOS 트랜지스터(N17)는 오드 비트라인(BLo)에 연결된 메모리 셀에 데이터가 프로그램된 경우에 게이트로 로직 하이의 메인 래치 신호(MLH)를 인가받아 턴-온된 다. 캐쉬 래치(L2)는 인버터(IV13, IV14)로 래치를 구성하는데, 오드 비트라인(BLo)에 연결된 메모리 셀에 데이터가 프로그램되지 않은 경우에는 초기의 전압레벨 상태, 즉 노드 QBb가 로직 하이, 노드 QB가 로직 로우인 상태를 그대로 유지하고, 메모리 셀에 데이터가 프로그램된 경우에는 NMOS 트랜지스터(N17, N18)가 모두 턴-온된 상태이므로, 노드 QBb를 로직 로우, 노드 QB를 로직 하이로 변경시킨다. 상술한 NMOS 트랜지스터(N17, N18)는 메모리 셀에 데이터를 프로그램할 때는 턴-오프되어 있고 프로그램 검증시에 턴-온된다.
프로그램 검증부(350)는 메모리 셀에 데터가 프로그램되었는지 아닌지를 검증하기 위한 것으로서, PMOS 트랜지스터(P12, P13)를 포함한다. PMOS 트랜지스터(P12)는 일단이 전원전압(VCC)에 접속되고 게이트로 메인 래치(L1)의 노드 QB의 신호를 인가받아 턴-온/오프된다. 이 PMOS 트랜지스터(P12)는 프로그램이 성공인 경우에, 즉 이븐 비트라인(BLe)에 접속된 메모리 셀에 데이터가 프로그램된 경우에는 메인 래치(L1)의 노드 QB가 로직 하이이므로 PMOS 트랜지스터(P12)가 턴-오프되어 프로그램 검증 신호(nWDO)를 플로팅 상태로 만든다. 이에 반해, 프로그램이 실패인 경우, 즉 이븐 비트라인(BLe)에 접속된 메모리 셀에 데이터가 프로그램되지 않은 경우에는 메인 래치(L1)의 노드 QB가 로직 로우이므로 PMOS 트랜지스터(P12)가 턴-온되어 프로그램 검증 신호(nWDO)를 로직 하이로 만든다. PMOS 트랜지스터(P13)는 일단이 전원전압(VCC)에 접속되고 게이트로 캐쉬 래치(L2)의 노드 QA의 신호를 인가받아 턴-온/오프된다. 이 PMOS 트랜지스터(P13)는 프로그램이 성공인 경우에, 즉 오드 비트라인(BLo)에 접속된 메모리 셀에 데이터가 프로그램된 경우에는 캐쉬 래 치(L2)의 노드 QA가 로직 하이이므로 PMOS 트랜지스터(P12)가 턴-오프되어 프로그램 검증 신호(nWDO)를 플로팅 상태로 만든다. 이에 반해, 프로그램이 실패인 경우, 즉 오드 비트라인(BLo)에 접속된 메모리 셀에 데이터가 프로그램되지 않은 경우에는 캐쉬 래치(L2)의 노드 QB가 로직 로우이므로 PMOS 트랜지스터(P13)가 턴-온되어 프로그램 검증 신호(nWDO)를 로직 하이로 만든다.
패스/페일 검출부(360)는 프로그램 검증이 패스인지 페일인지를 검출하기 위한 것으로서 NMOS 트랜지스터(N19)와 낸드 게이트(ND11)로 구성된다. NMOS 트랜지스터(N19)는 패스/페일 체크 신호(CHK)가 로직 하이일 때 선택된 비트라인에 연결된 메모리 셀에 데이터가 프로그램되지 않아 프로그램 검증 신호(nWDO)가 로직 하이이면, NMOS 트랜지스터(N19)도 턴-온되나, 노드 nWDO_e를 로직 로우로 디스챠지시키지 못한다. 왜냐하면, NMOS 트랜지스터(N19)는 위크(week) 트랜지스터로 구성되어 있어 전류가 아주 작게 흐르기 때문이다. 이러한 작은 전류는 로직 하이의 프로그램 검증 신호(nWDO)에 흡수되어 프로그램 검증 신호(nWDO)를 로직 하이에서 로직 로우로 천이시킬 수 없다. 이렇게 되면, 낸드 게이트(ND11)는 로직 하이의 패스/페일 체크 신호(CHK)와 로직 하이의 프로그램 검증 신호(nWDO)를 반전 논리 곱하여 패스/페일 검출 신호(WDO)를 로직 로우로 출력하고, 소거가 실패인 것으로 판정한다.
그러나, 패스/페일 체크 신호(CHECK)가 로직 하이일 때 선택된 비트라인에 연결된 메모리 셀에 데이터가 프로그램되어, 프로그램 검증 신호(nWDO)가 플로팅 상태이면, NMOS 트랜지스터(N19)가 턴-온되어 프로그램 검증 신호(nWDO)를 로직 로 우로 된다. 왜냐하면, 프로그램 검증 신호(nWDO)가 플로팅 상태로 있기 때문에, NMOS 트랜지스터(N19)가 위크(week) 트랜지스터라고 해도 아주 작게 흐르는 전류가 프로그램 검증 신호(nWDO)를 로직 로우로 디스챠지시키기 때문이다. 이렇게 되면, 낸드 게이트(ND11)는 로직 하이의 패스/페일 체크 신호(CHK)와 로직 로우의 프로그램 검증 신호(nWDO)를 반전 논리 곱하여 패스/페일 검출 신호(WDO)를 로직 하이로 출력하고, 소거가 패스인 것으로 판정한다.
이하, 도 1 및 도 2를 참조하여 불휘발성 메모리 장치의 프로그램 검증 동작을 간략히 설명한다.
프로그램이 끝난 후에는 프로그램 검증을 하기 위해서, 먼저 프리챠지 신호(PRECHb)를 이용해서 PMOS 트랜지스터(P11)를 턴-온시켜서 노드 SO를 로직 하이로로 프리챠시켜 놓는다. 노드 SO에 프리챠지된 신호는 이븐 비트라인(BLe)에 접속된 메모리 셀에 데이터가 프로그램된 경우에는 메모리 셀이 충전되어 있으므로 노드 SO에 프리챠지된 신호는 비트라인(BLe)를 통해서 디스챠지되지 않으므로 프리챠지된 상태를 그대로 유지한다. 이렇게 되면, NMOS 트랜지스터(N12, N13)가 턴-온되기 때문에, 메인 래치(L1)의 노드 QB는 로직 하이에서 로직 로우로, 노드 QB는 로직 로우에서 로직 하이로 변경된다. 그러면, PMPOS 트랜지스터(P12)가 턴-오프되어 프로그램 검증 신호(nWDO)가 플로팅 상태가 된다.
이에 반해, 이븐 비트라인(BLe)에 접속된 셀에 데이터가 프로그램되지 않은 경우에는 메모리 셀이 비어 있는 상태이므로 센싱노드 SO에 프리챠지된 신호가 비트라인(BLe)을 통해서 디스챠지된다. 이렇게 되면, NMOS 트랜지스터(N12, N13)가 턴-오프되어, 메인 래치(L1)의 노드 QBb와 노드 QB는 처음 상태(노드 QBb가 로직 하이, 노드 QB가 로직 로우)를 유지한다. 그러면, PMOS 트랜지스터(P12)가 턴-온되어 프로그램 검증 신호(nWDO)가 로직 하이가 된다.
캐쉬 레지스터(340)와 PMOS 트랜지스터(P13)는 오드 비트라인(BLo)에 접속된 메모리 셀에 데이터가 프로그램되었는지 아닌지를 검증할 때 이용되는 것으로서, 캐쉬 레지스터(340)의 동작은 메인 레지스터(330)와 동일하고, PMOS 트랜지스터(P13)의 동작은 PMOS 트랜지스터(P12)와 동일한다.
도 3은 도 1의 불휘발성 메모리 장치의 프로그램 검증 방법을 설명하기 위한 흐름도이다.
도 3을 참조하면, 먼저, 2페이지를 프로그램 하고(S401), 그 후에 이븐 비트라인에 접속된 메모리 셀에 데이터가 프로그램되었는지 아닌지를 검증하거나(S402), 오드 비트라인에 접속된 메모리 셀에 데이터가 프로그램되었는지 아닌지를 검증한다(S403). 이때, 위에서 설명한 바와 같이, 프로그램이 패스인지 페일인지를 판정해서(S404), 프로그램이 패스(PASS)이면 프로그램을 종료하고(S405), 프로그램이 페일(FAIL)이면 2페이지 프로그램을 다시 수행한다(S401).
상술한 바와 같이 본 발명에 의하면, 2페이지를 프로그램 검증할 수 있어, 종래에 비해 프로그램 검증 시간을 줄일 수는 이점이 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 기술을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (12)

  1. 제1 및 제2 비트라인에 접속된 메모리 셀들의 어레이; 및
    센싱노드를 통해서 상기 제1 또는 제2 비트라인에 접속되는 페이지 버퍼를 포함하고, 상기 페이지 버퍼는
    프로그램 검증시 상기 센싱노드를 상기 제1 비트라인에 연결된 센싱노드와 상기 제2 비트라인에 연결된 센싱노드로 분리시키는 센싱노드 분리부;
    상기 제1 비트라인에 접속된 메모리 셀들에 데이터가 프로그램되지 않으면 전압레벨이 초기상태를 유지하고, 상기 제1 비트라인에 접속된 메모리 셀들에 데이터가 프로그램되면 전압레벨이 초기상태에서 변경되는 메인 레지스터;
    상기 제2 비트라인에 접속된 메모리 셀들에 데이터가 프로그램되지 않으면 전압레벨이 초기상태를 유지하고, 상기 제2 비트라인에 접속된 메모리 셀들에 데이터가 프로그램되면 전압레벨이 초기상태에서 변경되는 캐쉬 레지스터; 및
    상기 메인 레지스터 또는 상기 캐쉬 레지스터의 전압레벨이 초기 상태를 유지하면 프로그램 검증을 위한 제1 신호를 제1 전압레벨로 출력하고, 상기 메인 레지스터 또는 상기 캐쉬 레지스터의 전압레벨이 초기 상태에서 변경되면 상기 제1 신호를 플로팅 상태로 출력하는 프로그램 검증부를 포함하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 프로그램 검증부는, 상기 제1 또는 제2 비트라인에 접속된 메모리 셀들에 데이터가 프로그램되지 않은 경우에는 상기 제1 신호를 로직 하이로 출력하고, 상기 제1 또는 제2 비트라인에 접속된 메모리 셀에 데이터가 프로그램된 경우에는 상기 제1 신호를 플로팅 상태로 출력하는 불휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 프로그램 검증부는, 상기 메인 레지스터의 전압레벨이 초기 상태에서 변경된 경우에 상기 제1 신호를 전원전압을 이용해서 로직 하이로 만드는 제1 트랜지스터; 및 상기 캐쉬 레지스터의 전압레벨이 초기 상태에서 변경된 경우에 상기 제1 신호를 상기 전원전압을 이용해서 로직 하이로 만드는 제2 트랜지스터를 포함하는 불휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제1 신호가 상기 제1 전압레벨인 경우에는 프로그램이 페일이라고 판정하고, 상기 제1 신호가 플로팅 상태인 경우에는 프로그램이 패스라고 판정하는 패스/페일 검출부를 더 포함하는 불휘발성 메모리 장치.
  5. 제 4 항에 있어서,
    상기 패스/페일 검출부는 상기 제1 신호와 상기 프로그램 검증의 패스/페일을 체크하는 제2 신호를 논리 조합하여 패스/페일 검출 신호를 출력하는 논리소자; 및
    상기 논리소자의 입력노드 중 상기 제1 신호가 입력되는 입력노드를 로직 로우로 디스챠지시키는 디스챠지 트랜지스터를 포함하는 불휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    상기 프로그램 검증을 위해 상기 센싱노드를 로직하이로 프리챠시키는 프리챠지부를 더 포함하는 불휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 센싱노드에 프리챠지된 신호가 상기 제1 또는 제2 비트라인에 접속된 메모리 셀들로 디스챠지되면 메모리 셀에 데이터가 프로그램도지 않은 경우이고, 상기 센싱 노드에 프리챠지된 신호가 상기 제1 또는 제2 비트라인에 접속된 메모리 셀들로 디스챠지되지 않으면 메모리 셀들에 데이터가 프로그램된 경우인 불휘발성 메모리 장치.
  8. 제1 및 제2 비트라인에 접속된 메모리 셀들의 어레이; 및 센싱노드를 통해서 상기 제1 또는 제2 비트라인에 접속되고 메인 레지스터와 캐쉬 레지스터를 갖는 페이지 버퍼를 포함하는 불휘발성 메모리 장치에 있어서,
    프로그램 검증시에 상기 센싱노드를 상기 제1 비트라인에 연결된 센싱노드와 상기 제2 비트라인에 연결된 센싱노드로 분리시키는 단계;
    상기 제1 또는 제2 비트라인에 접속된 메모리 셀들에 데이터가 프로그램된 경우에는 상기 메인 레지스터 또는 상기 캐쉬 레지스터의 전압레벨을 초기상태에서 변경시키며, 상기 제1 또는 제2 비트라인에 접속된 메모리 셀들에 데이터가 프로그램되지 않은 경우에는 상기 메인 레지스터 또는 상기 캐쉬 레지스터의 전압레벨을 초기상태로 유지시키는 단계; 및
    상기 메인 레지스터 또는 상기 캐쉬 레지스터의 전압레벨이 초기상태를 유지하는 경우에는 프로그램 검증을 위한 제1 신호를 제1 전압레벨로 발생시키고, 상기 메인 레지스터 또는 상기 캐쉬 레지스터의 전압레벨이 초기 상태에서 변경된 경우에는 상기 제1 신호를 플로팅 상태로 발생시키는 단계를 포함하는 불휘발성 메모리 장치의 프로그램 검증 방법.
  9. 제 8 항에 있어서,
    상기 제1 신호가 상기 제1 전압레벨로 발생되면 프로그램 동작이 페일이라고 판정하고, 상기 제1 신호가 플로팅 상태로 발생되면 프로그램 동작이 패스라고 판정하는 단계를 더 포함하는 불휘발성 메모리 장치의 프로그램 검증 방법.
  10. 제 8 항에 있어서,
    상기 메인 레지스터 또는 상기 캐쉬 레지스터의 전압레벨이 초기 상태에서 변경되면 상기 제1 신호를 로직 하이로 발생시키고, 상기 메인 레지스터 또는 상기 캐쉬 레지스터의 전압레벨이 초기 상태를 유지하면 상기 제1 신호를 플로팅 상태로 발생시키는 불휘발성 메모리 장치의 프로그램 검증 방법.
  11. 제 8 항에 있어서,
    상기 프로그램 검증을 위해 상기 센싱 노드를 프리챠지시키는 단계를 더 포함하는 불휘발성 메모리 장치의 프로그램 검증 방법.
  12. 제 11 항에 있어서,
    상기 센싱노드에 프리챠지된 신호가 상기 제1 또는 제2 비트라인에 접속된 메모리 셀들로 디스챠지되지 않은 경우에는 상기 메인 레지스터 또는 상기 캐쉬 레 지스터의 전압레벨을 초기상태에서 변경시키고 상기 센싱노드에 프리챠지된 신호가 상기 제1 또는 제2 비트라인에 접속된 메모리 셀들로 디스챠지되는 경우에는 상기 메인 레지스터 또는 상기 캐쉬 레지스터의 전압레벨을 초기상태로 유지하는 불휘발성 메모리 장치의 프로그램 검증 방법.
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