CN113257321A - 非易失性存储器的读取***及存储设备 - Google Patents
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Abstract
本发明提供了一种非易失性存储器的读取***及存储设备，所述读取***包括数据缓存单元，存储单元，与数据缓存单元和数据存储单元连接的数据读取单元，以及与数据读取单元连接的选通单元，用于使数据缓存单元内的数据写入存储单元、使数据读取单元从数据缓存单元内读取数据或使数据读取单元从存储单元内读取数据。所述读取***通过设置选通单元使所述读取***不仅能读取存储单元的数据，也能读取写入数据缓存单元内的数据。本发明的读取***不需要额外添加寄存器即可读取存储器写操作传入数据缓存单元的数据，解决了读取或记录写操作传入的所有数据占用过多的芯片面积的问题。
Description
技术领域
本发明涉及存储器技术领域，尤其涉及一种非易失性存储器的读取***及存储设备。
背景技术
带电可擦可编程只读存储器((Electrically Erasable Programmable readonly memory，EEPROM)的数据写入过程包括，将数据传输至EEPROM存储器后，数据先缓存在由高压器件组成的数据缓存单元中，写入通讯结束后，启动内部擦写周期，电荷泵产生高压，通过位线选择性地施加在存储单元上，完成EEPROM存储器的编程操作。
在一些情况下，存储器芯片可能需要记录某次写操作传入的所有数据，例如：包含错误纠正算法(Error Checking and Correcting，ECC)的非易失性存储存储器需要校验写入的数据并对其编码；高可靠性要求的EEPROM存储器在擦写周期结束后，需要校验写操作传输的数据与实际写入存储器的数据是否一致。
现有技术中，可以使用寄存器记录写操作传入的所有数据，但添加寄存器额外增加了芯片面积，例如512-Kbit串口的非易失性存储单元的一页大小为128bytes，一次最大允许传输128×8共1024位数据，则需要1024个额外的寄存器，占用非易失性存储器的面积过大。由于非易失性存储器的芯片面积均要求不能太大，因此添加寄存器来记录写操作传入的所有数据，对于EEPROM存储器来说不是一个好的解决方案。对于已经传入数据缓存单元内的数据，现有技术中，几乎没有直接从EEPROM存储器的数据缓存单元内读取其传入的数据的读取***。
公开号为CN103295639A的发明专利申请公开了一种快速OTP存储数据的写入与读取***，它包括OTP单元数据输入输出端、写入电路和读取***，所述OTP单元数据输入输出端分别与写入电路和读取***连接。该发明型结构简洁，烧写稳定，读取速度快，又能保证OTP工作寿命。虽然该发明公开了存储数据的写入与读取***，但是该发明并未公开记录存储器某次写入存储单元的数据的功能，即读取***不具备读取刚写入存储单元数据的能力。
因此，有必要提供一种非易失性存储器的读取***及存储设备以解决上述的现有技术中存在的问题。
发明内容
本发明的目的在于提供一种非易失性存储器的读取***及存储设备，以解决读取或记录单次写操作传入的所有数据占用过多的芯片面积的问题。
为实现上述目的，本发明的所述非易失性存储器的读取***包括：
数据缓存单元，用于缓存数据；
存储单元，用于存储数据；
数据读取单元，与所述数据缓存单元和所述数据存储单元连接；
选通单元，与所述数据读取单元连接，用于使所述数据缓存单元内的数据写入所述存储单元、使所述数据读取单元从所述数据缓存单元内读取数据或使所述数据读取单元从所述存储单元内读取数据。
本发明的所述非易失性存储器的读取***的有益效果在于：
本发明的设置了选通单元，所述选通单元用于使所述数据缓存单元内的数据写入所述存储单元、使所述数据读取单元从所述数据缓存单元内读取数据或使所述数据读取单元从所述存储单元内读取数据，从而使本发明的读取***不仅能读取所述存储单元的数据，也能读取所述存储器通过写操作写入所述数据缓存单元内的数据。本发明的所述读取***不需要额外添加寄存器即可读取存储器写操作传入数据缓存单元的数据，解决了读取或记录某次写操作传入的所有数据占用过多的芯片面积的问题。
优选地，所述选通单元为三态反相器。
优选地，所述三态反相器包括第一反相器、第二反相器、第三PMOS管、第四PMOS管、第三NMOS管和第四NMOS管；
所述第三PMOS管的源极连接所述缓存单元的电源电压端，所述第三PMOS管的漏极连接所述第四PMOS管的源极，所述第四PMOS管的漏极连接所述第三NMOS管的漏极，所述第四PMOS管的漏极和所述第三NMOS管的漏极连接线上连接所述数据读取单元的编程擦除电压端；所述第三NMOS管的源极连接所述第四NMOS管的漏极，所述第四NMOS管的源极接地；
所述第一反相器的输出端连接所述第三PMOS管栅极，所述第二反相器的输入端连接所述第四PMOS管的栅极，所述第二反相器的输出端连接所述第三NMOS管的栅极。
进一步优选地，在擦除阶段，所述第二反相器的输入端接收擦除信号，使得所述第四PMOS管和所述第三NMOS管截止，所述编程擦除电压端处于浮空状态；
在编程阶段，所述第一反相器的输入端接收编程信号，所述第三PMOS管和所述第四PMOS管导通，所述编程擦除电压端连接所述电源电压端；
在读取所述数据缓存单元阶段，所述第四NMOS管的栅极接收读取信号，使所述第四NMOS管和所述第三NMOS管导通，所述编程擦除电压端接地。其有益效果在于：在存储器的擦除阶段、编程阶段和读取阶段，三态反相器控制编程擦除电压端分别连接不同的电位，从而完成存储器不同操作阶段的对数据读取单元的不同控制。
优选地，所述数据缓存单元包括第三反相器、第四反相器、第一选通NMOS管和第二选通NMOS管，所述第三反相器和所述第四反相器连接；所述第三反相器包括第一PMOS管和第一NMOS管，所述第一PMOS管的源极连接电源电压端，所述第一PMOS管的栅极连接所述第一NMOS管的栅极，所述第一PMOS管的漏极连接所述第一NMOS管的漏极，所述第一NMOS管的源极接地；所述第四反相器包括第二PMOS管和第二NMOS管，所述第二PMOS管的源极连接所述电源电压端，所述第二PMOS管的栅极连接所述第二NMOS管的栅极，所述第二PMOS管的漏极连接所述第二NMOS管的漏极，所述第二NMOS管的源极接地；
所述第一选通NMOS管的漏极连接第一数据输入线，所述第一选通NMOS管的栅极连接选通控制线，所述第一选通NMOS管的源极连接所述第一PMOS管的漏极和所述第一NMOS管的漏极；所述第二选通NMOS管的源极连接第二数据输入线，所述第二选通NMOS管的栅极连接所述选通控制线，所述第二选通NMOS管的漏极连接所述第二PMOS管的漏极和所述第二NMOS管的漏极；
所述第一PMOS管的栅极和所述第一NMOS管的栅极连接所述第二PMOS管的漏极与所述第二NMOS管的漏极的连接线上的第一检测节点，所述第一PMOS管的漏极与所述第一NMOS管的漏极连接线上的第二检测节点连接所述第二PMOS管的栅极和所述第二NMOS管。
优选地，所述数据读取单元包括选通管、第四选通NMOS管和灵敏放大器，所述选通管连接所述编程擦除电压端，所述选通管通过位线连接所述存储单元，所述第四选通NMOS管的源极连接所述位线，所述第四选通NMOS管的漏极连接所述灵敏放大器的输入端，所述第四选通NMOS管的栅极连接信号控制线，所述灵敏放大器依据所述位线上电流信号或电压信号输出逻辑值电平。
优选地，所述选通管为第三选通NMOS管，所述第三选通NMOS管的栅极连接所述数据缓存单元，所述第三选通NMOS管的漏极连接所述编程擦除电压端，所述第三选通NMOS管的源极连接所述位线。
优选地，所述选通管为选通PMOS管，所述选通PMOS管的源极连接所述编程擦除电压端，所述选通PMOS管的栅极连接所述数据缓存单元，所述选通PMOS管的漏极连接所述位线。
优选地，所述存储单元包括第五选通NMOS管和存储控制栅极管，所述第五选通NMOS管的漏极连接所述位线，所述第五选通NMOS管的栅极连接字线，所述第五选通NMOS管的源极连接所述存储栅极控制管的漏极，所述存储单元控制栅极管的源极连接源极线，所述存储单元控制栅极管的栅极连接存储控制线。
本发明还提供一种存储设备，包括本发明所述的非易失性存储器的读取***。
本发明的所述存储设备的有益效果在于：
本发明的所述存储设备中包含的非易失性存储器的读取***不仅能读取所述存储单元的数据，也能读取所述存储器通过写操作写入所述数据缓存单元内的数据。本发明的所述读取***不需要额外添加寄存器即可读取存储器写操作传入数据缓存单元的数据，从而节省了芯片面积。
附图说明
图1为本发明的非易失性存储器的读取***的结构框图；
图2为本发明的非易失性存储器的读取***的电路图；
图3为本发明的三态反相器的电路图；
图4为发明的存储器进行编程操作时的电路连接图；
图5为本发明的存储器进行读取存储单元内数据操作时的电路连接图；
图6为本发明的存储器进行读取数据缓存单元内数据操作时的电路连接图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所述领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
针对现有技术存在的问题，本发明的实施例提供了一种非易失性存储器的读取***及存储设备。图1为本发明的非易失性存储器的读取***的结构框图。参照图1，本发明的所述非易失性存储器的读取***包括：
数据缓存单元1，用于缓存数据；
存储单元4，用于存储数据；本发明的存储单元4可为带电可擦可编程只读存储单元(Electrically Erasable Programmable read only memory，EEPROM)。
数据读取单元2，与所述数据缓存单元1和所述数据存储单元4连接；
选通单元3，与所述数据读取单元2连接，用于使所述数据缓存单元1内的数据写入所述存储单元4、使所述数据读取单元2从所述数据缓存单元1内读取数据或使所述数据读取单元2从所述存储单元4内读取数据。
高压产生单元6，数据缓存单元1的电源电压端VPP连接高压产生单元6的输出端，高压产生单元6用于给数据缓存单元1提供电源电压；
逻辑控制单元7，逻辑控制单元7的若干输出端分别连接高压产生单元6、数据读取单元2和数据缓存单元1，用于控制高压产生单元6、数据读取单元2和数据缓存单元1。
字线驱动单元8，字线驱动单元8的一端连接1逻辑控制单元，字线驱动单元8的另一端连接存储单元4，用于控制字线的电平，进而控制存储单元4。
可说明的是，高压产生单元6、逻辑控制单元7、字线驱动单元8均为本领域技术人员常用的公知技术，在此不再赘述。
本发明的所述非易失性存储器的读取***的优点在于：
本发明的所述数据读取单元2与所述数据缓存单元1连接，数据读取单元2通过选通单元3选择性地连接高压产生单元6或接地或浮空，用于使所述数据缓存单元1内的数据写入所述存储单元4、使所述数据读取单元2从所述数据缓存单元1内读取数据或使所述数据读取单元2从所述存储单元4内读取数据，从而使本发明的读取***不仅能读取所述存储单元4的数据，也能读取通过写操作写入所述数据缓存单元1内的数据。本发明的所述读取***不需要额外添加寄存器即可读取存储器写操作传入数据缓存单元的数据，添加的选通单元结构面积小，占用芯片面积小。
作为本发明一种优选的实施方式，所述选通单元3为三态反相器。
作为本发明一种优选的实施方式，图3为本发明的三态反相器的电路图。参照图1和图3，三态反相器包括第一反相器30、第二反相器31及依次串联的第三PMOS管32、第四PMOS管33、第三NMOS管34和第四NMOS管35；所述第三PMOS管32的源极连接数据缓存单元1的电源电压端VPP，即第三PMOS管32的源极连接所述高压产生单元6，所述第三PMOS管32的漏极连接所述第四PMOS管33的源极，所述第四PMOS管33的漏极连接所述第三NMOS管34的漏极，所述第四PMOS管33的漏极与所述第三NMOS管34的漏极连接线上的节点连接所述数据读取单元2的编程擦除电压端VPPW；所述第三NMOS管34的源极连接所述第四NMOS管35的漏极，所述第四NMOS管35的源极接地；所述第一反相器30的输出端连接所述第三PMOS管32栅极，所述第二反相器31的输入端连接所述第四PMOS管33的栅极，所述第二反相器31的输出端连接所述第三NMOS管34的栅极。
作为本发明一种优选的实施方式，本发明的存储器在擦除阶段时，所述第二反相器31的输入端接收擦除信号，使得所述第四PMOS管33和所述第三NMOS管35截止，所述编程擦除电压端VPPW处于浮空状态；
在编程阶段时，所述第一反相器30的输入端接收编程信号，所述第三PMOS管32和所述第四PMOS管33导通，所述编程擦除电压端VPPW连接数据缓存单元1的电源电压端，即所述编程擦除电压端VPPW连接所述高压产生单元6；
在读取所述数据缓存单元1内数据阶段时，所述第四NMOS管34的栅极接收读取信号，使所述第四NMOS管35和所述第三NMOS管34导通，所述编程擦除电压端VPPW接地。其优点在于：在存储器的擦除阶段、编程阶段和读取阶段，三态反相器控制编程擦除电压端分别连接不同的电位，从而完成存储器在不同操作阶段的对数据读取单元的不同控制，从而分别使所述数据缓存单元1内的数据写入所述存储单元4、使所述数据读取单元2从所述数据缓存单元1内读取数据或使所述数据读取单元2从所述存储单元4内读取数据。
作为本发明一种优选的实施方式，图2为本发明的非易失性存储器的读取***的电路图。参照图2，所述数据缓存单元1包括第三反相器10、第四反相器11、第一选通NMOS管12和第二选通NMOS管13、第一数据输入线14、第二数据输入线15和选通控制线16，所述第三反相器10和所述第四反相器11连接；所述第一选通NMOS管12的源极连接所述第三反相器10，所述第一选通NMOS管12的漏极连接所述第一数据输入线14，所述第一选通NMOS管12的栅极连接所述选通控制线16；所述第二选通NMOS管13的漏极连接所述第四反相器11，所述第二选通NMOS管13的源极连接所述第二数据输入线15，所述第二选通NMOS管13的栅极连接所述选通控制线16。
所述第三反相器10包括第一PMOS管101和第一NMOS管102，所述第一PMOS管101的源极连接电源电压VPP，即第一PMOS管101的源极连接高压产生单元6，所述第一PMOS管101的栅极连接所述第一NMOS管102的栅极，所述第一PMOS管101的漏极连接所述第一NMOS管102的漏极，所述第一NMOS管102的源极接地。所述第四反相器11包括第二PMOS管111和第二NMOS管112，所述第二PMOS管111的源极连接电源电压VPP，即第二PMOS管111的源极连接高压产生单元6，所述第二PMOS管111的栅极连接所述第二NMOS管112的栅极，所述第二PMOS管111的漏极连接所述第二NMOS管112的漏极，所述第二NMOS管112的源极接地。
所述第一PMOS管101的漏极与所述第一NMOS管102的漏极连接连接所述第一选通NMOS管12的源极；所述第一PMOS管101的漏极与所述第一NMOS管102的漏极连接线上的第一检测节点Q连接所述第二PMOS管111的栅极和所述第二NMOS管112的栅极；所述第二PMOS管111的漏极与所述第二NMOS管112的漏极的连接线上的第二检测节点QB连接所述第一PMOS管101的栅极和所述第一NMOS管102的栅极；所述第二PMOS管111的漏极和所述第二NMOS管112的漏极连接所述第二选通NMOS管13的漏极。所述数据读取单元2连接所述第一检测节点Q和所述第二检测节点QB的任意一节点。
作为本发明一种优选的实施方式，所述数据读取单元2包括选通管20、第四选通NMOS管22和灵敏放大器23，所述选通管20的电流输出端连接所述位线5，所述第四选通NMOS管22的漏极连接所述位线5，第四选通NMOS管22的源极连接所述灵敏放大器23的输入端，所述第四选通NMOS管22的栅极连接信号控制线221，所述灵敏放大器23依据所述位线5上电流信号或电压信号输出逻辑值电平。
参照图1和图2，信号控制线221连接逻辑控制单元7，第四选通NMOS管22的信号控制线221用于读取逻辑控制单元7输出使能信号，以控制第四选通NMOS管22的开启和关闭。
作为本发明一种优选的实施方式，参照图2，本发明的所述选通管20包括第三选通NMOS管201，所述第三选通NMOS管201的栅极连接所述第二节点QB，所述第三选通NMOS管201的漏极连接编程擦除电压端VPPW，所述第三选通NMOS管201的源极连接所述位线5。
所述存储单元4包括存储控制栅极管40和第五选通NMOS管41，所述第五选通NMOS管41的漏极连接所述位线5，所述存储控制栅极管40的漏极连接所述第五选通NMOS管41的源极，所述存储控制栅极管40的源极连接源极线401，所述存储控制栅极管40的栅极连接存储控制线402。所述第五选通NMOS管41的栅极连接字线411，所述第五选通NMOS管41的源极连接所述存储单元4。
参照图1和图2，字线411连接字线驱动单元8，逻辑控制单元7输出使能信号，使字线驱动单元8启动，从而控制字线411的电平，进而控制第五选通NMOS管41的开启或关闭。
参照图1和图2，将数据写入所述数据缓存单元1内的操作步骤如下：
第一选通NMOS管12和第二选通NMOS管13均开启，若第一数据输入线14的逻辑值电平为“1”，第二数据输入线15的逻辑值电平为“0”，则第一检测节点Q的逻辑值为“1”，第二检测节点QB的逻辑值为“0”，此时向所述数据缓存单元1传输的数据为“1”，第三选通NMOS管201处于截止状态。
若第一数据输入线14的逻辑值电平为“0”，第二数据输入线15的逻辑值电平为“1”，则第一检测节点Q的逻辑值为“0”，第二检测节点QB的逻辑值值为“1”，此时向所述数据缓存单元1传输的数据为“0”，第三选通NMOS管201处于导通状态。
可说明的是，选通管20为第三选通NMOS管201时，第三选通NMOS管201的栅极的逻辑电平与写入数据缓存单元1的数据相反。例如：若第一数据输入线14的逻辑值电平为“1”，第二数据输入线15的逻辑值电平为“0”，此时向所述数据缓存单元1传输的数据为“1”，第二检测节点QB的逻辑值为“0”，则第三选通NMOS管201的栅极逻辑电平为“0”，第三选通NMOS管201截止；若第一数据输入线14的逻辑值电平为“0”，第二数据输入线15的逻辑值电平为“1”，此时向所述数据缓存单元1传输的数据为“0”，第二检测节点QB的逻辑值值为“1”，则第三选通NMOS管201的栅极逻辑电平为“1”，第三选通NMOS管201开启。
在本发明另一种实施方式中，所述选通管20还可以为选通PMOS管(图中未示出)，所述选通PMOS管的源极连接所述编程擦除电压端，所述选通PMOS管的栅极连接所述第一检测节点Q，所述选通PMOS管的漏极连接所述位线。选通管20为选通PMOS管时，选通PMOS管的栅极的逻辑电平与写入数据缓存单元1的数据相同。例如：若一数据输入线14的逻辑值电平为“1”，第二数据输入线15的逻辑值电平为“0”，则选通PMOS管的栅极的逻辑电平为“1”，选通PMOS管截止；若一数据输入线14的逻辑值电平为“0”，第二数据输入线15的逻辑值电平为“1”，则选通PMOS管的栅极逻辑电平为“0”，选通PMOS管开启。
下面结合具体实施例来说明本发明的非易失性存储器的读取***的工作步骤：
图4为发明的存储器进行编程操作时的电路连接图。参照图1和图4，本发明的存储器的编程操作如下：
逻辑控制单元7输出使能信号至信号控制线221，使第四选通NMOS管22处于截止状态，位线5与灵敏放大器23的通路断开。逻辑控制单元7控制高压产生单元6产生并输出高压信号至电源电压端VPP，并通过选通单元3连接编程擦除电压端VPPW和电源电压端VPP，使得编程擦除电压端VPPW接收高压信号；字线411选中存储单元4，存储控制线402接地，源极线401处于浮空状态。第三选通NMOS管201开启，高压产生单元6的高压信号通过第三选通NMOS管201施加在位线5上，此时可对位线5和字线411共同选中的存储单元4进行编程操作。
图5为本发明的存储器进行读取存储器内数据操作时的电路连接图。参照图1和图5，本发明的读取存储单元4内数据的操作如下：
逻辑控制单元7输出使能信号传输至信号控制线221，从而控制第四选通NMOS管22开启。字线411选中需要读取数据的存储单元4，存储控制线402连接探测电压VSENSE，源极线401接地，灵敏放大器23、位线5、存储单元4至接地端的通路导通。选通单元3使得编程擦除电压端VPPW处于浮空状态，灵敏放大器23、位线5、第三选通NMOS管201至接地端的通路断开。
此时若位线5和字线411选中的是编程后的存储单元4，则会有电流流过位线5，电流流向依次为灵敏放大器23→第四选通NMOS管22→位线5→第五选通NMOS管41→存储单元控制栅极管40，灵敏放大器23读出逻辑值输出“0”；
若位线5和字线411选中的是未编程的存储单元4，则没有电流流过位线5，灵敏放大器23读出逻辑值输出“1”。
可说明的是，存储器在擦除操作时，编程擦除电压端VPPW也处于浮空状态。
图6为本发明的存储器进行读取数据缓存单元内数据操作时的电路连接图。参照图1和图6，本发明的存储器进行读取数据缓存单元内数据操作如下:
读取数据缓存单元1内数据的操作类似于读取存储单元4内数据的操作，逻辑控制单元7输出使能信号至信号控制线221，从而使第四选通NMOS管22导通。但逻辑控制单元7控制字线驱动单元8使所有字线均处于非选中状态，或使所述源极线401浮空，从而断开灵敏放大器23、位线5、第五选通NMOS管41、存储单元4和接地端的通路。通过选通单元3使编程擦除电压端VPPW接地。
若第三选通NMOS管201处于导通状态，而由上述将数据写入所述数据缓存单元1内的操作步骤可知，当写入数据缓存单元1的数据为“0”时，第三选通NMOS管201处于导通状态，因此当第三选通NMOS管201处于导通状态时，判定写入数据缓存单元1的数据为“0”。第三选通NMOS管201处于导通状态时，位线5上有电流流过，电流流向为灵敏放大器23→第四选通NMOS管22→位线5→第三选通NMOS管201→编程擦除电压端VPPW。灵敏放大器23读出逻辑值输出“0”，与写入数据缓存单元1的数据“0”相同。
若第三选通NMOS管201处于截止状态，而由上述将数据写入所述数据缓存单元1内的操作步骤可知，当写入数据缓存单元的数据为“1”时，第三选通NMOS管201处于截止状态，因此当第三选通NMOS管201处于截止状态时，判定写入数据缓存单元的数据为“1”。第三选通NMOS管201处于截止状态时，位线5上无电流流过，灵敏放大器23读出逻辑值输出“1”，与写入数据缓存单元1的数据“1”相同。
本发明分时复用了用于控制编程操作的选通管20和用于读取操作的灵敏放大器，从而避免使用额外的电路或寄存器读取写入数据缓存单元内的数据，从而降低了电路复杂性，降低了存储器芯片的面积。本发明的数据读取单元2可以从数据缓存单元1内读取数据，即可记录写操作传入数据缓存单元1内的最大一页的数据。
本发明还提供一种存储设备，包括本发明所述的非易失性存储器的读取***。
本发明的所述存储器的优点在于：
本发明的读取***不仅能读取所述存储单元的数据，也能读取所述存储器通过写操作写入所述数据缓存单元内的数据。本发明的所述读取***不需要额外添加寄存器即可读取存储器写操作传入数据缓存单元的数据，从而节省了芯片面积。
虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。
Claims (10)
1.一种非易失性存储器的读取***，其特征在于，包括：
数据缓存单元，用于缓存数据；
存储单元，用于存储数据；
数据读取单元，与所述数据缓存单元和所述数据存储单元连接；
选通单元，与所述数据读取单元连接，用于使所述数据缓存单元内的数据写入所述存储单元、使所述数据读取单元从所述数据缓存单元内读取数据或使所述数据读取单元从所述存储单元内读取数据。
2.如权利要求1所述的读取***，其特征在于，所述选通单元为三态反相器。
3.如权利要求2所述的读取***，其特征在于，所述三态反相器包括第一反相器、第二反相器、第三PMOS管、第四PMOS管、第三NMOS管和第四NMOS管；
所述第三PMOS管的源极连接所述缓存单元的电源电压端，所述第三PMOS管的漏极连接所述第四PMOS管的源极，所述第四PMOS管的漏极连接所述第三NMOS管的漏极，所述第四PMOS管的漏极和所述第三NMOS管的漏极连接线上连接所述数据读取单元的编程擦除电压端；所述第三NMOS管的源极连接所述第四NMOS管的漏极，所述第四NMOS管的源极接地；
所述第一反相器的输出端连接所述第三PMOS管栅极，所述第二反相器的输入端连接所述第四PMOS管的栅极，所述第二反相器的输出端连接所述第三NMOS管的栅极。
4.如权利要求3所述的读取***，其特征在于，在擦除阶段，所述第二反相器的输入端接收擦除信号，使得所述第四PMOS管和所述第三NMOS管截止，所述编程擦除电压端处于浮空状态；
在编程阶段，所述第一反相器的输入端接收编程信号，所述第三PMOS管和所述第四PMOS管导通，所述编程擦除电压端连接所述电源电压端；
在读取所述数据缓存单元阶段，所述第四NMOS管的栅极接收读取信号，使所述第四NMOS管和所述第三NMOS管导通，所述编程擦除电压端接地。
5.如权利要求1所述的读取***，其特征在于，所述数据缓存单元包括第三反相器、第四反相器、第一选通NMOS管和第二选通NMOS管，所述第三反相器和所述第四反相器连接；所述第三反相器包括第一PMOS管和第一NMOS管，所述第一PMOS管的源极连接电源电压端，所述第一PMOS管的栅极连接所述第一NMOS管的栅极，所述第一PMOS管的漏极连接所述第一NMOS管的漏极，所述第一NMOS管的源极接地；所述第四反相器包括第二PMOS管和第二NMOS管，所述第二PMOS管的源极连接所述电源电压端，所述第二PMOS管的栅极连接所述第二NMOS管的栅极，所述第二PMOS管的漏极连接所述第二NMOS管的漏极，所述第二NMOS管的源极接地；
所述第一选通NMOS管的漏极连接第一数据输入线，所述第一选通NMOS管的栅极连接选通控制线，所述第一选通NMOS管的源极连接所述第一PMOS管的漏极和所述第一NMOS管的漏极；所述第二选通NMOS管的源极连接第二数据输入线，所述第二选通NMOS管的栅极连接所述选通控制线，所述第二选通NMOS管的漏极连接所述第二PMOS管的漏极和所述第二NMOS管的漏极；
所述第一PMOS管的栅极和所述第一NMOS管的栅极连接所述第二PMOS管的漏极与所述第二NMOS管的漏极的连接线上的第一检测节点，所述第一PMOS管的漏极与所述第一NMOS管的漏极连接线上的第二检测节点连接所述第二PMOS管的栅极和所述第二NMOS管。
6.如权利要求1所述的读取***，其特征在于，所述数据读取单元包括选通管、第四选通NMOS管和灵敏放大器，所述选通管连接编程擦除电压端，所述选通管通过位线连接所述存储单元，所述第四选通NMOS管的源极连接所述位线，所述第四选通NMOS管的漏极连接所述灵敏放大器的输入端，所述第四选通NMOS管的栅极连接信号控制线，所述灵敏放大器依据所述位线上电流信号或电压信号输出逻辑值电平。
7.如权利要求6所述的读取***，其特征在于，所述选通管为第三选通NMOS管，所述第三选通NMOS管的栅极连接所述数据缓存单元，所述第三选通NMOS管的漏极连接所述编程擦除电压端，所述第三选通NMOS管的源极连接所述位线。
8.如权利要求6所述的读取***，其特征在于，所述选通管为选通PMOS管，所述选通PMOS管的源极连接所述编程擦除电压端，所述选通PMOS管的栅极连接所述数据缓存单元，所述选通PMOS管的漏极连接所述位线。
9.如权利要求6所述的读取***，其特征在于，所述存储单元包括第五选通NMOS管和存储控制栅极管，所述第五选通NMOS管的漏极连接所述位线，所述第五选通NMOS管的栅极连接字线，所述第五选通NMOS管的源极连接所述存储栅极控制管的漏极，所述存储单元控制栅极管的源极连接源极线，所述存储单元控制栅极管的栅极连接存储控制线。
10.一种存储设备，其特征在于，包括所述权利要求1-9任一项所述的读取***。
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