KR100778768B1

KR100778768B1 - 직류 안정화 전원 회로

Info

Publication number: KR100778768B1
Application number: KR1020060043864A
Authority: KR
Inventors: 타카오 켄자키
Original assignee: 샤프 가부시키가이샤
Priority date: 2005-05-16
Filing date: 2006-05-16
Publication date: 2007-11-27
Also published as: JP2006350994A; TW200703868A; KR20060118359A; US20060255785A1; US7405547B2; JP4689473B2

Abstract

출력 트랜지스터의 출력 전류를 제한하기 위한 출력 전류 제한 회로와, 출력 트랜지스터의 전류 증폭률의 변동에 기인하는 출력 전류의 불균일을 보정하는 보정 회로를 구비하고 있다. 보정 회로는, 출력 트랜지스터와 동일한 제조 프로세스로 제조되고, 또한, 전류 증폭률의 제조 프로세스 불균일 등이 출력 트랜지스터와 같은 경향을 갖도록 형성된 보정용 트랜지스터를 구비하고 있다.

출력 트랜지스터, 출력 전류 제한 회로, 전류 증폭률, 보정 회로

Description

직류 안정화 전원 회로{STABILIZED DC POWER SUPPLY CIRCUIT}

도1은, 본 발명의 제1 실시형태에 관한 직류 안정화 전원 회로의 회로도이다.

도2는, 본 발명의 제2 실시형태에 관한 직류 안정화 전원 회로의 회로도이다.

도3은, 도1의 직류 안정화 전원 회로의 변형예를 나타낸 회로도이다.

도4a 및 도4b는, 종래의 전원 회로와 본 발명에 관한 전원 회로에 있어서의 출력 피크 전류의 변동 요인 의존성을 나타낸 도면으로, 도4a는, 출력피크전류의 제조 프로세스의 변동 의존성을 나타내는 도면이고, 도4b는, 출력피크전류의 주위 온도 의존성을 나타내는 도면이다.

도5는, 종래의 직류 안정화 전원 회로의 회로도이다.

도6은, 종래의 직류 안정화 전원 회로의 상세 회로도이다.

도7은, 종래의 다른 직류 안정화 전원 회로의 회로도이다.

도8은, 도1 등의 정전류원의 회로도이다.

도9는, 본 발명의 제3 실시형태에 관한 직류 안정화 전원 회로의 회로도이다.

도10은, 본 발명의 제4 실시형태에 관한 직류 안정화 전원 회로의 회로도이다.

도11은, 본 발명의 제5 실시형태에 관한 직류 안정화 전원 회로의 회로도이 다.

도12는, 본 발명의 제6 실시형태에 관한 직류 안정화 전원 회로의 회로도이다.

도13은, 도1 등에 있어서의 출력 전류와 출력 전압의 관계를 나타내는 그래프이다.

도14는, 도1의 회로의 일부의 변형예를 나타낸 도면이다.

도15는, 도2의 회로의 일부의 변형예를 나타낸 도면이다.

도16은, 도1 등의 출력 트랜지스터 및 보정용 트랜지스터에 채용가능한 트랜지스터의 단면 구조도이다.

도17은, 본 발명의 제7 실시형태에 관한 직류 안정화 전원 회로의 회로도이다.

도18은, 본 발명의 제8 실시형태에 관한 직류 안정화 전원 회로의 회로도이다.

도19는, 도17의 직류 안정화 전원 회로의 변형예를 나타낸 회로도이다.

도20은, 본 발명의 제9 실시형태에 관한 직류 안정화 전원 회로의 회로도이다.

도21은, 본 발명의 제10 실시형태에 관한 직류 안정화 전원 회로의 회로도이다.

도22는, 본 발명의 제11 실시형태에 관한 직류 안정화 전원 회로의 회로도이다.

도23은, 본 발명의 제12 실시형태에 관한 직류 안정화 전원 회로의 회로도이다.

도24는, 도17의 회로의 일부의 변형예를 나타낸 도면이다.

도25는, 도18의 회로의 일부의 변형예를 나타낸 도면이다.

도26은, 본 발명의 제13 실시형태에 관한 직류 안정화 전원 회로의 회로도이다.

도27은, 도26의 직류 안정화 전원 회로의 변형예를 나타낸 회로도이다.

도28은, 도1 등의 직류 안정화 전원 회로를 구비한 기록 매체 구동장치의 외관도이다.

본 발명은, 직류 안정화 전원회로(직류 안정화 전원 장치)에 관한 것으로, 특히, 출력 전류의 제한기능을 갖는 직류 안정화 전원 회로에 관한 것이다.

도5에, 직류 안정화 전원 회로의 종래예의 회로도(등가 회로도)를 나타낸다. 도5의 직류안정화 전원 회로(101)(이하, 간단히 "전원 회로 101"라 한다)는, 출력 트랜지스터 Ql, 드라이브용 트랜지스터 Q3, 출력 전압 Vo를 분압하기 위한 분압저항 Rl 및 R2, 오차 증폭기(7), 기준 전압원(8) 및 출력 전류 제한 회로(102)를 포함한다.

도6에, 출력 전류 제한 회로(102)의 내부 회로를 구체화한 전원 회로(101)의 회로도를 나타낸다. 도6에 나타낸 출력 전류 제한 회로(102)는, 차동 앰프(4), 정전류원(5) 및 저항 R103 및 저항 R104로 구성되어 있다. 도6에 있어서, 차동 앰프(4)는, 출력 트랜지스터 Ql의 베이스 전류 I_B1과 저항 R103의 저항치의 곱으로 표현되는 전위 V_A와, 정전류원(5)으로부터 출력되는 정전류 Il과 저항 R104의 저항치의 곱으로 표현되는 전위 V_B를 비교한다.

전원 회로(101)의 출력 전류 Io의 증가에 따라 출력 트랜지스터 Ql의 베이스전류 I_B1이 증가하고, V_A가 V_B를 상회하면, 차동 앰프(4)는, 오차 증폭기(7)로부터 전류를 인출하기 시작하고, 최종적으로는 오차 증폭기(7)로부터 드라이브용 트랜지스터 Q3의 베이스로 공급되는 전류가 제로로 감소한다. 이와 같이 하여, 출력 전류 제한 회로(102)(차동 앰프 4)는, 출력 트랜지스터 Ql의 베이스 전류 I_B1을 제한하고, 이에 의해 출력 전류 Io에 제한을 가하도록 작용한다.

도7에, 출력 전류 제한 회로(102)와 상이한 출력 전류 제한 회로(102a)를 채용한 전원 회로(201)의 회로도를 나타낸다. 도7에 있어서, 도5 및 도6과 동일한 부분에는 동일한 부호를 붙인다. 출력 트랜지스터 Ql의 베이스전류 I_B1은, 콜렉터와 베이스가 단락된 트랜지스터 Q4와 저항 R103을 통해 그라운드로 흐른다. 전원 회로(201)의 출력 전류 제한회로(102a)는, 트랜지스터 Q5와 저항 R103 및 R104를 포함하고 있다.

전원 회로(201)에 있어서, 트랜지스터 Q4와 Q5는 커런트 미러 회로를 형성하 기 때문에, 트랜지스터 Q5의 콜렉터 전류는 트랜지스터 Q4의 콜렉터 전류에 비례하여 커진다. 즉, 출력 전류 Io의 증가에 따라 출력 트랜지스터 Ql의 베이스전류 I_B1이 증가하면, 트랜지스터 Q5는 오차 증폭기(7)로부터 전류를 인출하기 시작하고, 최종적으로는 오차 증폭기(7)로부터 드라이브용 트랜지스터의 Q3 베이스에 공급되는 전류가 없어진다. 이와 같이 하여, 전원 회로(201)에 있어서의 출력 전류 제한 회로(102a)는, 출력 트랜지스터 Ql의 베이스전류 I_B1을 제한하고, 이에 의해 출력 전류 Io에 제한을 가하도록 작용한다.

도6의 전원 회로(101)에 대해 고찰한다. V_A=V_B의 관계가 성립하는 출력 전류 Io의 크기, 즉, 출력 전류 제한 회로(102)가 출력 전류 Io의 증대에 제한을 가하는 문턱치의 전류를, 출력 피크 전류(제한 전류; 제한치) I_OP로 칭한다.

출력 전류 Io에 제한이 가해질 때의 출력 트랜지스터 Ql의 베이스 전류 I_B1의 크기는, 출력 트랜지스터 Ql의 전류 증폭률 h_FE1에 크게 의존하고 있다. 한편으로, 출력 트랜지스터 Ql의 전류 증폭률 h_FE11은, 제조 프로세스의 불균일에 의해 변동함과 동시에, 입력 전압 Vi 및 주위 온도의 변화에 의해서도 변한다.

또한, 출력 피크 전류 Iop는, V_A=V_B의 관계가 성립할 때의 출력 전류 Io의 크기이기 때문에, 전류 증폭률 h_FE1의 변동이나 저항 R103 및 R104의 저항치의 변동의 영향을 받는다. 즉, 출력 피크 전류 Iop의 값도, 제조 프로세스의 불균일이나, 입 력 전압 Vi의 변화, 주위 온도의 변화에 의해 크게 변하게 된다.

예를 들면, 제조 프로세스의 불균일 등에 기인하여 전류 증폭률 h_FE1이 감소하면, 출력 피크 전류 Iop는 감소한다. 또, 제조 프로세스의 불균일에 의해 저항 R104의 저항치가 설계치(목표치)보다도 적어지는 경우나, 저항 R103의 저항치가 설계치(목표치)보다도 커진 경우, 보다 적은 베이스 전류 I_B1으로, V_A=V_B의 관계가 성립하기 때문에, 출력 피크 전류 Iop는 감소한다.

전원 회로(101)의 출력 정격 전류(또는, 전원 회로 101을 탑재한 전원용 IC의 정격 전류)가 300mA인 경우, 통상, 출력 피크 전류 Iop(출력 피크 전류 Iop의 사양치)는, 330∼400mA 정도인 것이 바람직하다. 그렇지만, 종래예에 있어서의 출력 피크 전류 Iop는, 상기와 같이, 전류 증폭률 h_FE1의 불균일이나 저항 R103 및 R104의 저항치의 변동에 크게 의존하기 때문에, 그 사양치는 330∼600mA 정도, 또는 그 이상으로 되어 버린다.

그런데, 도6 또는 도7의 전원 회로, 또는, 도6 또는 도7의 전원 회로로부터 출력 트랜지스터 Ql을 제외한 회로는, 직류 안정화 전원용 IC(직류 안정화 전원용 집적회로)로서, CD-ROM(Compact Disk Read Only Memory), DVD-ROM(Digital Versatile Disk Read Only Memory), DVD-RAM(Digital Versatile Disk Random Access Memory) 등으로 대표되는 기록 매체에의 기록이나 재생을 행하는 전자 기기에 사용되는 경우가 많다. 이들 전자 기기는 소형 박형화나 저가격화가 강하게 요구된다.

일반적으로, 직류 안정화 전원용 IC에 투입되는 입력 전압을 올리면, 그 직류 안정화 전원용 IC가 공급할 수 있는 최대 전류(최대 능력 전류), 즉 출력 피크 전류 Iop가 순간적으로 흐른다. 이 때문에, 직류 안정화 전원용 IC의 전단에 제공되는 디바이스의 전류 용량을, 그 출력 피크 전류 Iop를 공급할 수 있는 것으로 할 필요가 있다.

만일, 종래의 직류 안정화 전원용 IC를 채용하고, 그 출력 전류의 정격이 상술한 바와 같이 300mA인 한 경우, 출력 피크 전류 Iop의 사양치는, 예를 들면 600mA 이상으로 되어 버리기 때문에, 전단에 제공되는 디바이스의 전류 용량은 600mA 이상으로 할 필요가 있는 것이다. 이와 같은 전류 용량의 증대는, 전자 기기 전체의 사이즈나 코스트를 압박하게 된다.

상기 문제를 고려하여 일본국 특허공개공보 제2000-270469호(이하, 특허 문헌1이라 한다)에는, 초기 효과에 의한 출력 트랜지스터의 출력 피크 전류의 변동을 저감하는 회로가 제안되어 있다.

또, 일본국 특허공개공보 평3-136112호(이하,특허 문헌2라 한다)에는, 입력 단자와 출력 트랜지스터 사이에 전류 검출 저항을 삽입하고, 그 전류 검출 저항에 생기는 전압에 기초하여 출력 전류의 제한을 행함으로써 출력 피크 전류의 변동을 저감하는 회로가 제안되어 있다.

상술한 바와 같이, 출력 피크 전류 Iop의 변동의 확대는, 전단에 제공되는 디바이스의 전류 용량의 확대를 초래한다. 전자 기기 전체의 코스트나 사이즈의 저감을 실현하기 위해서는, 그 전단의 디바이스의 전류 용량을 최대한 적게 억제할 필요가 있다. 즉, 출력 피크 전류 Iop의 변동을 저감하는 것이 중요하게 된다.

또한, 상기 특허 문헌1에 나타낸 회로에서는, 제조 프로세스의 불균일이나 온도 불균일에 의한, 출력 트랜지스터의 전류 증폭률의 변동에 관한 고려가 없기 때문에, 출력 피크 전류의 불균일의 억제 효과는 불충분하다.

또, 상기 특허 문헌2에 나타낸 회로에 있어서는, 전류 검출 저항 저항치의 불균일이나, 그의 저항치의 온도 변화가, 출력 피크 전류에 영향을 주기 때문에, 출력 피크 전류의 변동의 억제 효과는 반드시 충분하다고는 할 수 없다. 또, 전류 검출 저항 저항치를 충분히 적게할 필요가 있기 때문에, 그 전류 검출 저항의 점유 면적이 대단히 커져 버린다. 따라서, 특허 문헌2의 기술은, 직류 안정화 전원용 IC에 있어서 최적 기술이라고 말할 수 없다.

또, 바이폴라 트랜지스터를 사용한 경우의 문제점을 상술했지만, 전계 효과 트랜지스터를 사용한 경우도 동일한 문제점이 생긴다.

본 발명은, 상기 문제점을 감안하여, 제조 프로세스의 불균일 등에 유래하는 출력 전류의 제한의 불균일을 저감할 수 있는 직류 안정화 전원 회로를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위해 본 발명에 관한 직류 안정화 전원 회로는, 입력단자와 출력 단자 사이에 출력 트랜지스터를 구비한 직류 안정화 전원 회로에 있어서, 상기 출력 트랜지스터의 출력 전류를 제한하기 위한 출력 전류 제한 회로와, 상기 출력 트랜지스터의 제어 전극에 있어서의 물리량과 출력 전류의 관계의 불균 일에 기인하는 상기 출력 전류의 제한의 불균일을 보정하는 보정 회로를 구비한 것을 특징으로 한다.

예를 들면, 상기 보정 회로는, 상기 출력 트랜지스터와 동일한 제조 프로세스로 제조되고, 또한, 상기 관계의 제조 프로세스 불균일이 상기 출력 트랜지스터와 같은 경향을 갖도록 형성된 보정용 트랜지스터를 구비하고, 그 보정용 트랜지스터를 사용함으로써, 상기 관계의 불균일에 기인하는 상기 출력 트랜지스터의 출력 전류의 제한의 불균일을 보정한다.

상기 보정용 트랜지스터를 사용하면, 상기 출력 트랜지스터에 있어서의 상기 관계(전류 증폭률 등)의 제조 프로세스의 불균일을 상쇄하는 것 등이 가능하게 되고, 출력 전류 제한 회로에 의한 상기 제한의 불균일의 보정(억제)이 가능하게 된다.

또한, 예를 들면, 상기 보정용 트랜지스터는, 상기 관계의 온도 의존성도 상기 출력 트랜지스터와 같은 경향을 갖도록 형성되어 있다.

이에 의해 상기 출력 트랜지스터에 있어서의 상기 관계(전류 증폭률 등)의 온도에 의한 불균일에 기인한, 상기 제한의 불균일도 보정하는 것이 가능하게 된다.

또한, 예를 들면, 상기 출력 트랜지스터는 바이폴라 트랜지스터이고, 제어 전극에 있어서의 물리량과 출력 전류의 상기 관계란 전류 증폭률이며, 상기 보정 회로는, 상기 출력 트랜지스터와 동일한 제조 프로세스로 제조되고, 또한, 제조 프로세스 불균일에 의해 상기 출력 트랜지스터의 전류 증폭률이 증가함에 따라, 자신 의 전류 증폭률도 증가하도록 형성된 보정용 트랜지스터를 구비하고, 그 보정용 트랜지스터를 사용함으로써 상기 출력 트랜지스터의 전류 증폭률의 변동에 기인하는 상기 출력 트랜지스터의 출력 전류의 제한의 불균일을 보정한다.

또한, 예를 들면, 상기 출력 트랜지스터는 전계 효과 트랜지스터이고, 제어 전극에 있어서의 물리량과 출력 전류와의 상기 관계란 상호 콘덕턴스이며, 상기 보정 회로는, 상기 출력 트랜지스터와 동일한 제조 프로세스로 제조되고, 또한, 제조 프로세스 불균일에 의해 상기 출력 트랜지스터의 상호 콘덕턴스가 증가함에 따라, 자신의 상호 콘덕턴스도 증가하도록 형성된 보정용 트랜지스터를 구비하고, 그 보정용 트랜지스터를 사용함으로써, 상기 출력 트랜지스터의 상호 콘덕턴스의 변동에 기인하는 상기 출력 트랜지스터의 출력 전류의 제한의 불균일을 보정한다.

또한, 예를 들면, 상기 출력 트랜지스터는 바이폴라 트랜지스터이고, 제어 전극에 있어서의 물리량과 출력 전류와의 상기 관계란 전류 증폭률이며, 상기 출력전류 제한 회로는, 상기 출력 트랜지스터의 베이스 전류인 검출용 전류에 기초하고, 상기 출력 트랜지스터의 출력 전류를 제한한다.

또한, 예를 들면, 상기 출력 트랜지스터는 전계 효과 트랜지스터이고, 제어 전극에 있어서의 물리량과 출력 전류의 상기 관계란 상호 콘덕턴스이며, 상기 출력 전류 제한 회로는, 상기 출력 트랜지스터의 출력 전류와 상호 콘덕턴스를 반영한 검출용 전류에 기초하여, 상기 출력 트랜지스터의 출력 전류를 제한한다.

그리고, 구체적으로는, 예를 들면, 상기 출력 전류 제한 회로는, 상기 검출용 전류에 따른 검출 전위를 제1 입력단자에서 수취하고, 그 검출 전위를 제2 입력 단자에 제공된 기준 전위와 비교하는 차동 앰프를 구비하고, 상기 차동 앰프의 출력을 사용함으로써 상기 출력 트랜지스터의 출력 전류를 제한한다.

또한, 예를 들면, 상기 차동 앰프는, 상기 검출 전위가 상기 기준 전위보다 큰 경우에, 상기 검출용 전류에 제한을 가함으로써 상기 출력 트랜지스터의 출력 전류를 제한한다.

이에 따라, 전원 회로의 소자수의 감소를 기대할 수 있다.

또한, 예를 들면, 상기 출력 전류 제한 회로는, 상기 검출용 전류를 비례배하여 출력하는 검출용 커런트 미러 회로를 구비하고, 상기 검출용 커런트 미러 회로의 출력 전류를 사용하여, 상기 출력트랜지스터의 출력 전류를 제한한다.

또한, 예를 들면, 전류 검출 전위는, 상기 제1 입력단자에 접속된 제1 저항을 통해 흐르는 전류에 의해 결정되는 동시에, 상기 기준 전위는, 상기 제2 입력단자에 접속된 제2 저항을 통해 흐르는 전류에 의해 결정된다.

또한, 예를 들면, 상기 제1 저항과 상기 제2 저항은, 동일한 제조 프로세스로 제조된 동일한 종류의 저항으로 하면 좋다.

이에 의해, 제1 저항과 제2 저항은, 제조 프로세스의 불균일이나 주위 온도의 영향을 동일하게 받게 되기 때문에, 제1 저항과 제2 저항의 불균일의 상위에 기인하는 상기 제한의 불균일의 억제를 기대할 수 있다.

또한, 예를 들면, 상기 제1 저항과 상기 제2 저항을 가변 저항으로 해도 좋다.

이에 의해, 제1 저항과 제2 저항 저항치를 설계치에 보다 가깝게 할 수 있게 된다. 즉, 제조 프로세스의 불균일 등에 기인하는 저항치의 불균일을 대폭적으로 감소시킬 수 있고, 그 결과, 상기 제한의 불균일을 더욱 적게 억제하는 것이 가능하게 된다.

또한, 예를 들면, 상기 출력 트랜지스터 및 상기 보정용 트랜지스터는, 바이폴라 트랜지스터이고, 제어 전극에 있어서의 물리량과 출력 전류와의 상기 관계란,전류 증폭률이며, 상기 출력 전류 제한 회로는, 상기 출력 트랜지스터의 베이스 전류인 검출용 전류와 상기 보정용 트랜지스터로부터 얻어지는 보정용 전류에 기초하여, 상기 출력 트랜지스터의 출력 전류를 제한한다.

출력 트랜지스터와 보정용 트랜지스터의 전류 증폭률은, 변동 요인의 영향을 동일하게 받기 때문에, 검출용 전류뿐만 아니라 보정용 전류에도 기초하여 출력 트랜지스터의 출력 전류를 제한하도록 하면, 불균일 요인의 영향 상쇄 등이 가능하게 되고, 상기 제한의 불균일이 억제된다.

구체적으로는, 예를 들면, 상기 보정 회로는, 상기 보정용 트랜지스터의 베이스에 정전류를 흐르게 하고, 상기 보정용 트랜지스터의 출력 전류를 상기 보정용 전류로서 출력한다(이 구성예를, 이하 "제1 구성예"라 한다).

이에 의해, 예를 들면, 출력 트랜지스터의 전류 증폭률이 비교적 큰 방향으로 변동하는 경우, 출력 트랜지스터의 베이스 전류인 검출용 전류는 비교적 적어진다. 한편, 그 경우,보정용 트랜지스터의 전류 증폭률도 비교적 큰 방향으로 변동되기 때문에, 보정용 트랜지스터의 출력 전류(에미터 전류 또는 콜렉터 전류)인 보정용 전류는 비교적 커진다. 따라서, 예를 들면, 검출용 전류와 보정용 전류의 합을 이용함으로써, 불균일이 상쇄되고, 상기 제한의 불균일이 억제된다. 또한, 상기 제1 구성예에 대응하는 회로로서, 후에, 예를 들면 도1의 회로를 예시하고 있다.

또한, 구체적으로는, 예를 들면, 상기 보정 회로는, 상기 보정용 트랜지스터의 출력 전류를 정전류로서, 상기 보정용 트랜지스터의 베이스 전류를 상기 보정용 전류로서 출력한다(이 구성예를, 이하 "제2 구성예"라 한다).

이에 의해, 예를 들면, 출력 트랜지스터의 전류 증폭률이 비교적 큰 방향으로 변동하는 경우, 검출용 전류와 보정용 전류는 모두 비교적 적어진다. 이러한 전류 증폭률의 불균일의 연동성을 이용함으로써, 상기 제한의 불균일을 억제할 수 있다. 또한, 이 제2구성예에 대응하는 회로로서, 후에, 예를 들면 도2의 회로를 예시하고 있다.

또한, 구체적으로는, 예를 들면, 상기 보정 회로는, 상기 검출용 전류를 비례배한 전류를 상기 보정용 트랜지스터의 베이스전류로 하기 위한 보정용 커런트 미러 회로를 구비하고, 상기 보정용 트랜지스터의 출력 전류를 상기 보정용 전류로서 출력한다(이 구성예를, 이하 "제3 구성예"라 한다).

또한, 구체적으로는, 예를 들면, 상기 보정 회로는, 상기 검출용 전류를 비례배한 전류를 상기 보정용 트랜지스터의 출력 전류로 하기 위한 보정용 커런트 미러 회로를 구비하고, 상기 보정용 트랜지스터의 베이스 전류를 상기 보정용 전류로서 출력한다(이 구성예를, 이하 "제4 구성예"라 한다).

제3 및 제4 구성예에 의하면, 전원 회로의 소자수의 감소도 기대할 수 있다. 또한, 제3 및 제4 구성예에 대응하는 회로로서, 후에, 각각 예를 들면 도9 및 도10 의 회로를 예시하고 있다.

또한, 예를 들면, 상기 출력 트랜지스터 및 상기 보정용 트랜지스터는, 전계 효과 트랜지스터이고, 제어 전극에 있어서의 물리량과 출력 전류와의 상기 관계란 상호 콘덕턴스이며, 상기 출력 전류 제한 회로는, 상기 출력 트랜지스터의 출력 전류와 상호 콘덕턴스를 반영한 검출용 전류와 상기 보정용 트랜지스터로부터 얻어지는 보정용 전류에 기초하여, 상기 출력 트랜지스터의 출력 전류를 제한한다.

출력 트랜지스터와 보정용 트랜지스터의 상호 콘덕턴스는, 변동 요인의 영향을 동일하게 받기 때문에, 검출용 전류뿐만 아니라 보정용 전류에 기초하여 출력 트랜지스터의 출력 전류를 제한하도록 하면, 변동 요인의 영향 상쇄 등이 가능하게 되고, 상기 제한의 불균일이 억제된다.

구체적으로는, 예를 들면, 상기 보정 회로는, 상기 보정용 트랜지스터의 게이트 전압을 정전압으로 하여, 상기 보정용 트랜지스터의 출력 전류를 상기 보정용 전류로서 출력한다(이 구성예를, 이하 "제5 구성예"라 한다).

또한, 구체적으로는, 예를 들면, 상기 보정 회로는, 상기 보정용 트랜지스터의 출력 전류를 정전류로 하여, 상기 보정용 트랜지스터의 게이트 전압에 따라 흐르는 전류를 상기 보정용 전류로서 출력한다(이 구성예를, 이하 "제6 구성예"라 한다).

또한, 구체적으로는, 예를 들면, 상기 보정 회로는, 상기 검출용 전류를 비례배하여 출력하는 보정용 커런트 미러 회로를 구비하고, 상기 보정용 커런트 미러 회로의 출력 전류에 따른 전압을 상기 보정용 트랜지스터의 게이트에 제공하여, 상 기 보정용 트랜지스터의 출력 전류를 상기 보정용 전류로서 출력한다(이 구성예를, 이하 "제7 구성예"라 한다).

또한, 제5 구성예에 대응하는 회로로서, 후에, 예를 들면 도17 및 도20의 회로를 예시하고 있다.

또한, 제6 및 제7 구성예에 대응하는 회로로서, 후에, 각각 예를 들면 도18

및 도21의 회로를 예시하고 있다.

또한, 구체적으로는, 예를 들면, 제1 또는 제5 구성예에 있어서, 상기 출력 전류 제한 회로는, 상기 검출용 전류에 따른 검출 전위를 제1 입력단자에서 수취하고, 그 검출 전위를 제2 입력단자에 제공된 기준 전위와 비교하는 차동 앰프를 구비하고, 상기 차동 앰프는, 상기 검출 전위가 상기 기준 전위보다 큰 경우에 상기 검출용 전류에 제한을 가함으로써 상기 출력트랜지스터의 출력 전류를 제한하고, 상기 보정용 전류는, 상기 검출 전위를 상승시키도록 흐른다.

또한, 구체적으로는, 예를 들면, 제2 또는 제6 구성예에 있어서, 상기 출력 전류 제한 회로는, 상기 검출용 전류에 따른 검출 전위를 제1 입력단자에서 수취하고, 그 검출 전위를 제2 입력단자에 제공된 기준 전위와 비교하는 차동 앰프를 구비하고, 상기 차동 앰프는, 상기 검출 전위가 상기 기준 전위보다도 큰 경우에 상기 검출용 전류에 제한을 가함으로써 상기 출력트랜지스터의 출력 전류를 제한하고, 상기 보정용 전류는, 상기 기준 전위를 상승시키도록 흐른다.

또한, 구체적으로는, 예를 들면, 제3, 제4, 제5 또는 제7 구성예에 있어서, 상기 출력 전류 제한 회로는, 상기 검출용 전류를 비례배 하여 출력하는 검출용 커 런트 미러 회로를 구비하고, 상기 검출용 커런트 미러 회로의 출력 전류를 사용하여, 상기 출력 트랜지스터의 출력 전류를 제한하며, 상기 검출용 커런트 미러 회로를 형성하는 상기 검출용 커런트 미러 회로의 입력측의 제1 저항에는, 상기 검출용 전류뿐만 아니라 상기 보정용 전류도 흐른다.

또한, 예를 들면, 상기 출력 트랜지스터는 전계 효과 트랜지스터이고, 제어 전극에 있어서의 물리량과 출력 전류의 상기 관계란 상호 콘덕턴스이고, 상기 출력 전류 제한 회로는, 상기 출력 트랜지스터의 출력 전류와 상호 콘덕턴스를 반영한 반영 전위에 기초하여, 상기 출력 트랜지스터의 출력 전류를 제한한다.

또한, 예를 들면, 상기 출력 트랜지스터는 전계 효과 트랜지스터이고, 제어 전극에 있어서의 물리량과 출력 전류의 상기 관계란 상호 콘덕턴스이고, 상기 출력 전류 제한 회로는, 상기 출력 트랜지스터의 출력 전류와 상호 콘덕턴스를 반영한 반영 전위와 상기 보정용 트랜지스터의 상호 콘덕턴스를 반영한 물리량에 기초하여 상기 출력트랜지스터의 출력 전류를 제한한다.

상기 반영 전위를 이용함에 의해서도 상기 제한의 불균일을 억제하는 것이 가능하다. 또한, 상기 반영 전위를 이용한 회로로서, 후에, 예를 들면 도26 및 도27의 회로를 예시하고 있다.

또한, 예를 들면, 상기 보정용 트랜지스터는 복수의 보정용 트랜지스터로 형성되어 있다.

이에 의해, 상기 제한의 불균일을 보다 억제하는 것이 가능하게 된다.

또한, 예를 들면, 상기 보정용 트랜지스터는 복수의 보정용 트랜지스터로 형 성되어 있고, 상기 보정용 커런트 미러 회로를 형성하는 트랜지스터는 복수로 이루어지고, 각 보정용 트랜지스터에 상기 보정용 커런트 미러 회로를 형성하는 각 트랜지스터가 할당된다.

이에 의해서도, 상기 제한의 불균일을, 보다 억제하는 것이 가능하게 된다. 또한, 출력 전류 제한시에 있어서의 출력 전류와 해당 전원 회로의 출력 전압과의 관계 개선을 기대할 수 있다.

또한, 예를 들면, 상기 출력 트랜지스터의 일방의 도통 전극과 상기 보정용 트랜지스터의 일방의 도통전극은, 외부로부터의 입력 전압을 받는 상기 입력단자에 공통접속되어 있다.

이에 의해, 입력 전압이 변동한 경우, 출력 트랜지스터 및 보정용 트랜지스터 쌍방의 도통전극간 전압(에미터 콜렉터간 전압이나 소스 드레인간 전압)은, 거의 같은 변동분만큼 변동하기 때문에, 출력 트랜지스터와 보정용 트랜지스터의 전류 증폭률 또는 상호 콘덕턴스는, 초기 효과의 영향을 동일하게 받는다. 이 때문에, 입력 전압의 변동에 기인하는 보정용 트랜지스터의 전류 증폭률 또는 상호 콘덕턴스의 변동에서, 출력트랜지스터의 그것을 상쇄하는 것이 가능하게 되고, 입력 전압의 변동에 대한 상기 제한 변동을 억제하는 것이 가능하게 된다.

또한, 예를 들면, 상기 어딘 가에 기재된 직류 안정화 전원 회로를 사용하여 전자 기기를 구성하면 좋다.

상술한 바와 같이, 본 발명에 관한 직류 안정화 전원 회로에 의하면, 제조 프로세스의 불균일 등에 유래하는 출력 전류의 제한의 불균일을 저감할 수 있다. 이 때문에, 본 발명에 관한 직류 안정화 전원 회로를 사용하여 전자 기기를 구성하도록 하면, 전자 기기 전체의 코스트나 사이즈를 저감하는 것이 가능하게 된다.

<제1 실시형태>

이하, 본 발명에 관한 직류 안정화 전원 회로(직류 안정화 전원 장치)의 제1실시형태를 설명한다. 도1은, 제1실시형태에 관한 직류 안정화 전원 회로(1)(이하, 간단히 "전원 회로(1)"라 한다)의 회로도이다.

전원 회로(1)는, PNP형의 바이폴라 트랜지스터인 출력 트랜지스터 Ql과, NPN형의 바이폴라 트랜지스터인 드라이브용 트랜지스터 Q3와, 전원 회로(1)의 출력 전류 Io의 크기를 제한하기 위한 출력 전류 제한 회로(2)와, 출력 전류 제한 회로(2)에 의해 제한되는 출력 전류 Io의 크기의 불균일을 보정하는(억제하는) 보정 회로(3)와, 분압저항 Rl 및 R2와, 오차 증폭기(7), 및 기준 전압원(8)을 포함하여 구성된다.

출력 전류 제한 회로(2)는, 차동 앰프(4)와, 저항 R3 및 R4와, 정전류원(5)으로 구성된다. 보정 회로(3)는, PNP형의 바이폴라 트랜지스터인 보정용 트랜지스터 Q2와, 정전류원(6)을 포함하여 구성된다.

입력 단자(10)에는, 외부로부터 피안정화 전압인 입력 전압 Vi(예를 들면, 직류 12V)가 공급된다. 입력단자(10)는, 보정용 트랜지스터 Q2의 에미터와, 출력 트랜지스터 Ql의 에미터와, 정전류원(5)의 입력측에 공통접속되어 있다.

출력 트랜지스터 Ql의 콜렉터는, 전원 회로(1)의 출력 전압 Vo가 출력되는 출력 단자(11)에 접속되어 있는 동시에, 분압저항 Rl과 R2로 구성되는 직렬회로를 통해 0V 전위(GND)로 유지되어 있는 그라운드 라인(9)에 접속되어 있다. 오차 증폭기(7)에 있어서, 반전 입력단자(-)에는 분압저항 Rl과 R2의 접속점의 전위가 제공되고, 비반전 입력단자(+)에는 기준 전압원(8)이 출력하는 레퍼런스 전위 Vref가 공급된다.

정전류원(5)의 출력측은, 저항 R4를 통해 그라운드 라인(9)에 접속되어 있는 동시에, 차동 앰프(4)의 비반전 입력단자(+)에 접속되어 있다. 정전류원(5)에 의해 출력되는 정전류(이 정전류의 크기를 I1이라 한다)는, 저항 R4를 통해 그라운드 라인(9)에 흐른다. 또, 차동 앰프(4)의 반전 입력 단자(-)는, 드라이브용 트랜지스터 Q3의 에미터와 저항 R3의 접속점에 접속되어 있는 동시에, 보정용 트랜지스터 Q2의 콜렉터에도 접속되어 있다.

정전류원(6)의 입력측은 보정용 트랜지스터 Q2의 베이스에 접속되고, 정전류원(6)의 출력측은 그라운드 라인(9)에 접속되어 있다. 정전류원(6)이 출력하는 정전류(이 정전류의 크기를 I2라 한다)는, 보정용 트랜지스터 Q2의 베이스전류로서,그라운드 라인(9)에 흐른다. 전원 회로(1)는, 예를 들면, 반도체 기판상에의 각종 층의 에피택셜 성장 및 불순물 확산 등에 의해 제조되지만, 보정용 트랜지스터 Q2 의 베이스 전류는 정전류로 되어 있기 때문에, 이 베이스 전류의 크기는 반도체의 제조 프로세스의 불균일이나 주위 온도의 변화 영향을 받지 않는다. 저항 R4에 흐르는 전류도 정전류로 되어 있기 때문에, 마찬가지로 영향을 받지 않는다.

또한, 드라이브용 트랜지스터 Q3의 콜렉터는 출력 트랜지스터 Ql의 베이스에 접속되어 있는 동시에 에미터는 저항 R3를 통해 그라운드 라인(9)에 접속되어 있다. 그리고, 드라이브용 트랜지스터 Q3의 베이스에는, 오차 증폭기(7)의 출력과 차동 앰프(4)의 출력이 접속되어 있다. 또, 차동 앰프(4)의 반전 입력단자(-)의 전위 및 비반전 입력단자(+)의 전위를, 각각 검출 전위 V1(간단히 "V1"으로 기재하기도 한다) 및 기준 전위 V2(간단히 "V2"로 기재하기도 한다)로 칭한다.

출력 트랜지스터 Ql 및 보정용 트랜지스터 Q2는, n형의 반도체의 양측에 p형의 반도체를 형성함으로써 제조되지만, 그들은 동일한 제조 프로세스에 의해 형성되어 있다. 출력 트랜지스터 Ql 및 보정용 트랜지스터 Q2의 전기적 특성(전류 증폭률 등)은, 그들을 제조하는 제조 프로세스가, 바이폴라 트랜지스터만을 형성하는 프로세스인지, BiCMOS(Bipolar Complementary Metal Oxide Semiconductor) 프로세스인지, 고내압 트랜지스터를 형성하는 프로세스인지 등에 의해 다르지만(불순물의 확산 농도나 제조시에 있어서의 반도체 기판 온도, 제조 공정의 상위 등에 의해 다르지만), 그들의 제조 프로세스의 조건을 같게 하여(즉, 동일한 제조 프로세스에서), 출력 트랜지스터 Ql 및 보정용 트랜지스터 Q2가 형성된다. 이 때문에, 제조 프로세스의 차이에 유래하는 출력 트랜지스터 Ql 및 보정용 트랜지스터 Q2의 전기적 특성(전류 증폭률 등)의 차이는 대단히 작게 되어 있다(이상적으로는, 차이가 없다). 그러나, 전류 증폭률은, 동일한 제조 프로세스로 형성하고 있어도 제조시마다 불균일하게 된다(제조 불균일이 있다).

따라서, 출력 트랜지스터 Ql 및 보정용 트랜지스터 Q2는, 전류 증폭률의 제조 프로세스의 불균일(제조 불균일)이 같은 경향을 갖도록 형성되어 있다. 즉, 출 력 트랜지스터 Ql의 전류 증폭률 h_FE1과 보정용 트랜지스터 Q2의 전류 증폭률 h_FE2가,제조 프로세스의 불균일에 의해 같은 방향으로 같은 정도로만 불균일하게 되도록,출력 트랜지스터 Ql 및 보정용 트랜지스터 Q2가 형성되어 있다.

또한, 출력 트랜지스터 Ql 및 보정용 트랜지스터 Q2는, 전류 증폭률의 온도 의존성(동작시의 온도 변화에 대한 전류 증폭률의 변화 특성)이 같은 경향을 갖도록 형성되어 있다. 즉, 전류 증폭률 h_FE1과 h_FE2가, 동일한 온도 변화(전원 회로의 동

작시의 온도 변화)에 대해 같은 방향으로 같은 정도만 변화하도록, 출력 트랜지스터 Q1 및 보정용 트랜지스터 Q2가 형성되어 있다. 또한, 여기에 있어서의 온도란,출력 트랜지스터 Ql 및 보정용 트랜지스터 Q2의 주위 온도이고, 전원 회로(1)의 주위 온도도 고려할 수 있다.

상기와 같이, "전류 증폭률 h_FE1과 h_FE2의 제조 프로세스의 불균일 및 온도 의존성이 같은 경향인 것"을, 이하, 설명의 편의상, "특성 유사성α"라 한다. 즉, 출력 트랜지스터 Ql과 보정용 트랜지스터 Q2는, 특성 유사성α를 갖도록 형성되고, 또는, 보정용 트랜지스터 Q2는 출력 트랜지스터 Ql과의 관계에 있어서 특성유사성α를 갖고 있는 등으로 표현한다.

출력 트랜지스터 Ql과 보정용 트랜지스터 Q2가 특성 유사성α를 갖도록 하기 위해서는, 출력 트랜지스터 Ql 및 보정용 트랜지스터 Q2의 형상을 동일하게 하는 것이 바람직하다. 여기에 있어서의 형상이란, 예를 들면, 바이폴라 트랜지스터를 형성하고 있는 반도체형상을 의미한다. 즉, 출력 트랜지스터 Ql과 보정용 트랜지스 터 Q2의 비교에 있어서, 에미터를 형성하는 반도체영역의 형상, 콜렉터를 형성하는 반도체 영역의 형상, 및 베이스를 형성하는 반도체 영역의 형상은, 각각 서로 동일하게 되어 있고, 또한 그들의 반도체 영역의 위치 관계도 서로 동일하게 하는 것이 바람직하다(단면 구조를 동일하게 한다).

또한, 출력 트랜지스터 Ql과 보정용 트랜지스터 Q2의 비교에 있어서, 바이폴라 트랜지스터를 형성하고 있는 반도체 형상뿐만 아니라, 각 반도체 영역과 접합되는 전극형상도, 동일하게 하도록 해도 좋다. 즉, 에미터를 형성하는 반도체 영역과 그 반도체 영역에 접합되는 에미터 전극과의 위치 관계 및 그들의 크기의 관계, 콜렉터를 형성하는 반도체 영역과 그 반도체 영역에 접합되는 콜렉터 전극과의 위치 관계 및 그들의 크기의 관계, 및, 베이스를 형성하는 반도체 영역과 그 반도체 영역에 접합되는 베이스 전극과의 위치 관계 및 그들의 크기의 관계도 포함하여, 출력 트랜지스터 Ql 및 보정용 트랜지스터 Q2의 형상을 동일하게 해도 좋다.

또한, 출력 트랜지스터 Ql과 보정용 트랜지스터 Q2가 특성 유사성α를 갖도록 하기 위해서는, 출력 트랜지스터 Ql 및 보정용 트랜지스터 Q2의 상기 형상의 사이즈(크기)도 같게 하는 것이 바람직하다. 단, 보정용 트랜지스터 Q2의 출력 전류

용량은 비교적 작아도 좋기 때문에, 형상의 동일성을 유지하면서도, 필요한 출력 전류 용량에 따라 보정용 트랜지스터 Q2를 출력 트랜지스터 Ql보다도 소형으로 하는 것도 가능하다

상기와 같이, 트랜지스터의 형상 및 사이즈를 동일하게 하는 것이 가장 바람직하지만, 출력 트랜지스터 Ql과 보정용 트랜지스터 Q2가 특성 유사성α를 갖는 것 이면, 상기 형상이나 그 사이즈를, 전혀 같게 할 필요는 없다. 예를 들면, 출력 트랜지스터 Ql과 보정용 트랜지스터 Q2를 종형의 PNP 트랜지스터로 형성하는 경우, 전류 증폭률은 콜렉터 확산 영역의 폭(기판 표면 방향의 폭)에 의존하지 않기 때문에, 콜렉터 확산 영역의 폭은 서로 달라도 된다.

도16에, 종형의 PNP 트랜지스터(80)의 단면 구조예를 나타낸다. PNP 트랜지스터(80)는, 출력 트랜지스터 Ql 및 보정용 트랜지스터 Q2로서 채용가능하다.

P형의 기판(81) 위에, 비교적 고농도의 N형 불순물을 확산시킨 매립 확산층(82)이 형성되고, 그 위에, PNP 트랜지스터(80)의 콜렉터 전류의 경로로 되는 저 저항 P형 매립 확산층(83)이 확산 공정에 의해 형성된다. 그리고, 기판(81) 위로의 에피택셜 성장에 의해 형성된 N형 에피택셜 성장층에 대해, 불순물을 확산함으로써, 그 N형 에피택셜 성장층 중에 P형의 콜렉터 확산 영역(85C), N형의 베이스 확산 영역(85B) 및 P형의 에미터 확산 영역(85E)(이하,확산 영역 85C,85B 및 85E로 약칭하기도 함)이 형성된다.

각 확산 영역(85C,85B 및 85E)은, 기판(81)의 표면 방향으로 서로 분리하여 형성되고, 기판(81)의 표면 방향에 있어서, 각 확산 영역(85C,85B 및 85E) 사이에는, N형의 웰(84)이 개재하고 있다. 기판(81)의 두께 방향에 있어서, 확산 영역(85B)과 매립 확산층(83) 사이 및 확산 영역(85E)과 매립 확산층(83) 사이에는, 웰(84)이 개재하고 있고, 인접한 베이스 확산 영역(85B)과 웰(84)에 의해 PNP 트랜지스터(80)의 베이스 영역이 형성된다. 콜렉터 확산 영역(85C)은, 확산 영역(85E) 등에 비해 깊게 형성되고, 매립 확산층(83)과 직접 접촉하고 있다. 또한, 기판(81) 의 수평 방향에 있어서, 출력 트랜지스터(80)의 외측에는, P형의 소자 분리 영역(86 및 87)이 형성된다.

상기와 같이 형성된 PNP 트랜지스터(80)에서는, 화살표 88로 나타낸 바와 같이, 전류가 에미터 확산 영역(85E)으로부터 웰(84)을 통해 콜렉터 영역의 일부인 매립 확산층(83)으로 흐른다. 즉, 베이스를 흐르는 전류의 방향이 기판(81)의 표면에 수직이기 때문에, PNP 트랜지스터(80)는 종형의 PNP 트랜지스터이다. 이와 같은 종형의 PNP 트랜지스터(80)에 있어서의 전류 증폭률은, 콜렉터 확산 영역(85C)의 기판(81)의 표면 방향의 폭에 의존하지 않는다.

상기와 같이 구성된 도1의 전원 회로(1)에 있어서, 오차 증폭기(7)는, 분압저항 Rl와 R2의 접속점의 전위가 레퍼런스 전위 Vref와 일치하도록, 드라이브용 트랜지스터지스타 Q3의 베이스전류를 제어함으로써 출력 트랜지스터 Ql의 베이스 전류(베이스 전위)를 제어한다. 이에 의해 출력 전압 Vo는, 소정의 전압치로 안정화 된다.

저항 R3에는, 출력 트랜지스터 Ql의 베이스전류와 보정용 트랜지스터 Q2의 콜렉터 전류가 흐른다. 따라서, 출력 트랜지스터 Ql의 베이스 전류를 I_B1으로 하고, 보정용 트랜지스터 Q2의 콜렉터 전류를 I_C2로 하고, 또한 저항 R3의 저항치를 R3로 나타내면, 검출전위 Vl은, 하기 식(1)으로 표현된다(단, 드라이브용 트랜지스터 Q3의 베이스 전류는 무시).

Vl = (I_B1 + I_C2) × R3 ‥‥ (1)

또한, 출력 트랜지스터 Ql의 전류 증폭률 h_FE1 및 보정용 트랜지스터 Q2의 전류 증폭률 h_FE2를 사용하여 나타내면, 상기 식(1)은, 하기 식(2)로 변형된다.

Vl = (Io/h_FE1 + h_FE2· I2) × R3 ‥‥ (2)

한편, 저항 R4의 저항치를 R4로 나타내면, 기준 전위 V2는, 하기 식(3)으로 표현된다

V2 = I1 × R4 … (3)

출력 전류 Io의 크기가, 전원 회로(1)가 정상적으로 출력할 수 있는 정격 전류 이하일 때, 검출 전위 Vl은 기준 전위 V2보다 적게 되어 있다. 한편, 입력 전압Vi의 투입시 등에 있어서 일시적으로 상기 정격 전류를 상회하는 출력 전류 Io가 흐르고, 검출 전위 Vl이 기준전위 V2보다도 높아지면, 차동 앰프(4)는, 오차 증폭기(7)로부터 전류를 인출하기 시작하고, 최종적으로는 오차 증폭기(7)로부터 드라이브용 트랜지스터 Q3의 베이스로 공급되는 전류가 없어진다. 이와 같이 하여, 출력전류 제한회로(2)(차동 앰프 4)는, 출력 트랜지스터 Ql의 베이스 전류 I_B1을 제한하고, 이에 의해 출력 트랜지스터 Ql의 콜렉터 전류, 즉, 출력 전류 Io에 제한을 가하도록 한다.

여기에서, Vl=V2의 관계가 성립하는 출력 전류 Io의 크기, 즉, 출력 전류 제한회로(2)가 출력 전류 Io의 증대에 제한을 가하는 문턱치의 전류를, 출력 피크 전류(제한 전류; 제한치) Iop라 한다.

출력 트랜지스터 Ql 및 보정용 트랜지스터 Q2는, 상술한 바와 같이 특성 유 사성α를 갖기 때문에, 전류 증폭률 h_FE1 및 h_FE2는, 반도체의 제조 프로세스의 불균일이나 주입 온도의 변동 영향을 마찬가지로 받는다. 또한, 출력 트랜지스터 Ql 및 보정용 트랜지스터 Q2의 각 에미터는 각각 입력단자(10)에 접속되어 있기 때문에,입력 전압 Vin이 변동되면, 거의 같은 변동분만큼 에미터 콜렉터간 전압이 변동한다. 즉, 입력 전압 Vin의 변동 시, 초기 효과(early effect)로 인해, 전류 증폭률 h_FE1 및 h_FE2는 동일하게 변동한다.

예를 들면, 제조 프로세스의 불균일, 주입온도의 변동, 입력 전압 Vi의 변동 등에 의해, 전류 증폭률 h_FE1이 비교적 적어지면 동일한 출력 전류 Io에 대한 베이스 전류 I_B1의 크기는 비교적 커지지만, 전류 증폭률 h_FE2도 마찬가지로 비교적 적어지기 때문에, 보정용 트랜지스터 Q2의 콜렉터 전류 I_C2의 크기가 비교적 적어진다.즉, 출력트랜지스터 Ql의 베이스 전류 I_B1과 보정용 트랜지스터 Q2의 콜렉터 전류 I_C2의 변동이 상반하기 때문에, 전류 증폭률 h_FE1의 변동에 대한 검출 전위 Vl의 변동은, 도5 및 도6에 나타낸 종래예에 비해 적어진다.

이와 같이 전원 회로(1)에 의하면, 전류 증폭률 h_FE1의 변동에 대응하여 발생하는 출력 피크 전류 Iop의 불균일(설정된 목표치와의 오차)이 보정된다(억제된다).

본 실시형태에 있어서, 출력 트랜지스터 Ql의 베이스 전류 I_B1은, 출력 전류 Io를 검출하기 위한 검출용 전류로서 기능하고, 보정용 트랜지스터 Q2의 콜렉터 전류 I_c2는 보정용 전류로서 기능한다. 그리고, 출력 전류 제한 회로(2)는, 상기 검출용 전류와 보정용 전류에 기초하여, 출력 전류 Io에 제한을 가한다. 또한, 당연하지만, 전류 증폭률 h_FE1은, 출력 트랜지스터 Ql의 제어 전극인 베이스 전극으로부터 유출되는 베이스 전류의 물리량과, 출력 트랜지스터 Ql의 콜렉터 전류량(출력 전류 Io의 크기)와의 관계를 나타내고 있다.

<제2 실시형태>

다음에, 본 발명에 관한 직류 안정화 전원 회로(직류 안정화 전원 장치)의 제2 실시형태를 설명한다. 도2는, 제2 실시형태에 관한 직류 안정화 전원 회로(1a)(이하, 간단히 "전원 회로(1a)"라 한다)의 회로도이다. 도2에 있어서, 도1과 동일한 부분에는 동일한 부호를 붙이고, 원칙적으로 동일한 부분의 중복 설명은 생략한다.

전원 회로(1a)는, 출력 트랜지스터 Ql과, 드라이브용 트랜지스터 Q3와, 전원회로(1a)의 출력 전류 Io의 크기를 제한하기 위한 출력 전류 제한 회로(2a)와, 출력 전류 제한 회로(2a)에 의해 제한되는 출력 전류 Io의 크기의 불균일을 보정하는(억제하는) 보정회로(3a)와, 분압저항 Rl 및 R2와, 오차 증폭기(7)와, 기준 전압원(8)을 갖고 있다. 즉, 전원 회로(1)a는, 도1의 전원 회로(1)에 있어서의 출력 전류 제한 회로(2) 및 보정회로(3)를, 출력 전류 제한 회로(2a) 및 보정 회로(3a)로 치환한 구성으로 되어 있고, 기타의 점에 있어서의 회로 구성 및 동작은 도1의 전원 회로(1)와 일치하고 있다. 이하, 전원 회로(1)와의 차이점에 대한 설명을 행하고, 일치점에 관한 설명은 생략한다.

보정 회로(3a)의 구성 요소는 도1의 보정 회로(3)와 같이, 보정용 트랜지스터 Q2와 정전류원(6)으로 되어 있다. 단, 보정 회로(3a)의 보정용 트랜지스터 Q2에 있어서는, 에미터가 입력단자(10)에 접속되고, 베이스가 차동 앰프(4)의 비반전 입력단자(+)에 접속되고, 콜렉터가 정전류원(6)의 입력측에 접속되어 있다. 그리고,보정 회로(3a)의 정전류원(6)의 출력측은 그라운드 라인(9)에 접속되어 있다. 즉, 보정용 트랜지스터 Q2의 콜렉터 전류는 정전류(I2)로 되어 있고, 이 콜렉터 전류는 반도체의 제조 프로세스의 불균일이나 주위 온도의 변화 영향을 받지 않도록 되어 있다.

출력 전류 제한 회로(2a)의 구성 요소는 도1의 출력 전류 제한 회로(2)와 같이, 차동 앰프(4), 정전류원(5), 저항 R3 및 R4이고, 그들의 접속 관계도 도1의 출력 전류 제한 회로(2)와 같게 되어 있다. 단, 도1의 출력 전류 제한 회로(2)에 있어서는 보정용 트랜지스터 Q2의 콜렉터가 차동 앰프(4)의 반전 입력단자(-)에 접속되어 있었지만, 상기와 같이 출력 전류 제한 회로(2a)에 있어서는, 보정용 트랜지스터 Q2의 베이스가 차동 앰프(4)의 비반전 입력단자(+)에 접속되어 있다.

따라서, 드라이브용 트랜지스터 Q3의 베이스 전류를 무시하고, 보정용 트랜지스터 Q2의 베이스전류를 I_B2라 하면, 검출 전위 Vl 및 기준 전위 V2는, 하기 식(4) 및 (5)에 의해 나타낼 수 있다.

Vl = I_B1 × R3 = Io/h_FE1 × R3 ‥‥ (4)

V2 = (Il + I_B2) × R4 = (I1 + I2/h_FE2) × R4 ‥‥ (5)

출력 트랜지스터 Ql 및 보정용 트랜지스터 Q2는, 상기와 같이 특성 유사성α를 갖고 있기 때문에, 전류 증폭률 h_FE1 및 h_FE2는, 반도체의 제조 프로세스의 불균일이나 주위온도의 변동 영향을 마찬가지로 받는다. 또한, 출력 트랜지스터 Ql 및 보정용 트랜지스터 Q2의 각 에미터는 각각 입력단자(10)에 접속되어 있기 때문에, 입력 전압 Vin이 변동되면, (거의) 같은 량만큼 에미터 콜렉터간 전압이 변동한다.즉, 입력 전압 Vin이 변하면, 초기 효과로 인해 전류 증폭률 h_FE1 및 h_FE2는 유사하게 변동한다.

따라서, 예를 들면, 제조 프로세스의 불균일, 주위 온도의 변동, 입력 전압 Vi의 변동 등에 의해, 전류 증폭률 h_FE1이 비교적 작아지면, 동일한 출력 전류 Io에 대한 베이스 전류 I_B1의 크기는 비교적 커져 검출 전위 Vl은 높아진다. 한편, 이 경우, 전류 증폭률 h_FE2도 마찬가지로 비교적 적어지기 때문에, 보정용 전류로서의 보정용 트랜지스터 Q2의 베이스 전류 I_B2의 크기가 비교적 커져 기준 전위 V2도 높아 진다. 즉, 전류 증폭률 h_FE1의 변동에 대해 검출 전위 Vl과 기준 전위 V2가 마찬가지로 변화하게 되고, 전류 증폭률 h_FE1의 변동에 대응하여 생기는 출력 피크 전류 Iop의 불균일(설정된 목표치와의 오차)가 보정(억제) 된다.

또한, 제1 실시형태, 제2 실시형태 및 후술하는 다른 모든 실시형태에 있어서의 저항 R3과 R4를 동일한 제조 프로세스로 제조해도 된다. 예를 들면, 전원 회로(1)나 전원 회로(1a)의 전체, 또는 저항 R3나 R4를 반도체 기판상에 형성하는 경우, 저항 R3 및 R4는 불순물의 확산 등에 의해 형성되지만, 그 불순물의 확산량의 불균일 등에 의해, 그들의 전기적 특성(저항치나 온도 계수)이 변동되고, 또한, 제조 공정의 상위 등에 의해, 그 불균일의 정도나 방향이 다르게 된다.

제조 프로세스의 불균일에 따른 저항의 전기적 특성의 변동을 제로로 하는 것은 불가능하지만, 불순물의 확산량이나 제조 공정 등의 제조 프로세스를 같게 하여 저항 R3 및 R4를 제조하면, 그들은 제조 프로세스의 불균일이나 주위 온도의 영향을 마찬가지로 받게 되기 때문에, 저항 R3와 R4의 불균일의 상위에 기인하는 출력 피크 전류 Iop의 불균일은 적어진다. 예를 들면, 저항 R3와 저항 R4를 동일한 반도체 기판상에 동시에 형성하도록 하면 좋다.

또한, 제1 실시형태, 제2 실시형태 및 후술하는 다른 모든 실시형태에 있어서의 저항 R3와 R4를 동일한 종류인 것으로 하면 좋다. 저항 R3와 저항 R4를, 동일한 저항체로 해도 좋다. 예를 들면, 전원 회로(1)나 전원 회로(1a)의 전체, 또는 저항 R3나 R4를 반도체기판상에 형성하는 경우, 저항 R3 및 R4는 불순물의 확산 등 에 의해 형성되지만, 그 불순물의 확산량이나 저항을 형성하는 부분의 형상, 크기 등을, 저항 R3 및 R4에서 같게 하는 것이 좋다.

저항 R3와 R4를 동일한 종류의 저항체로 함으로써, 그들은 제조 프로세스의 불균일이나 주위 온도의 영향을 마찬가지로 받게 되기 때문에, 저항 R3와 R4의 불균일의 상위에 기인하는 출력 피크 전류 Iop의 불균일이 적어진다.

또한, 제1 실시형태, 제2 실시형태 및 후술하는 다른 모든 실시형태에 있어서의 저항 R3와 R4를, 외부 신호등에 따라 저항치를 변화시킬 수 있는 가변 저항으로 해도 좋다. 저항 R3 및 R4를, 그와 같은 가변 저항이라고 하면, 저항 R3 및 R4의 저항치를 설계값에 보다 가깝게 할 수 있는 것이 가능하게 된다. 즉, 제조 프로세스의 불균일 등에 기인하는 저항값의 불균일을 대폭적으로 저감하는 것이 가능하게 되고, 그 결과, 출력 피크 전류 Iop의 불균일은 더욱 적어진다.

도3에, 도1의 전원회로(1)에 있어서의 저항 R3 및 R4를 가변 저항으로 변형한 직류 안정화 전원 회로(1b)(이하, 간단히 "전원 회로 1b"라 한다)의 회로도를 나타낸다. 도2의 전원 회로(1a)에 대해서도, 동일한 변형이 가능하다. 도3에 있어서, 도1과 동일한 부분에는 동일한 부호를 붙이고, 원칙적으로 동일한 부분의 중복되는 설명은 생략한다. 전원 회로(1b)는, 도1의 전원 회로(1)의 출력 전류 제한 회로(2)를, 출력 전류 제한 회로(2b)로 치환한 구성으로 되어 있고, 기타의 점에 있어서의 회로 구성 및 동작은 도1의 전원 회로(1)와 일치하고 있다. 이하, 전원회로(1)와의 차이점에 대한 설명을 행하고, 일치점에 관한 설명은 생략한다.

도1과 도3의 비교로부터 알 수 있는 바와 같이, 도3의 전원 회로(1b)에 있어 서는, 도1에 있어서의 저항 R3가 저항 R13과 R23 및 스위치 회로 SWl으로 치환되고, 도1에 있어서의 저항 R4가 저항 R14와 R24 및 스위치 회로 SW2로 치환되어 있다.

스위치 회로 SWl은, 외부로부터 공급되는 외부 신호 a의 신호 레벨에 따라 저항 R13 또는 R23을 차동 앰프(4)의 반전 입력단자(-)에 접속한다. 차동 앰프(4)의 반전 입력단자(-)는, 스위치 회로 SWl에 의해 접속된 저항(즉, 저항 R13 또는 R23)을 통해 그라운드 라인(9)에 접속된다. 스위치 회로 SW2는, 외부로부터 공급되는 외부 신호 b의 신호 레벨에 따라 저항 R14 또는 R24를 차동 앰프(4)의 비반전 입력단자(+)에 접속한다. 차동 앰프(4)의 비반전 입력단자(+)는, 스위치 회로 SW2에 의해 접속된 저항(즉, 저항 R14 또는 R24)를 통해 그라운드 라인(9)에 접속된다.

또한, 제1 실시형태나 제2 실시형태 및 후술하는 다른 모든 실시형태에 있어서의 저항 R3와 R4를, 동일한 제조 프로세스로 제조한 동일한 종류의 가변 저항으로 해도 좋다. 예를 들면, 저항 R13, R23, R14 및 R24를, 모두 동일한 제조 프로세스로 제조한 동일 종류의 저항으로 해도 좋다.

도8에, 도1 등에 사용되고 있는 정전류원(5)의 회로예를 나타낸다. 도8에 있어서, 정전류원(5)은, 4개의 트랜지스터 Q51, Q52, Q53 및 Q54와, 하나의 저항 R50으로 구성되어 있다. 도8에 있어서, 저항 R50의 일단에는, 기준 전압원(8)으로부터 출력되는 레퍼런스 전압 Vref가 공급되고 있고, 트랜지스터 Q53 및 Q54의 에미터에는, 입력 전압 Vi가 인가된다(도1 등 참조). 그리고, 트랜지스터 Q54의 콜렉터로부 터 정전류 I1이 저항 R4를 향해 흐른다.

이와 같이, 출력 전류 제한 회로나 보정 회로에 정전류를 사용하면, 전원 회로 전체에서의 소비 전력이 커지는 동시에, 전원 회로를 구성하는 소자수가 증가하여 전원 회로를 구비한 IC(집적회로)칩의 코스트 증가를 초래한다. 이 점을 감안하여, 소자수가 적고, 정전류가 불필요한 전원 회로로서, 이하에 제3∼제5실시형태의 전원 회로를 설명한다.

<제3 실시형태>

우선, 제3 실시형태에 관한 직류 안정화 전원회로(직류 안정화 전원 장치)를 설명한다. 도9는, 제3 실시형태에 관한 직류 안정화 전원 회로(1c)(이하, 간단히 "전원 회로(1c)"라 한다)의 회로도이다. 도9에 있어서, 도1 등과 동일한 부분에는 동일한 부호를 붙이고, 원칙적으로 동일한 부분의 중복 설명은 생략한다.

전원 회로(1c)는, 출력 트랜지스터 Ql과, 드라이브용 트랜지스터 Q3와, 트랜지스터 Q5 및 저항 R3, R4를 포함하여 구성되는 출력 전류 제한 회로(2c)와, 보정용 트랜지스터 Q2, 트랜지스터 Q6 및 저항 R5를 포함하여 구성되는 보정 회로(3c)와, 트랜지스터 Q4와, 분압저항 Rl 및 R2와, 오차 증폭기(7)와, 기준 전압원(8)을구비하고 있다. 트랜지스터 Q4는, 출력 전류 제한 회로(2c)의 구성 요소로 생각할 수 있고, 보정 회로(3c)의 구성 요소로 생각할 수도 있다. 트랜지스터 Q4, Q5 및 Q6은, NPN형의 바이폴라 트랜지스터로 되어 있다. 상기와 같이, 출력 트랜지스터 Ql과 보정용 트랜지스터 Q2는 특성 유사성α를 갖도록 형성된다.

입력단자(10)에는, 외부로부터 피안정화 전압인 입력 전압 Vi(예를 들면, 직류 12V)가 공급된다. 입력단자(10)는, 보정용 트랜지스터 Q2의 에미터와, 출력 트랜지스터 Ql의 에미터에 공통 접속되어 있다.

출력 트랜지스터 Ql의 콜렉터는, 전원 회로(1c)의 출력 전압 Vo가 출력되는 출력 단자(11)에 접속되어 있는 동시에, 분압저항 Rl과 R2로 구성되는 직렬 회로를 사이에 두고 0V 전위(GND)로 유지되어 있는 그라운드 라인(9)에 접속되어 있다. 오차 증폭기(7)에 있어서, 반전 입력단자(-)에는 분압저항 Rl과 R2의 접속점의 전위가 공급되고, 비반전 입력단자(+)에는 기준 전압원(8)에 의해 출력되는 레퍼런스 전위 Vref가 공급되고 있다.

드라이브용 트랜지스터 Q3에 있어서, 콜렉터는 출력 트랜지스터 Ql의 베이스에 접속되고, 베이스는 오차 증폭기(7)의 출력 단자와 트랜지스터 Q5의 콜렉터에 공통 접속되고, 에미터는 단락된 트랜지스터 Q4의 콜렉터와 베이스에 접속되어 있다. 그리고, 트랜지스터 Q4, Q5 및 Q6의 에미터는, 각각 저항 R3, R4 및 R5를 통해 그라운드 라인(9)에 접속되어 있는 동시에, 트랜지스터 Q4, Q5 및 Q6의 베이스는 공통 접속되어 있다.

트랜지스터 Q4 및 Q5는, 커런트 미러 회로의 입력측의 전류인 트랜지스터 Q4의 콜렉터 전류, 즉 출력 트랜지스터 Ql의 베이스 전류 I_B1을 비례배하여 얻어진 전류를, 트랜지스터 Q5의 콜렉터 전류로서 출력하는 커런트 미러 회로(검출용 커런트 미러 회로)를 구성하고 있다.

트랜지스터 Q4 및 Q6는, 커런트 미러 회로의 입력측의 전류인 트랜지스터 Q4의 콜렉터 전류, 즉 출력 트랜지스터 Ql의 베이스전류 I_B1을 비례배한 전류를, 트랜지스터 Q6의 콜렉터 전류로서 출력하는 커런트 미러 회로(보정용 커런트 미러 회로)를 구성하고 있다. 보정용 트랜지스터 Q2에 있어서, 베이스는 트랜지스터 Q6의 콜렉터에 접속되고, 콜렉터는 트랜지스터 Q4의 에미터와 저항 R3의 접속점에 접속되어 있다.

상기한 바와 같이 구성된 전원 회로(1c)에 있어서, 출력 전류 Io의 증가에 따라 출력 트랜지스터 Ql의 베이스전류 I_B1이 증가하면, 트랜지스터 Q4와 Q5가 커런트 미러 회로를 구성하고 있기 때문에, 트랜지스터 Q5는 오차 증폭기(7)로부터 전류를 인출하기 시작하고, 최종적으로는 오차 증폭기(7)로부터 드라이브용 트랜지스터 Q3의 베이스로 공급되는 전류로 된다. 이와 같이 하여, 전원회로(1c)에 있어서의 출력 전류 제한 회로(2c)는, 출력 트랜지스터 Ql의 베이스전류 I_B1을 제한하고, 이에 의해 출력 전류 Io에 제한을 가하도록 작용한다.

또한, 트랜지스터 Q4와 Q6도 커런트 미러 회로를 구성하고 있기 때문에, 출력 전류 Io의 증가에 따라 출력 트랜지스터 Ql의 베이스 전류 I_B1이 증가하면, 트랜지스터 Q6의 콜렉터 전류, 즉 보정용 트랜지스터 Q2의 베이스전류가 증가한다. 이에 의해, 보정용 전류로서의 보정용 트랜지스터 Q2의 콜렉터 전류 I_C2가 증가하고, 트랜지스터 Q4의 에미터 전위가 상승한다. 그 결과, 트랜지스터 Q5(및 Q4 및 Q6)의 베이스 전위가 상승하고, 트랜지스터 Q5가 오차 증폭기(7)로부터 전류를 더욱 인출하도록 되고, 출력 트랜지스터 Ql의 베이스 전류 I_B1이 (도7과 같은 회로에 비해) 더욱 제한되도록 한다.

즉, 출력 전류 Io가 커짐에 따라, 보정 회로(3c)는, 출력 전류 Io의 증가를 더욱 제한하는 방향으로 작용하기 때문에, 출력 전류 제한 회로(2c)가 출력 전류 Io의 증대에 제한을 가하는 문턱치의 전류, 즉, 출력 피크 전류는, 제조 프로세스의 불균일이나 온도 변화나 입력전압 Vi의 변동에 따른 전류 증폭률 h_FE1의 불균일에 별로 영향을 받지 않게 된다. 이 때문에, 출력 전류 Io가 커져 전원 회로(1c)를 구비한 1C칩 자신이나 전자 기기가 훼손될 위험성이 매우 낮아진다.

본 실시형태에 관한 출력 전류 제한 회로(2c)가 출력 전류 Io의 증대에 제한을 가하는 문턱치의 전류, 즉 출력 피크 전류를 I_OP2로 하고, 전류 증폭률 h_FE1의 불균일과 출력 피크 전류 I_OP2의 불균일의 관계에 대해 상세히 설명한다.

트랜지스터 Q5의 베이스 전위가 0.9V(볼트)로 되었을 때, 오차 증폭기(7)로부터 트랜지스터 Q3의 베이스로 공급되고 있던 전류(전류의 일부)가 트랜지스터 Q5측으로 흘러, 출력 전류 Io가 제한되는 것으로 한다. 또한, 이때의 트랜지스터 Q4의 에미터 전위가 0.2V인 것으로 한다. 즉, 출력 전류 Io가 출력 피크 전류 I_OP2와 같아졌을 때 트랜지스터 Q4의 에미터 전위가 0.2V로 되는 것으로 한다.

또한, 이때의 트랜지스터 Q3의 베이스 전류는, I_B1/h_FE3 = (I_OP2/h_FE1)/h_FE3로 된 다(단, h_FE3는 트랜지스터 Q3의 전류 증폭률). 오차 증폭기(7)의 출력전류의 증대에는 한계가 있고, 출력 전류 Io가 증대함으로써, "트랜지스터 Q5의 콜렉터 전류(제1실시형태 등에 있어서는 차동 앰프 4에 의해 인출되는 전류)와 트랜지스터 Q3의 베이스전류와의 총합"이 "오차 증폭기(7)의 출력 전류의 최대치"와 같아진 상태에 있어서의 출력 전류 Io가 출력 피크 전류 I_OP2이다.

트랜지스터 Q4의 에미터 전위가 0.2V일 때, 저항 R3의 저항치를 R3로 나타내면 하기 식(6)이 성립하고, 또한, 트랜지스터 Q6의 에미터 면적이 트랜지스터 Q4의 그것의 1/100인 것으로 하면, 트랜지스터 Q6의 콜렉터 전류는 트랜지스터 Q4의 콜렉터 전류의 1/100로 되기 때문에, 하기 식(7)이 성립한다.

0.2 = (I_B1 + I_C2) × R3 ‥‥ (6)

0.2 = {I_B1 + (I_B1/100) × h_FE2} × R3 ‥‥ (7)

상기 식(7)에 있어서, R3 = 40Ω(Ohm), I_B1 = I_OP2/h_FE1을 대입하면, 하기 식(8)이 얻어진다.

0.2 = {I_OP2/h_FE1 + (I_OP2 × h_FE2) / (h_FE1 × 10O)} × 40 … (8)

출력 트랜지스터 Q1의 전류 증폭률 h_FE1에는 반드시 불균일이 존재하나, h_FE1 이, 100≤h_FE1≤200의 범위내의 불균일로 한다. 도7의 종래 회로예에서는, 저항 R10

3의 저항치가 100Ω인 것으로 하면, 0.2V/100Ω = 2mA(밀리암페아)로부터, 출력 피크 전류는 200∼400mA 사이에서의 불균일로 된다.

또한, 도9의 전원 회로(1c)에 있어서는, h_FE1이 100≤h_FE1≤200 범위내의 불균일인 경우, 출력 트랜지스터 Ql과 보정용 트랜지스터 Q2가 특성 유사성α를 갖고 있는 것으로부터 h_FE1 = h_FE2로 하면, 상기 식(8)로부터, 출력 피크 전류 I_OP2의 불균일은 250 ∼ 약 333mA의 범위 내에서 변한다.

또한, 트랜지스터 Q6의 에미터 면적에 대한 트랜지스터 Q4의 에미터 면적의 비를 Y, 오차 증폭기(7)로부터 트랜지스터 Q3의 베이스로 공급되고 있는 전류(전류의 일부)가 트랜지스터 Q5 측으로 흐르는 상태에 있어서의 트랜지스터 Q4의 에미터 전위를 V3로 하고, 상기 식(8)을 일반화하여 변형하면, 하기 식(9)가 얻어진다.

I_OP2 = (V3 × h_FE1 × Y)/{R3 × (Y + h_FE2)} ‥‥ (9)

상기 식(9)으로부터도, h_FE1과 h_FE가 같은 경향을 가지면, 출력 피크 전류 I_OP2의 불균일이 저감되는 것을 알 수 있다.

<제4 실시형태>

다음에, 제3 실시형태의 변형예로서, 본 발명의 제4 실시형태를 설명한다. 도10은, 제4 실시형태에 관한 직류 안정화 전원 회로(1d)(이하, 간단히 "전원 회로 (1d)"라 한다)의 회로도이다. 도10에 있어서, 도1 및 도9 등과 동일한 부분에는 동일한 부호를 붙이고, 원칙적으로 동일한 부분의 중복 설명은 생략한다.

전원 회로(1d)는, 도9의 전원 회로(1c)에 있어서의 보정 회로(3c)를 보정 회로(3d)로 치환한 구성으로 되어 있고, 기타의 점에 있어서의 회로 구성 및 동작은,전원 회로(1c)와 일치하고 있다. 이하, 전원 회로(1c)와의 차이점에 대해 설명하고, 일치점에 관한 설명은 생략한다.

보정회로(3d)는, 출력 트랜지스터 Ql과의 관계에 있어서 특성 유사성α를 갖는 보정용 트랜지스터 Q2와, 트랜지스터 Q6과, 저항 R6을 구비하여 구성된다. 보정용 트랜지스터 Q2에 있어서, 에미터는 입력단자(10)와 출력 트랜지스터 Ql의 에미터에 공통접속되고, 그의 베이스는 트랜지스터 Q4와 저항 R3의 접속점에 접속되고, 그의 콜렉터는 트랜지스터 Q6의 콜렉터에 접속되어 있다.

트랜지스터 Q6에 있어서, 베이스는 트랜지스터 Q4 및 Q5 베이스와 공통접속되고, 에미터는 저항 R6을 통해 그라운드 라인(9)에 접속되어 있다. 이와 같이, 본 실시형태에서도, 트랜지스터 Q4 및 Q6은, 트랜지스터 Q4의 콜렉터 전류, 즉 출력 트랜지스터 Ql의 베이스 전류 I_B1을 비례배한 전류를, 트랜지스터 Q6의 콜렉터 전류로서 출력하는 커런트 미러 회로(보정용 커런트 미러 회로)를 구성하고 있다.

도10의 전원 회로(1d)의 동작은, 도9의 전원 회로(1c)의 동작과 거의 동일하다. 즉, 출력 전류 Io의 증가에 따라 출력 트랜지스터 Ql의 베이스전류 I_B1이 증가하면, 트랜지스터 Q6의 콜렉터 전류, 즉 트랜지스터 Q2의 에미터 전류가 증가한다. 이에 의해, 보정용 전류로서의 트랜지스터 Q2의 베이스전류 I_B2가 증가하고, 트랜지스터 Q4의 에미터 전위가 상승한다. 그 결과, 트랜지스터 Q5(및 Q4, Q6)의 베이스 전위가 상승하고, 트랜지스터 Q5가 오차 증폭기(7)로부터 전류를 보다 잘 인출하도록 되어, 출력 트랜지스터 Ql의 베이스전류 I_B1이 (도7과 같은 회로에 비해) 더욱 제한된다.

즉, 출력 전류 Io가 커짐에 따라, 보정 회로(3d)는, 출력 전류 Io의 증가를 더욱 제한하는 방향으로 작용하기 때문에, 출력 전류 제한 회로(2c)가 출력 전류 Io의 증대에 제한을 가하는 문턱치의 전류, 즉 출력 피크 전류는, 제조 프로세스의 불균일이나 온도 변화나 입력 전압 Vi의 변동에 의한 전류 증폭률 h_FE1의 변동에 별로 영향을 받지 않게 된다.

도4A 및 도4B에, 종래의 전원 회로(도5∼도7 참조)와 본 발명에 관한 전원 회로에 있어서의 출력 피크 전류(I_OP 또는 I_OP2)의 불균일 요인 의존성을 나타낸다.도4A의 횡축은 제조 프로세스의 불균일의 정도를 나타내고, 도4B의 횡축은, 전원 회로의 주위 온도를 나타내고 있다. 도4A 및 도4B의 종축은, 출력 피크 전류(I_OP또는 I_OP2)를 나타내고 있다.

도4A에 있어서, 실선 60a, 파선 61a 및 62a는, 출력 피크 전류(I_OP또는 I_OP2)의 제조 프로세스의 불균일 의존성을 나타내고 있고, 실선 60a는 종래의 전원 회로에 있어서의 그것을, 파선 61a는 전원 회로 1, 1a 및 1b에 있어서의 그것을, 파선 62a는 전원회로 1c 및 1d에 있어서의 그것을 나타내고 있다. 도4B에 있어서, 실선60b, 파선 61b 및 62b는, 출력 피크 전류(I_OP또는 I_OP2)의 주위 온도 의존성을 나타내고 있다.

도4A 및 도4B에 나타낸 바와 같이, 전원 회로 1, 1a 및 1b에 있어서의 출력 피크 전류의 불균일의 유효치 Fl 및 F2는, 종래의 전원 회로에 있어서의 출력 피크 전류의 유효치 El 및 E2보다도 작다. 또, 전원 회로 1c 및 1d에 있어서의 출력 피크 전류의 불균일의 유효치 Gl 및 G2는, 상술한 바와 같이 변동 요인에 의한 영향을 잘 받지 않기 때문에 더욱 적다. 따라서, 본 발명을 적용하면, 출력 피크 전류의 사양치의 범위를 좁힐 수 있고, 그 결과, 전자 기기 전체의 코스트나 사이즈 저감을 실현하는 것이 가능하게 된다. 또한, 후술하는 제5 및 제6 실시형태의 전원 회로 1e 및 1f도, 전원 회로 1c 및 1d와 같은 정도로 (또는 그 이상으로) 출력 피크 전류의 변동이 적다.

<제5 실시형태>

보정용 트랜지스터를 복수의 보정용 트랜지스터로 구성하도록 해도 좋으며, 복수의 보정용 트랜지스터를 사용한 제3 실시형태의 변형예를, 제5 실시형태로서 설명한다. 도11은, 제5 실시형태에 관한 직류 안정화 전원 회로(1e)(이하, 간단히 "전원 회로(1e)"라 한다)의 회로도이다. 도11에 있어서, 도1 및 도9 등과 동일한 부분에는 동일한 부호를 붙이고, 원칙적으로 동일한 부분의 중복 설명은 생략한다.

전원회로(1e)는, 도9의 전원 회로(1c)에 있어서의 보정 회로(3c)를 보정 회로(3e)로 치환한 구성으로 되어 있고, 기타의 점에 있어서의 회로 구성 및 동작은,전원 회로(1c)와 일치하고 있다. 이하, 전원 회로(1c)와의 차이점에 대해 설명하고, 일치점에 관한 설명은 생략한다.

보정회로(3e)는, 보정용 트랜지스터 Q2 및 Q21과, 트랜지스터 Q6 및 Q7과, 저항 R7 및 R8을 구비하여 구성된다. 보정용 트랜지스터 Q21은, 보정용 트랜지스터 Q2와 같은 것이고, 출력 트랜지스터 Ql과의 관계에 있어서 특성 유사성 α를 갖도록 형성되어 있다. 트랜지스터 Q7은, NPN형의 바이폴라 트랜지스터이다.

보정용 트랜지스터 Q2 및 Q21의 에미터는, 함께 입력단자(10)와 출력 트랜지스터 Ql의 에미터에 공통접속되어 있고, 보정용 트랜지스터 Q2 및 Q21의 콜렉터는 함께 트랜지스터 Q4의 에미터와 저항 R3의 접속점에 접속되어 있다. 보정용 트랜지스터 Q2 및 Q21의 베이스는, 각각, 트랜지스터 Q6 및 Q7의 콜렉터에 접속되어 있다. 트랜지스터 Q6 및 Q7의 에미터는, 각각, 저항 R7 및 R8을 통해 그라운드 라인(9)에 접속되어 있다. 트랜지스터 Q4, Q5, Q6 및 Q7의 베이스는 공통접속되어 있다. 트랜지스터 Q6 및 Q7은, 트랜지스터 Q4와 함께, 트랜지스터 Q4를 전류의 입력측으로 한 커런트 미러 회로(보정용 커런트 미러 회로)를 형성하고 있다. 또한, 트랜지스터 Q6과 Q7의 에미터 면적은 같아도 좋고 달라도 좋다.

도13에, 출력 전류 Io와 출력 전압 Vo와의 관계도를 나타낸다. 곡선 70, 71 및 72는, 출력 전류 Io가 증가하고, 출력 전류 제한 회로가 동작하기 시작하고 나서 출력 전류 Io가 완전히 제한되어 출력 전압 Vo가 제로로 되기까지의 상태를 나 타내고 있고, 곡선 70은 도7의 전원회로(201)에 있어서의 그것을, 곡선 71은 도9의 전원 회로(1c)에 있어서의 그것을, 곡선 72는 도11의 전원 회로(1e)에 있어서의 그것을 나타내고 있다.

도7의 전원 회로(201)에 있어서, 출력 전류 Io가 증가하면, 트랜지스터 Q5가차동 증폭기인 오차 증폭기(7)의 출력 전류를 인출하기 시작한다. 또한, 출력 전류 Io가 어떤 전류량까지 증가하면, 오차 증폭기(7)의 출력 전류는 더욱 커져 오차 증폭기(7)의 차동 밸런스가 무너지고, 출력 전압 Vo가 감소하기 시작한다(반전 입력단자(-)의 전위가 감소하기 시작한다). 그리고 다시 출력 전류 Io가 증가하면, 최종적으로는 출력 전압 Vo가 제로로 된다. 도13에 있어서의 E₃은, 도7의 전원회로(201)에 있어서, 출력 전압 Vo가 내려가고 나서 출력전압 Vo가 제로에 이르기까지의 출력 전류 Io의 값의 폭을 나타내고 있다.

도9의 전원 회로(1c)에서는, 출력 전류 Io가 증가하는 것에 의해 출력 전압Vo가 내려갔을 때, 트랜지스터 Q6의 콜렉터 전류가 흘러 비로소 보정용 트랜지스터 Q2에 콜렉터 전류가 흐르게 되고, 트랜지스터 Q5의 콜렉터 전류가 도7의 전원 회로(201)에 비해 더욱 커진다. 이 때문에, 도7의 전원 회로(201)에 비해, 출력 전류 Io가 보다 적은 상태로 출력 전압 Vo(반전 입력단자(-)의 전위)가 제로로 된다. 즉, 전원회로(1c)에 있어서는, 출력 전류 제한 회로가 동작하고 나서 출력 전압 Vo가 제로로 될 때까지의 출력 전류 Io의 값의 폭 G₃은, E₃보다도 좁아진다.

도11의 전원 회로(1e)에서는, 출력 전류 Io가 증가하는 것에 의해 출력 전압 Vo가 감소하기 시작했을 때, 예를 들면 트랜지스터 Q6 및 Q7의 콜렉터 전류가 동시에 흐르기 시작하여 보정용 트랜지스터 Q2 및 Q21에 콜렉터 전류(보정용 전류)가 흐르게 되고, 트랜지스터 Q5의 콜렉터 전류가 보다 커진다. 이 때문에, 도9의 전원 회로(1c)에 비해 출력 전류 Io가 보다 적은 상태로 출력 전압 Vo(반전 입력단자(-)의 전위)가 제로로 된다. 즉, 전원 회로(1e)에 있어서는, 출력 전류 제한 회로가 동작하고 나서 출력 전압 Vo가 제로로 되기까지의 출력 전류 Io의 값의 폭 H₃은, G₃보다도 좁아진다.

출력전류 제한 회로가 동작하고 나서 출력전압(Vo)이 제로가 되기까지의 출력 전류(Io)의 값의 폭이 넓으면, 출력 피크 전류의 불균일이 커지지만, 상술과 같이, 본 발명에 관한 전원회로에 의하면 그 폭을 좁게 할 수 있다.

또한, 트랜지스터 Q5의 기능을 맡는 소자를 복수개 제공하는 것에 의해서도 그 폭을 좁게 할 수 있다. 즉, 도9 등에 있어서, 베이스를 트랜지스터 Q4의 베이스에, 콜렉터를 드라이브용 트랜지스터 Q3의 베이스에, 에미터를 저항(미도시)를 통해 접지 라인(9)에 접속한 1이상의 트랜지스터(미도시)를, 트랜지스터 Q5와 별도로 설치함으로써 그 폭을 좁게 할 수 있다.

또한, 도11의 전원 회로(1e)와 같이 보정용 트랜지스터를 복수개 제공함으로써 출력 트랜지스터 Ql의 전류 증폭율 h_FEl의 불균일에 대해 복수의 보정을 수행하는 것이 가능하기 때문에, 전류 증폭율 h_FEl의 불균일에 대한 출력 피크 전류의 불균일은 보다 저감된다.

<제6 실시형태>

복수의 보정용 트랜지스터를 사용한 제4실시형태의 변형예를, 제6 실시형태로서 설명한다. 도12는, 제6실시형태에 관한 직류 안정화 전원 회로(1f)(이하, 간단히 "전원 회로(1f)"라 한다)의 회로도이다. 도12에 있어서, 도1, 도9 및 도11 등과 동일한 부분에는 동일한 부호를 붙이고, 원칙적으로 동일 부분의 중복설명은 생략한다.

전원회로(1f)는, 도10의 전원 회로(1d)에 있어서의 보정 회로(3d)를 보정 회로(3f)로 치환한 구성으로 되어 있고, 그 밖의 점에 있어서의 회로 구성 및 동작은 전원 회로(1d)와 일치하고 있다. 보정 회로(3f)는, 보정용 트랜지스터 Q2 및 Q21과, 트랜지스터 Q6 및 Q7과, 저항 R9 및 RlO을 구비하여 구성된다.

전원회로(1f)에 있어서, 트랜지스터 Q2 및 Q21의 에미터는 모두 입력단자(10)와 출력 트랜지스터 Ql의 에미터에 공통접속되어 있고, 트랜지스터 Q2 및 Q21의 베이스는 모두 트랜지스터 Q4의 에미터와 저항 R3과의 접속점에 접속되어 있다. 보정용 트랜지스터 Q2 및 Q21의 콜렉터는 각각 트랜지스터 Q6 및 Q7의 콜렉터에 접속되어 있다. 트랜지스터 Q6 및 Q7의 에미터는 각각 저항 R9 및 RlO을 통해 접지 라인(9)에 접속되어 있다. 트랜지스터 Q4, Q5, Q6 및 Q7의 베이스는 서로에 대해 접속되어 있다. 전원 회로(1f)에 있어서도, 트랜지스터 Q6 및 Q7은 트랜지스터 Q4와 함께 트랜지스터 Q4를 전류의 입력측으로 한 커런트 미러 회로(보정용 커런트 미러 회로)를 형성하고 있다.

상기와 같이 전원 회로(1f)를 구성함으로써 제5 실시형태와 같은 효과를 얻을 수 있다.

또한, 제1 실시형태에 있어서도, 보정용 트랜지스터를 복수개 제공하도록 해도 좋다. 즉, 예를 들면, 도1의 전원 회로(1)에 있어서, 도14에 나타낸 바와 같이, 에미터와 콜렉터가 보정용 트랜지스터 Q2의 에미터와 콜렉터에 각각 접속된 보정용 트랜지스터 Q21을 별도로 설치하도록 하고, 보정용 트랜지스터 Q21의 베이스 전류가 정전류가 되도록 보정용 트랜지스터 Q21의 베이스에 정전류원(12)을 접속하도록 한다. 이 경우, 보정용 트랜지스터 Q2 및 Q21의 콜렉터가 도1의 차동 앰프(4)의 반전 입력단자(-)에 접속된다. 또한, 도14에 있어서, 보정용 트랜지스터 Q2의 베이스에 흐르는 정전류의 크기와 보정용 트랜지스터 Q21의 베이스에 흐르는 정전류의 크기는 같아도 되고 달라도 된다.

마찬가지로, 제2 실시형태에 있어서도 보정용 트랜지스터를 복수개 제공하도록 해도 좋다. 즉, 예를 들면, 도2의 전원 회로(1a)에 있어서, 도15에 나타낸 바와 같이 에미터와 베이스가 보정용 트랜지스터 Q2의 에미터와 베이스에 각각 접속된 보정용 트랜지스터 Q21을 별도로 설치하도록 하고, 보정용 트랜지스터 Q21의 콜렉터 전류가 정전류가 되도록 보정용 트랜지스터 Q21의 콜렉터에 정전류원(12)을 접속하도록 한다. 이 경우, 보정용 트랜지스터 Q2 및 Q21의 베이스가 도2의 차동 앰프(4)의 비반전 입력단자(+)에 접속된다. 또한, 도15에 있어서, 보정용 트랜지스터 Q2의 콜렉터에 흐르는 정전류의 크기와 보정용 트랜지스터 Q21의 콜렉터에 흐르는 정전류의 크기는 동일해도 되고 달라도 된다.

제1 및 제2 실시형태에 있어서, 보정용 트랜지스터를 복수개 제공함으로써, 출력 트랜지스터 Ql의 전류 증폭율 h_FEl의 불균일에 대해 복수의 보정을 수행하는 것이 가능하기 때문에, 전류 증폭율 h_FEl의 불균일에 대한 출력 피크 전류의 불균일은 보다 저감된다. 또한, 도14 및 도15에 있어서, 다른 도면과 동일한 부분에는 동일한 부호를 붙이고 있다.

<제7 실시형태>

제1∼제6 실시형태에서는 출력 트랜지스터 등으로 바이폴라 트랜지스터를 사용한 전원 회로예를 나타냈지만, MOSFET(Metal-Oxide Semiconductor Field-Effect Transistor) 등의 전계 효과 트랜지스터를 사용한 경우도 다름없다.

제1 실시형태에 대응하는 전계 효과 트랜지스터를 사용한 직류 안정화 전원 회로(51)(이하, 간단히 "전원 회로(51)"라 한다)를 제7 실시형태로서 설명한다. 도17은 전원회로(51)의 회로도이다. 도17에 있어서, 도1 등과 동일한 부분에는 동일한 부호를 붙이고 원칙적으로 동일한 부분의 중복설명은 생략한다.

전원 회로(51)는, 출력 트랜지스터 Ml과, 트랜지스터 MlO과, 드라이브용 트랜지스터 M3와, "차동 앰프(4), 정전류원(5), 저항 R3 및 저항 R4를 구비하여 구성되는 출력 전류 제한 회로"와, "보정용 트랜지스터 M2 및 정전압원(22)을 구비하여 구성되는 보정 회로"와, 분압저항 Rl 및 R2와, 오차 증폭기(7)와, 기준 전압원(8)을 구비함으로써 구성된다.

출력 트랜지스터 Ml, 보정용 트랜지스터 M2 및 트랜지스터 MlO은 P채널형의 MOSFET이고, 드라이브용 트랜지스터 M3은 N채널형의 MOSFET이다.

입력단자(10)에는, 외부로부터 피안정화 전압인 입력 전압(Vi)(예를 들면, 직류 12V)이 공급된다. 입력단자(10)는 보정용 트랜지스터 M2의 소스와, 출력 트랜지스터 Ml의 소스와, 트랜지스터 MlO의 소스와, 정전류원(5)의 입력측에 공통접속되어 있다.

출력 트랜지스터 Ml의 드레인은, 전원회로(51)의 출력 전압(Vo)이 출력되는 출력 단자(11)에 접속되어 있는 동시에, 분압저항 Rl과 R2로 이루어지는 직렬 회로를 통해 OV 전위(GND)로 유지되어 있는 접지 라인(9)에 접속되어 있다. 오차 증폭기(7)에 있어서, 반전 입력단자(-)에는 분압저항 Rl과 R2와의 접속점의 전위가 제공되고, 비반전 입력단자(+)에는 기준 전압원(8)으로부터 출력되는 레퍼런스 전위(Vref)가 제공되고 있다.

정전류원(5)의 출력측은, 저항 R4를 통해 접지 라인(9)에 접속되어 있는 동시에 차동 앰프(4)의 비반전 입력단자(+)에 접속되어 있다. 정전류원(5)으로부터 출력되는 정전류(이 정전류의 크기는 I1)는 저항 R4를 통해 접지 라인(9)에 흘러든다. 또한, 차동 앰프(4)의 반전 입력단자(-)는, 드라이브용 트랜지스터 M3의 소스와 저항 R3와의 접속점에 접속되어 있는 동시에, 보정용 트랜지스터 M2의 드레인에도 접속되어 있다.

보정용 트랜지스터 M2의 게이트에는, 정전압원(22)으로부터 일정 전압이 제공되고 있다. 드라이브용 트랜지스터 M3의 게이트는, 공통 접속된 차동 앰프(4)와 오차 증폭기(7)의 출력 단자에 접속되어 있다. 출력 트랜지스터 Ml의 게이트와 트랜지스터 MlO의 게이트는 공통접속되고, 트랜지스터 MlO에 있어서, 게이트와 드레인은 단락되어 있다. 그리고, 트랜지스터 MlO의 드레인은, 드라이브용 트랜지스터 M3의 드레인에 접속되어 있다.

출력 트랜지스터 Ml과 보정용 트랜지스터 M2는, 출력 트랜지스터 Ql과 보정용 트랜지스터 Q2와의 관계와 같이, 동일한 제조 프로세스로 형성되고, 또한 이들의 상호 콘덕턴스(게이트―소스간 전압과 드레인 전류와의 관계)의 제조 프로세스 불균일 및 온도 의존성(동작시의 온도 변화에 대한 상호 콘덕턴스의 변화 특성)이 같은 경향을 갖도록 형성되어 있다.

즉, 출력 트랜지스터 Ml의 상호 콘덕턴스(gm1)와 보정용 트랜지스터 M2의 상호 콘덕턴스(gm2)가, 제조 프로세스의 불균일에 의해 같은 방향으로 같은 정도만 불균일하게 되도록, 또한 그것들이 동일한 온도 변화(전원 회로의 동작시의 온도 변화)에 의해 같은 방향으로 같은 정도만 변화하도록, 출력 트랜지스터 Ml 및 보정용 트랜지스터 M2가 형성된다. 또한, 여기에 있어서의 온도란, 출력 트랜지스터 Ml 및 보정용 트랜지스터 M2의 주위 온도이고, 전원 회로(51)의 주위온도로도 생각할 수 있다.

상기한 바와 같이「상호 콘덕턴스 gml과 gm2의 제조 프로세스 불균일 및 온도 의존성이 같은 경향인 것」을, 이하 설명의 편의상「특성 유사성β」라고 부른다. 즉, 출력 트랜지스터 Ml과 보정용 트랜지스터 M2는 특성 유사성β를 갖도록 형성되어 있거나 또는 보정용 트랜지스터 M2는 출력 트랜지스터 Ml과의 관계에 있어 서 특성 유사성β를 가지고 있는 등으로 표현한다.

출력 트랜지스터 Ml과 보정용 트랜지스터 M2가 특성 유사성β를 갖도록 하기 위해, 출력 트랜지스터 Ml 및 보정용 트랜지스터 M2의 형상을 동일하게 하는 것이 바람직하다. 여기에 있어서의 형상이란, 예를 들면 MOSFET를 형성하고 있는 반도체 형상을 의미한다. 즉, 출력 트랜지스터 Ml과 보정용 트랜지스터 M2와의 비교에 있어서, 드레인을 형성하는 반도체 영역의 형상, 소스를 형성하는 반도체 영역의 형상, 및 게이트를 형성하는 반도체 영역의 형상은, 각각 서로 동일하게 되어 있고, 또한 이들의 반도체 영역의 위치 관계도 서로 동일로 하는 것이 바람직하다(단면 구조를 동일하게 한다).

또한, 출력 트랜지스터 Ml과 보정용 트랜지스터 M2와의 비교에 있어서, MOSFET를 형성하고 있는 반도체 형상뿐만 아니라, 각 반도체 영역과 접합하는 전극 형상도 동일하게 할 수 있다. 즉, 드레인을 형성하는 반도체 영역과 그 반도체 영역에 접합되는 드레인 전극과의 위치 관계 및 이들의 크기 관계, 소스를 형성하는 반도체 영역과 그 반도체 영역에 접합되는 소스 전극과의 위치 관계 및 이들의 크기 관계, 그리고 게이트를 형성하는 반도체 영역과 그 반도체 영역에 접합되는 게이트 전극과의 위치 관계 및 이들의 크기 관계도 포함하여, 출력 트랜지스터 Ml 및 보정용 트랜지스터 M2의 형상을 동일하게 할 수 있다.

더욱이, 출력 트랜지스터 Ml과 보정용 트랜지스터 M2가 특성 유사성β를 갖도록 하기 위해서는 출력 트랜지스터 Ml 및 보정용 트랜지스터 M2의 상기 형상의 사이즈도 같게 하는 것이 바람직하다. 단, 보정용 트랜지스터 M2의 출력 전류 용량 은 비교적 작아도 되기 때문에, 형상의 동일성을 유지하면서도 필요한 출력 전류 용량에 따라 보정용 트랜지스터 M2를 출력 트랜지스터 Ml 보다도 소형으로 하는 것도 가능하다.

상기와 같이, 트랜지스터의 형상 및 사이즈를 같게 하는 것이 가장 바람직하지만, 출력 트랜지스터 Ml과 보정용 트랜지스터 M2가 특성 유사성β를 갖는다면, 상기 형상이나 사이즈를 완전히 같게 할 필요는 없다. 예를 들면, 출력 트랜지스터 Ml과 보정용 트랜지스터 M2를 반도체 기판상에 형성하는 경우에 있어서, 이들이 형성되는 드레인 영역의 폭(기판 표면 방향의 폭)을 완전히 같게 할 필요가 없고, 이들이 형성되는 소스 영역의 폭(기판 표면 방향의 폭)도 완전히 같게 할 필요가 없다. 상호 콘덕턴스는 상기 드레인 영역의 폭이나 소스 영역의 폭에 의존하지 않기 때문이다.

상기한 바와 같이 구성된 전원 회로(51)에 있어서, 오차 증폭기(7)는 분압저항 Rl과 R2와의 접속점의 전위가 레퍼런스 전위(Vref)와 일치하도록 드라이브용 트랜지스터 M3의 게이트 전위를 제어함으로써 출력 전류(Io)를 제어한다. 이에 의해 출력 전압(Vo)은 소정의 전압치로 안정화된다.

출력 트랜지스터 Ml과 트랜지스터 MlO는 커런트 미러 회로를 형성하고 있고, 출력 트랜지스터 Ml의 드레인 전류, 즉 전원 회로(51)의 출력 전류(Io)의 크기는,트랜지스터 MlO의 드레인 전류의 크기에 비례한다. 이제, 트랜지스터 MlO의 드레인 전류를 검출용 전류 I_Ml이라고 부른다. 검출용 전류 I_Ml은 드라이브용 트랜지스터 M3 및 저항 R3을 통해 접지 라인(9)에 흘러든다.

차동 앰프(4)는, 반전 입력단자(-)의 전위인 검출 전위(Vl)와 비반전 입력단자(+)의 전위인 기준 전압(V2)을 비교하고, 검출 전위(Vl)가 기준 전위(V2)를 상회하면 오차증폭기(7)의 출력 전위, 즉 드라이브용 트랜지스터 M3의 게이트 전위를 강하시킨다. 이에 의해 출력 전류(Io)의 증가가 제한된다.

예를 들면, 출력 트랜지스터 Ml의 상호 콘덕턴스 gml이 제조 프로세스의 불균일에 의해 비교적 커진 경우, 동일한 출력 전류(Io)에 대한 출력 트랜지스터 Ml의 게이트―소스간 전압이 비교적 작아지고, 이로써 검출용 전류 I_Ml이 비교적 작아지게 된다. 그렇지만, 이 경우 보정용 트랜지스터 M2의 상호 콘덕턴스 gm2도 커지기 때문에, 저항 R3에 흘러드는 보정용 전류로서의 보정용 트랜지스터 M2의 드레인 전류는 비교적 커진다. 이에 의해 검출용 전류 I_Ml의 작음이 상쇄되고, 제1실시형태와 같은 효과가 얻어진다.

또한, 당연하기는 하지만, 상호 콘덕턴스 gml은 출력 트랜지스터 Ml의 게이트 전극(제어 전극)에 있어서의 전압(소스 전극을 기준으로 한 전압)이라고 하는 물리량과, 출력 트랜지스터 Ml의 드레인 전류량(출력 전류 Io의 크기)와의 관계를 나타내고 있다. 또한, 검출용 전류 I_Ml은, 상술한 설명으로부터도 명백한 바와 같이 출력 트랜지스터 Ml의 드레인 전류(즉, 출력 전류 Io)와 상호 콘덕턴스 gml을 반영한 전류가 된다.

<제8 실시형태>

다음으로, 제2 실시형태에 대응하는 전계 효과 트랜지스터를 사용한 직류 안정화 전원 회로(51a)(이하, 간단히 "전원 회로(51a)"라 한다)를 제8 실시형태로서 설명한다. 도18은 전원 회로(51a)의 회로도이다. 도18에 있어서, 도2 및 도17 등과 동일한 부분은 동일한 부호를 붙이고 원칙적으로 동일한 부분의 중복설명은 생략한다.

전원 회로(51a)는, 도17의 전원 회로(51)의 보정용 트랜지스터 M2 및 정전압 원(22)을 구비하여 구성된 보정회로를, 보정용 트랜지스터 M2 및 트랜지스터 Mll 그리고 정전류원(23)을 구비하여 구성되는 보정 회로로 치환한 구성으로 되어 있고, 그 밖의 점에 있어서의 회로 구성 및 동작은 도17의 전원 회로(51)와 일치하고 있다. 전원 회로(51a)에 있어서의 전원 회로(51)와의 상위점인 보정 회로의 부분에 대해서만 설명한다.

트랜지스터 Mll은 P채널형의 MOSFET이다. 전원 회로(51a)에 있어서, 보정용 트랜지스터 M2와 트랜지스터 Mll의 소스는 모두 입력단자(10)에 접속되어 있다. 보정용 트랜지스터 M2의 드레인은 정전류원(23)의 입력측에 접속되어 있고, 보정용 트랜지스터 M2의 드레인 전류는 정전류로 되어 있다. 트랜지스터 Mll의 게이트와 드레인은 단락되고, 이들은 차동 앰프(4)의 비반전 입력단자(+)에 접속되어 있다. 그리고, 보정용 트랜지스터 M2와 트랜지스터 Mll의 게이트는 서로에 대해 접속되고, 보정용 트랜지스터 M2와 트랜지스터 Mll은 커런트 미러 회로를 형성하고 있다.

예를 들면, 출력 트랜지스터 Ml의 상호 콘덕턴스 gml이 제조 프로세스의 불 균일 등에 의해 비교적 커진 경우, 동일한 출력 전류(Io)에 대한 출력 트랜지스터 Ml의 게이트-소스간 전압이 비교적 작아지고, 이로써 검출용 전류 I_Ml이 비교적 작아지게 된다. 그렇지만, 이 경우 보정용 트랜지스터 M2의 상호 콘덕턴스 gm2도 커지게 되고, 보정용 트랜지스터 M2의 드레인 전류가 정전류이기 때문에 보정용 트랜지스터 M2의 게이트-소스간 전압은 비교적 작아진다. 이 때문에, 저항 R4에 흘러 들어가는 트랜지스터 Mll의 드레인 전류도 비교적 작아져 검출용 전류 I_Ml이 비교적 작아지는 것에 의한 출력 피크 전류의 불균일이 저감된다.

또한, 제2 실시형태에서 서술한 바와 같이, 저항 R3 및 R4를 외부 신호 등에 따라 저항값을 변화시키는 것이 가능한 가변 저항으로 해도 좋다. 도19에, 도17의 전원 회로(51)에 있어서의 저항 R3 및 R4를 가변 저항으로 변형한 직류 안정화 전원 회로(51b)의 회로도를 나타내고 있다. 도19에 있어서, 도3 및 도17과 동일한 부분에는 동일한 부호를 붙이고 동일한 부분의 중복설명은 생략한다.

<제9 실시형태>

다음으로, 제3 실시형태에 대응하는 전계 효과 트랜지스터를 사용한 직류 안정화 전원 회로(51c)(이하, 간단히 "전원 회로(51c)"라 한다)를 제9 실시형태로서 설명한다. 도20은 전원 회로(51c)의 회로도이다. 도20에 있어서, 도17 등과 동일 부분에는 동일한 부호를 붙이고 원칙적으로 동일한 부분의 중복설명은 생략한다.

전원 회로(51c)는 출력 트랜지스터 Ml과, 트랜지스터 MlO와, 드라이브용 트 랜지스터 M3과, 트랜지스터 M5 그리고 저항 R3 및 R4를 포함하여 구성되는 출력 전류 제한 회로와, 보정용 트랜지스터 M2 및 정전압원(22)을 포함하여 구성되는 보정 회로와, 트랜지스터 M4와, 분압저항 Rl 및 R2와, 오차 증폭기(7)와, 기준 전압원(8)을 구비하여 구성된다. 트랜지스터 M4는 출력 전류 제한 회로의 구성 요소로 생각할 수 있고, 보정 회로의 구성 요소라고 생각할 수도 있다. 트랜지스터 M4 및 M5는 N채널형의 MOSFET이다. 상술한 바와 같이, 출력 트랜지스터 Ml과 보정용 트랜지스터 M2는 특성 유사성β를 갖도록 형성된다.

전원 회로(51c)에 있어서의「입력단자(10), 출력 단자(11), 출력 트랜지스터 Ml, 트랜지스터 MlO, 드라이브용 트랜지스터 M3, 저항 Rl, 저항 R2, 오차 증폭기(7) 및 기준 전압원(8)의 각 소자간의 접속 관계」는, 도17의 전원 회로(51)에 있어서의 그것과 같기 때문에 이들 소자간의 접속관계의 설명은 원칙적으로 생략한다.

트랜지스터 M4의 드레인은, 드라이브용 트랜지스터 M3의 소스와 접속되는 동시에, 자신의 게이트와 단락되어 있다. 트랜지스터 M4와 M5의 게이트는 서로에 대해 접속되어 있고, 트랜지스터 M4와 M5의 소스는 각각 저항 R3 및 R4를 통해 접지 라인(9)에 접속되어 있다. 트랜지스터 M5의 드레인은, 드라이브용 트랜지스터 M3의 게이트와 오차 증폭기(7)의 출력 단자에 접속되어 있다.

트랜지스터 M4 및 M5는, 커런트 미러 회로의 입력측의 전류인 트랜지스터 M4의 드레인 전류, 즉 검출용 전류 I_Ml을 비례배(倍)한 전류를, 트랜지스터 M5의 드레 인 전류로서 출력하는 커런트 미러 회로(검출용 커런트 미러 회로)를 구성하고 있다.

그리고, 보정용 트랜지스터 M2의 게이트에는, 정전압원(22)으로부터 일정 전압이 부여되어 있는 동시에, 보정용 트랜지스터 M2에 있어서, 소스는 입력단자(10)에 접속되고, 드레인은 트랜지스터 M4와 저항 R3과의 접속점에 접속되어 있다. 이 때문에, 보정용 트랜지스터 M2의 드레인 전류가 보정 회로로부터의 보정용 전류로서 기능하고, 도17(제7실시형태)의 전원 회로(51)와 같은 효과가 얻어진다. 또 전원 회로(51c)에 있어서는 도17에 있어서의 정전류원(5)을 사용할 필요가 없기 때문에, 회로가 간소화되어 있다.

<제10 실시형태>

다음으로, 제4 실시형태에 대응하는 전계 효과 트랜지스터를 사용한 직류 안정화 전원 회로(51d)(이하, 간단히 "전원 회로(51d)"라 한다)를 제10 실시형태로서 설명한다. 도21은 전원 회로(51d)의 회로도이다. 도21에 있어서, 도20 등과 동일한 부분에는 동일 부호를 붙이고 원칙적으로 동일한 부분의 중복설명은 생략한다.

전원 회로(51d)는 출력 트랜지스터 Ml과, 트랜지스터 MlO와, 드라이브용 트랜지스터 M3과, "트랜지스터 M5 그리고 저항 R3 및 R4를 포함하여 구성되는 출력 전류 제한 회로"와, "보정용 트랜지스터 M2, 저항 R31 그리고 트랜지스터 M6 및 Mll을 포함하여 구성되는 보정회로"와, 트랜지스터 M4와, 분압저항 Rl 및 R2와, 오차증폭기(7)와, 기준 전압원(8)을 구비하여 구성된다. 트랜지스터 M4는 출력 전류 제한 회로의 구성 요소라고 생각할 수 있고, 보정 회로의 구성 요소라고 생각할 수도 있다. 트랜지스터 M4, M5 및 M6은 N채널형의 MOSFET이고, 트랜지스터 Mll은 P채널형의 MOSFET이다.

전원 회로(51d)에 있어서의「입력단자(10), 출력 단자(11), 출력 트랜지스터 Ml, 트랜지스터 MlO, 드라이브용 트랜지스터 M3, 저항 Rl, 저항 R2, 오차증폭기(7), 기준 전압원(8), 트랜지스터 M4, 트랜지스터 M5, 저항 R3 및 저항 R4의 각 소자간의 접속 관계」는, 도20의 전원 회로(51c)에 있어서의 그것과 동일하기 때문에 이들 소자간의 접속관계 설명을 원칙적으로 생략한다.

전원 회로(51d)에 있어서, 보정용 트랜지스터 M2와 트랜지스터 Mll의 소스는 모두 입력단자(10)에 접속되어 있다. 트랜지스터 Mll의 게이트와 드레인은 단락되고 이들은 트랜지스터 M6의 드레인에 접속되어 있다. 그리고, 보정용 트랜지스터 M2와 트랜지스터 Mll의 게이트는 서로에 대해 접속되고, 보정용 트랜지스터 M2와 트랜지스터 Mll은 커런트 미러 회로를 형성하고 있다.

트랜지스터 M4, M5 및 M6의 게이트는 서로에 대해 접속되어 있고, 트랜지스터 M6의 소스는 저항 R31을 통해 접지 라인(9)에 접속되어 있다. 트랜지스터 M4 및 M6은, 커런트 미러 회로의 입력측의 전류인 트랜지스터 M4의 드레인 전류, 즉 검출용 전류 I_Ml을 비례배(倍)한 전류를 트랜지스터 M6의 드레인 전류로서 출력하는 커런트 미러 회로(보정용 커런트 미러 회로)를 구성하고 있다. 이러한 커런트 미러 회로의 출력전류(트랜지스터 M6의 드레인 전류)는 트랜지스터 Mll의 드레인 전류가 되기 때문에, 보정용 트랜지스터 M2의 게이트에는 트랜지스터 M4 및 M6으로 구성되는 커런트 미러 회로(보정용 커런트 미러 회로)의 출력 전류에 따른 전압이 더해지게 된다.

보정용 트랜지스터 M2의 드레인은 트랜지스터 M4의 소스와 저항 R3과의 접속점에 접속되어 있고, 상기 전압(게이트 전압)에 따른 보정용 트랜지스터 M2의 드레인 전류가 보정용 전류로서 저항 R3에 흘러든다. 이 때문에, 출력 전류(Io)에 제한을 걸 때에 있어서의 전원 회로(51d)의 동작은 도10의 전원 회로(1d)와 같게 되고, 제4실시형태와 같은 효과가 얻어진다.

<제11 실시형태>

다음으로, 제5 실시형태에 대응하는 전계 효과 트랜지스터를 사용한 직류 안정화 전원 회로(51e)(이하, 간단히 "전원 회로(51e)"라 한다)를 제11 실시형태로서 설명한다. 도22는 전원 회로(51e)의 회로도이다. 도22에 있어서, 도20 등과 동일한 부분에는 동일 부호를 붙이고, 원칙적으로 동일한 부분의 중복설명은 생략한다.

전원 회로(51e)는 도20의 보정용 트랜지스터 M2와 정전압원(22)으로 구성되는 보정회로를, 보정용 트랜지스터 M2 및 M21과 정전압원(22) 및 정전압원(24)으로 구성되는 보정회로로 치환한 구성으로 되어 있고, 그 밖의 점에 있어서의 회로 구성 및 동작은 도20의 전원회로(51c)와 일치하고 있기 때문에, 일치점의 설명을 생략한다.

보정용 트랜지스터 M21은 보정용 트랜지스터 M2와 같은 것이고, 출력 트랜지 스터 Ml과의 관계에 있어서 특성 유사성β를 갖도록 형성되어 있다.

보정용 트랜지스터 M2 및 M21의 소스는 모두 입력단자(10)와 출력 트랜지스터 Ml의 소스에 공통접속되어 있고, 보정용 트랜지스터 M2 및 M21의 드레인은 모두 트랜지스터 M4의 소스와 저항 R3과의 접속점에 접속되어 있다. 보정용 트랜지스터M2 및 M21의 게이트에는, 각각 정전압원(22) 및 정전압원(24)으로부터의 일정 전압이 제공된다. 정전압원(22) 및 정전압원(24)으로부터의 일정 전압은 같아도 되고, 달라도 된다.

도22의 전원 회로(51e)와 같이 보정용 트랜지스터를 복수개 제공하는 것에 의해, 출력 트랜지스터 Ml의 상호 콘덕턴스 gml의 불균일에 대해 복수의 보정을 수행하는 것이 가능하기 때문에, 상호 콘덕턴스 gml의 불균일에 대한 출력 피크 전류의 불균일이 보다 저감된다.

<제12 실시형태>

다음으로, 제6 실시형태에 대응하는 전계 효과 트랜지스터를 사용한 직류 안정화 전원 회로(51f)(이하, 간단히 "전원 회로(51f)"라 한다)를 제12 실시형태로서 설명한다. 도23은 전원 회로(51f)의 회로도이다. 도23에 있어서, 도21 및 도22 등과 동일한 부분에는 동일한 부호를 붙이고, 원칙적으로 동일한 부분의 중복설명은 생략한다.

전원 회로(51f)는 도21의「보정용 트랜지스터 M2, 저항 R31 그리고 트랜지스터 M6 및 Mll을 포함하여 구성되는 보정 회로」를,「보정용 트랜지스터 M2, 저항 R32 그리고 트랜지스터 M6 및 Mll과, 보정용 트랜지스터 M21, 저항 R33 그리고 트랜지스터 M7 및 M22를 포함하여 구성되는 보정 회로」로 치환한 구성으로 되어 있고, 그 밖의 점에 있어서의 회로 구성 및 동작은 도21의 전원 회로(51d)와 일치하고 있기 때문에, 일치점의 설명을 생략한다.

보정용 트랜지스터 M21은 보정용 트랜지스터 M2와 같은 것이고, 출력 트랜지스터 Ml과의 관계에 있어서 특성 유사성β를 갖도록 형성되어 있다. 트랜지스터 M6 및 M7은 N채널형의 MOSFET이고, 트랜지스터 Mll 및 M22는 P채널형의 MOSFET이다.

보정용 트랜지스터 M2 및 M21의 소스와 트랜지스터 Mll 및 M22의 소스는, 모두 입력단자(10)와 출력 트랜지스터 Ml의 소스에 공통접속되어 있고, 보정용 트랜지스터 M2 및 M21의 드레인은 모두 트랜지스터 M4의 소스와 저항 R3과의 접속점에 접속되어 있다. 트랜지스터 Mll 및 M22의 각각에 있어서, 게이트와 드레인은 서로에 대해 단락되어 있고, 트랜지스터 Mll 및 M22의 드레인은 각각 트랜지스터 M6 및 M7의 드레인에 접속되어 있다.

보정용 트랜지스터 M2와 트랜지스터 Mll의 게이트는 서로에 대해 접속되고, 보정용 트랜지스터 M21과 트랜지스터 M22의 게이트는 서로에 대해 접속되어 있다. 트랜지스터 M4, M5, M6 및 M7의 게이트는 전부 서로에 대해 접속되고, 트랜지스터 M6 및 M7의 소스는 각각 저항 R32 및 R33을 통해 접지 라인(9)에 접속되어 있다.

상기와 같이 전원 회로(51f)를 구성함으로써 제5실시형태나 제6실시형태와 같은 효과를 얻을 수 있다.

또한, 트랜지스터 M5의 기능을 맡는 소자를 복수개 제공함으로써 출력 전류 제한회로가 동작하고 나서 출력 전압(Vo)이 제로가 되기까지의 출력 전류(Io)의 값의 폭을 좁게 할 수 있다. 즉, 도20 등에 있어서, 게이트를 트랜지스터 M4의 게이트에, 드레인을 드라이브용 트랜지스터 M3의 게이트에, 소스를 저항(미도시)을 통해 접지 라인(9)에 접속한 1이상의 MOSFET(미도시)를, 트랜지스터 M5와 별도로 설치하여도 그 폭을 좁게 할 수 있다.

또한, 제7 실시형태에 있어서도, 보정용 트랜지스터를 복수개 제공하도록 해도 된다. 즉 예를 들면, 도17의 전원 회로(51)에 있어서, 도24에 나타낸 바와 같이, 소스 및 드레인이 보정용 트랜지스터 M2의 소스 및 드레인에 각각 접속된 보정용 트랜지스터 M21을 별도로 설치하도록 하고, 보정용 트랜지스터 M21의 게이트 전압이 일정 전압이 되도록 보정용 트랜지스터 M21의 게이트에 정전압원(24)을 접속하도록 한다. 이 경우, 보정용 트랜지스터 M2 및 M21의 드레인이, 도17의 차동 앰프(4)의 반전 입력단자(-)에 접속된다. 또한, 도24에 있어서, 보정용 트랜지스터 M2의 게이트와 보정용 트랜지스터 M21의 게이트에 인가하는 정전압의 값은 같아도 좋고, 달라도 좋다.

마찬가지로, 제8 실시형태에 있어서도, 보정용 트랜지스터를 복수개 제공하도록 해도 된다. 즉 예를 들면, 도18의 전원 회로(51a)에 있어서, 도25에 나타낸 바와 같이, 각 소스가 보정용 트랜지스터 M2의 소스와 접속된 보정용 트랜지스터 M21 및 트랜지스터 M22를 별도로 설치하도록 하고, 보정용 트랜지스터 M21의 드레인 전류가 정전류가 되도록 보정용 트랜지스터 M21의 드레인에 정전류원(25)을 접속하도록 한다. 도25에 있어서, 보정용 트랜지스터 M21의 게이트와 트랜지스터 M22 의 게이트는 서로에 대해 접속되고, 트랜지스터 M22의 드레인은 트랜지스터 M22의 게이트와 트랜지스터 Mll의 드레인에 접속되어 있다. 이 경우, 트랜지스터 Mll 및 M22의 드레인이, 도18의 차동 앰프(4)의 비반전 입력단자(+)에 접속된다. 또한, 도25에 있어서, 보정용 트랜지스터 M2의 드레인에 흐르는 정전류의 크기와 보정용 트랜지스터 M21의 드레인에 흐르는 정전류의 크기는 같아도 좋고 달라도 좋다.

제7 실시형태 및 제8 실시형태에 있어서, 보정용 트랜지스터를 복수개 제공함으로써, 출력 트랜지스터 Ml의 상호 콘덕턴스 gml의 불균일에 대해 복수의 보정을 수행하는 것이 가능하기 때문에, 상호 콘덕턴스 gml의 불균일에 대한 출력 피크 전류의 불균일은 보다 저감된다. 또한, 도24 및 도25에 있어서, 다른 도면과 동일한 부분에는 동일 부호를 붙이고 있다.

<제13 실시형태>

제7∼제12 실시형태에서는 출력 전류(Io)의 제한에 있어서, 출력 전류(Io)와 출력 트랜지스터 Ml의 상호 콘덕턴스 gml을 반영한 검출용 전류 I_Ml을 이용하고 있으나, 이에 대신하여 출력 전류(Io)와 출력 트랜지스터 Ml의 상호 콘덕턴스 gml를 반영한 전위를 이용하도록 해도 된다. 예를 들면, 이러한 전위를, 보정용 트랜지스터 M2의 상호 콘덕턴스 gm2를 반영한 물리량을 이용하여 보정하고, 이에 의해 얻은 보정 후의 전위를 이용하여 출력 전류(Io)의 제한 동작을 행하면, 상술한 각 실시형태와 같은 효과를 얻을 수 있다.

검출용 전류 I_Ml을 대신하여 상기한 바와 같은 전위를 이용하여 출력 전류 (Io)의 제한을 행하는 경우, 상술한 각 실시형태의 회로 구성은 적절히 변경된다. 이하에서는 이와 같은 변경을 실시한 직류 안정화 전원 회로의 일례로서 제13실시형태를 설명한다. 도26은 제13실시형태에 관한 직류 안정화 전원 회로(52)(이하, 간단히 "전원 회로(52)"라 한다)의 회로도이다. 도26에 있어서, 도1 및 도18 등과 동일한 부분에는 동일한 부호를 붙이고 원칙적으로 동일한 부분의 중복설명은 생략한다.

전원 회로(52)는 출력 트랜지스터 Ml과, 트랜지스터 MlO와, "차동 앰프(4), 정전류원(5), 저항 R3 및 R4를 구비하여 구성되는 출력전류 제한회로"와, "보정용 트랜지스터 M2, 트랜지스터 Mll 및 정전류원(23)을 구비하여 구성되는 보정 회로"와, 분압저항 Rl 및 R2와, 오차 증폭기(7)와, 기준 전압원(8)과, 트랜지스터 M31, M32, M33 및 M34를 구비하여 구성된다. 또한, 트랜지스터 M31∼M34를 출력 전류 제한 회로의 구성 요소로 생각할 수도 있다.

트랜지스터 M31 및 M32는 P채널형의 MOSFET이고, 트랜지스터 M33 및 M34는 N채널형의 MOSFET이다.

입력단자(10)에는, 외부로부터 피안정화 전압인 입력 전압(Vi)(예를 들면, 직류 12V)이 공급된다. 입력단자(10)는 출력 트랜지스터 Ml의 소스와, 보정용 트랜지스터 M2의 소스와, 트랜지스터 MlO, Mll, M31 및 M32의 소스와, 정전압원(5)의 입력측에 공통접속되어 있다.

출력 트랜지스터 Ml의 드레인은 전원 회로(52)의 출력 전압(Vo)이 출력되는 출력 단자(11)에 접속되어 있는 동시에, 분압저항 Rl과 R2로 구성되는 직렬 회로를 통해 0V전위(GND)로 유지되어 있는 접지 라인(9)에 접속되어 있다. 오차 증폭기(7)에 있어서 비반전 입력단자(+)에는 분압저항 Rl과 R2와의 접속점의 전위가 제공되고, 반전 입력단자(-)에는 기준 전압원(8)이 출력하는 레퍼런스 전위(Vref)가 제공된다.

정전류원(5)의 출력측은 저항 R4를 통해 접지 라인(9)에 접속되어 있는 동시에, 차동 앰프(4)의 비반전 입력단자(+)에 접속되어 있다. 정전류원(5)이 출력하는 정전류(이 정전류의 크기는 Il)는 저항 R4를 통해 접지 라인(9)에 흘러든다. 또한, 차동 앰프(4)의 반전 입력단자(-)는 트랜지스터 Mll의 드레인과 저항 R3의 일단에 공통접속되어 있다. 저항 R3의 타단은 출력 트랜지스터 Ml의 게이트, 트랜지스터 MlO의 게이트, 차동 앰프(4)의 출력 단자, 오차 증폭기(7)의 출력 단자 및 트랜지스터 M34의 드레인에 공통접속되어 있다. 또한, 트랜지스터 MlO에 있어서, 게이트와 드레인은 단락되어 있다.

트랜지스터 Mll의 드레인과 게이트는 단락되고, 보정용 트랜지스터 M2와 트랜지스터 Mll의 게이트는 서로에 대해 접속되어 있다. 보정용 트랜지스터 M2의 드레인은 정전류원(23)을 통해 접지 라인(9)에 접속되어 있기 때문에, 보정용 트랜지스터 M2의 드레인 전류는 정전류로 되어 있다.

트랜지스터 M31과 M32의 게이트는 서로에 대해 접속되어 있고, 트랜지스터 M31에 있어서, 게이트와 드레인은 단락되어 있다. 트랜지스터 M31의 드레인은 접지 라인(9)에 접속되어 있다.

트랜지스터 M33에 있어서, 게이트와 드레인은 단락되어 있고, 소스는 접지 라인(9)에 접속되어 있다. 그리고, 트랜지스터 M33의 드레인은 트랜지스터 M32의 드레인에 접속되어 있다. 또한, 트랜지스터 M33과 M34의 게이트는 서로에 대해 접속되어 있고, 트랜지스터 M34의 소스는 접지 라인(9)에 접속되어 있다.

트랜지스터 M31과 M32는 트랜지스터 M31 측을 전류의 입력측으로 한 커런트 미러 회로를 형성하고 있고, 트랜지스터 M33과 M34는 트랜지스터 M33 측을 전류의 입력측으로 한 커런트 미러 회로를 형성하고 있다.

상기한 바와 같이 구성된 전원회로(52)에 있어서, 오차 증폭기(7)는 분압저항 Rl과 R2와의 접속점의 전위가 레퍼런스 전위(Vref)와 일치하도록, 출력 트랜지스터 Ml의 게이트 전위를 제어함으로써 출력 전류(Io)를 제어한다. 이에 의해 출력전압(Vo)은 소정의 전압치로 안정화된다.

차동 앰프(4)는 반전 입력단자(-)의 전위와 비반전 입력단자(+)의 전위를 비교한다. 출력 전류(Io)의 증가에 따라 출력 트랜지스터 Ml의 게이트 전위가 저하함으로써 반전 입력단자(-)의 전위가 비반전 입력단자(+)의 전위를 하회하면, 차동 앰프(4)는 오차 증폭기(7)의 출력 전위, 즉 출력 트랜지스터 Ml의 게이트 전위를 상승시킨다. 이에 의해 출력 전류(Io)의 증가가 제한된다.

전원 회로(52)에 있어서, 출력 트랜지스터 Ml의 게이트 전위는, 출력 전류(Io)와 출력 트랜지스터 Ml의 상호 콘덕턴스 gml을 반영한 반영 전위로서 기능한다.

예를 들면, 출력 트랜지스터 Ml의 상호 콘덕턴스 gml이 제조 프로세스의 불균일 등에 의해 비교적 커진 경우, 동일한 출력 전류(Io)에 대한 출력 트랜지스터 Ml의 게이트―소스간 전압은 비교적 작아져 출력 트랜지스터 Ml의 게이트 전위는 비교적 높아진다(즉, 출력 전류(Io)의 제한이 걸리기 어려운 방향으로 향한다).

그렇지만, 이 경우 출력 트랜지스터 Ml과의 관계에 있어서 특성 유사성β를 갖도록 형성된 보정용 트랜지스터 M2의 상호 콘덕턴스 gm2도 비교적 커지기 때문에, 보정용 트랜지스터 M2의 게이트―소스간 전압도 비교적 작게 된다. 이 결과, 저항 R3에 흘러드는 트랜지스터 Mll의 드레인 전류가 비교적 작아져 저항 R3에 있어서의 전압 강하가 비교적 작아진다.

즉, 차동 앰프(4)의 반전 입력단자(-)의 전위에 주목한 경우, 상호 콘덕턴스 gml이 비교적 커진 경우에 있어서의 출력 트랜지스터 Ml의 게이트 전위의 증가는, 저항 R3에 있어서의 전압 강하 감소에 의해 상쇄된다. 이 때문에, 본 실시형태와 같이 전원 회로를 구성하여도 다른 실시형태와 같은 효과를 얻을 수 있다.

또한, 당연하기는 하지만, 저항 R3에 흘러드는 트랜지스터 Mll의 드레인 전류(보정용 전류)는 보정용 트랜지스터 M2의 상호 콘덕턴스 gm2를 반영한 물리량이다. 그리고, 차동 앰프(4)의 반전 입력단자(-)의 전위는, 상기 물리량을 이용하여 출력 트랜지스터 Ml의 게이트 전위(반영 전위)를 보정한 전위라고 생각할 수 있다.

또한, 전원 회로(52)에 있어서의「보정용 트랜지스터 M2, 트랜지스터 Mll 및 정전류원(23)을 구비하여 구성되는 보정 회로」를,「보정용 트랜지스터 M2 및 정전압원(22)을 구비하여 구성되는 보정 회로」로 치환하도록 해도 된다. 이와 같은 치 환을 실시한 변형 회로로서의 직류 안정화 전원 회로(52a)(이하, 단지「전원 회로(52a)」라고 한다)의 회로도를 도27에 나타낸다. 상기 치환에 따라 저항 R3의 양단을 단락시키도록 한다(도27에서는, 양단이 단락된 저항 R3의 도시는 생략). 전원 회로(52a)의 보정용 트랜지스터 M2에 있어서, 소스는 입력단자(10)에 접속되고, 드레인은 차동 앰프(4)의 비반전 입력단자(+)에 접속되며, 게이트에는 정전압원(22)으로부터의 정전압이 제공되고 있다.

전원 회로(52a)에 있어서, 특히 기술하지 않은 부분의 회로 구성은, 도26의 전원 회로(52)의 그것과 동일하게 되어 있다. 도27에 있어서, 도1, 도17 및 도26 등과 동일한 부분에는 동일한 부호를 붙이고 원칙적으로 동일한 부분의 중복설명은 생략한다.

전원 회로(52a)에 있어서, 예를 들면, 출력 트랜지스터 Ml의 상호 콘덕턴스gml이 제조 프로세스의 불균일 등에 의해 비교적 커진 경우, 동일한 출력 전류(Io)에 대한 출력 트랜지스터 Ml의 게이트―소스간 전압은 비교적 작아져 차동 앰프(4)의 반전 입력단자(-)의 전위는 비교적 높아지지만, 동시에 보정용 트랜지스터 M2의드레인 전류(보정용 전류)가 비교적 커져 차동 앰프(4)의 비반전 입력단자(+)의 전위도 비교적 높아진다. 이 때문에, 전원 회로(52a)에 있어서도 다른 실시형태와 같은 효과가 얻어진다.

물론, 전원 회로(52) 및 전원회로(52a)(도26 및 도27)에 있어서도, 다른 실시형태와 동일하게 보정용 트랜지스터로서 복수의 보정용 트랜지스터를 제공하도록 해도 되고, 저항 R3 및 R4를 가변 저항으로 해도 된다(단, 도27의 전원 회로(52a) 에서는 저항 R4만).

또한, 전원 회로(52) 및 전원회로(52a)에서는, 트랜지스터 MlO를 제공하여 트랜지스터 MlO의 드레인 전류를 출력 전류 제한 회로쪽으로 흘려 보내도록 하고 있는데, 이와 같이 전류를 반드시 흘려 보낼 필요는 없고 트랜지스터 MlO를 생략하는 변형도 가능하다.

<변형 등>

제1∼제6 실시형태에 있어서, 출력 트랜지스터 Ql이나 보정용 트랜지스터 Q2 등을 NPN형의 바이폴라 트랜지스터로 치환해도 된다. 출력 트랜지스터를 NPN형의 바이폴라 트랜지스터로 한 경우, 예를 들면, 그 출력 트랜지스터의 콜렉터가 입력단자(10)에 접속된다. 보정용 트랜지스터를 NPN형의 바이폴라 트랜지스터로 한 경우, 예를 들면, 그 보정용 트랜지스터의 콜렉터가 입력단자(10)에 접속된다. 출력 트랜지스터 Ql이나 보정용 트랜지스터 Q2를 NPN형의 바이폴라 트랜지스터로 치환한 경우 그 밖의 부분의 회로 구성도 적절히 변경된다.

마찬가지로, 제7∼제13실시형태에 있어서, 출력 트랜지스터 M1이나 보정용 트랜지스터 M2 등을, N채널형의 MOSFET로 치환해도 된다. 출력 트랜지스터 Ml이나 보정용 트랜지스터 M2를 N채널형의 MOSFET에 치환한 경우, 기타 부분의 회로 구성도 적절히 변경된다.

또한, 각 실시형태에 있어서의 전원 회로에 있어서, 바이폴라 트랜지스터와 MOSFET 등의 전계 효과 트랜지스터를 혼재시켜도 상관없다. 바이폴라 트랜지스터와 MOSFET를 혼재시키는 경우, 각 전원 회로는 BiCMOS 프로세스에 의해 형성하는 것도 가능하다.

본 발명에 관한 직류 안정화 전원 회로(직류 안정화 전원장치)는 CD-ROM(Compact Disk Read Only Memory), DVD-ROM(Digital Versatile Disk Read Only Memory), DVD-RAM(Digital Versatile Disk Random Access Memory)등으로 대표되는 기록 매체로의 기록이나 재생을 수행하는 기록 매체 드라이브 장치, 휴대 전화기 및 휴대 정보 단말 등의 전자 기기 등에 적합하다.

도28에, 본 발명에 관한 직류 안정화 전원 회로의 일례로서 전원 회로(1)(도1)를 구비한, 전자 기기로서의 기록 매체 드라이브 장치(90)의 외관도를 나타낸다. 기록 매체 드라이브 장치(90)에 내장된 도시되지 않은 연산 처리 장치 등의 부하는 전원 회로(1)의 출력 전압(Vo)을 구동원으로 하여 동작한다. 물론, 기록 매체 드라이브 장치(90)에 있어서의 전원 회로(1)를, 제2∼제13실시형태의 어느 하나의 전원 회로(전원 회로(1a) 등)로 치환할 수도 있다.

또한, 본 발명에 관한 직류 안정화 전원회로, 또는 본 발명에 관한 직류 안정화 전원 회로로부터 출력 트랜지스터를 제외한 회로는, 예를 들면, 직류 안정화 전원용 IC(전원용 집적회로)로서 이용된다.

Claims

입력단자와 출력 단자 사이에 출력 트랜지스터를 구비한 직류 안정화 전원 회로에 있어서,

상기 출력 트랜지스터의 출력 전류를 제한하기 위한 출력 전류 제한 회로; 및

상기 출력 트랜지스터의 제어 전극에 있어서의 물리량과 출력 전류의 관계의 변동에 기인하는 상기 출력 전류의 제한의 불균일을 보정하는 보정 회로를 포함하는 것을 특징으로 하는 직류 안정화 전원 회로.
제1항에 있어서, 상기 보정 회로는, 상기 출력 트랜지스터와 동일한 제조 프로세스로 제조되고, 또한, 상기 관계의 제조 프로세스 불균일이 상기 출력 트랜지스터와 같은 경향을 갖도록 형성된 보정용 트랜지스터를 구비하고, 그 보정용 트랜지스터를 사용함으로써, 상기 관계의 변동에 기인하는 상기 출력 트랜지스터의 출력 전류의 제한의 불균일을 보정하는 것을 특징으로 하는 직류 안정화 전원 회로.
제2항에 있어서, 상기 보정용 트랜지스터는, 상기 관계의 온도 의존성도 상기 출력 트랜지스터와 같은 경향을 갖도록 형성되어 있는 것을 특징으로 하는 직류 안정화 전원 회로.
제1항에 있어서, 상기 출력 트랜지스터는 바이폴라 트랜지스터이고,

제어 전극에 있어서의 물리량과 출력 전류와의 상기 관계란 전류 증폭률이고,

상기 보정 회로는, 상기 출력 트랜지스터와 동일한 제조 프로세스로 제조되고, 또한, 제조 프로세스 불균일에 의해 상기 출력 트랜지스터의 전류 증폭률이 증가함에 따라, 자신의 전류 증폭률도 증가하도록 형성된 보정용 트랜지스터를 구비하고,그 보정용 트랜지스터를 사용함으로써, 상기 출력 트랜지스터의 전류 증폭률의 변동에 기인하는 상기 출력 트랜지스터의 출력 전류의 제한의 불균일을 보정하는 것을 특징으로 하는 직류 안정화 전원 회로.
제1항에 있어서, 상기 출력 트랜지스터는 전계 효과 트랜지스터이고,

제어 전극에 있어서의 물리량과 출력 전류와의 상기 관계란 상호 콘덕턴스이고,

상기 보정 회로는, 상기 출력 트랜지스터와 동일한 제조 프로세스로 제조되고, 또한, 제조 프로세스 불균일에 의해 상기 출력 트랜지스터의 상호 콘덕턴스가 증가함에 따라, 자신의 상호 콘덕턴스도 증가하도록 형성된 보정용 트랜지스터를 구비하고, 그 보정용 트랜지스터를 사용함으로써, 상기 출력 트랜지스터의 상호 콘덕턴스의 변동에 기인하는 상기 출력 트랜지스터의 출력 전류의 제한의 불균일을 보정하는 것을 특징으로 하는 직류 안정화 전원 회로.
제1항에 있어서, 상기 출력 트랜지스터는 바이폴라 트랜지스터이고,

제어 전극에 있어서의 물리량과 출력 전류와의 상기 관계란 전류 증폭률이고, 상기 출력 전류 제한 회로는, 상기 출력 트랜지스터의 베이스 전류인 검출용 전류에 기초하여, 상기 출력 트랜지스터의 출력 전류를 제한하는 것을 특징으로 하는 직류 안정화 전원 회로.
제1항에 있어서, 상기 출력 트랜지스터는 전계 효과 트랜지스터이고,

제어 전극의 물리량과 출력 전류의 상기 관계란 상호 콘덕턴스이고,

상기 출력 전류 제한 회로는, 상기 출력 트랜지스터의 출력 전류와 상호 콘덕턴스를 반영한 검출용 전류에 기초하여, 상기 출력 트랜지스터의 출력 전류를 제한하는 것을 특징으로 하는 직류 안정화 전원 회로.
제6항에 있어서, 상기 출력 전류 제한 회로는, 상기 검출용 전류에 따른 검출 전위를 그의 제1 입력단자에서 수취하고 그 검출 전위를 제2입력단자에 제공된 기준 전위와 비교하는 차동 앰프를 포함하고, 상기 차동 앰프의 출력을 사용함으로써 상기 출력 트랜지스터의 출력전류를 제한하는 것을 특징으로 하는 직류 안정화 전원 회로.
제7항에 있어서, 상기 출력 전류 제한 회로는, 상기 검출용 전류에 따른 검출 전위를 그의 제1 입력단자에서 수취하고 그 검출 전위를 제2 입력단자에 제공된 기준 전위와 비교하는 차동 앰프를 구비하고, 상기 차동 앰프의 출력을 사용함으로써 상기 출력 트랜지스터의 출력 전류를 제한하는 것을 특징으로 하는 직류 안정화 전원 회로.
제8항에 있어서, 상기 차동 앰프는, 상기 검출 전위가 상기 기준 전위보다도 높은 경우에, 상기 검출용 전류에 제한을 가함으로써 상기 출력 트랜지스터의 출력 전류를 제한하는 것을 특징으로 하는 직류 안정화 전원 회로.
제9항에 있어서, 상기 차동 앰프는, 상기 검출 전위가 상기 기준 전위보다도 높은 경우에, 상기 검출용 전류에 제한을 가함으로써 상기 출력 트랜지스터의 출력 전류를 제한하는 것을 특징으로 하는 직류 안정화 전원 회로.
제6항에 있어서, 상기 출력 전류 제한 회로는, 상기 검출용 전류를 비례배 하여 출력하는 검출용 커런트 미러 회로를 구비하고, 이 검출용 커런트 미러 회로의 출력 전류를 사용하여, 상기 출력 트랜지스터의 출력 전류를 제한하는 것을 특징으로 하는 직류 안정화 전원 회로.
제7항에 있어서, 상기 출력 전류 제한 회로는, 상기 검출용 전류를 비례배 하여 출력하는 검출용 커런트 미러 회로를 구비하고, 이 검출용 커런트 미러 회로의 출력 전류를 사용하여, 상기 출력 트랜지스터의 출력 전류를 제한하는 것을 특 징으로 하는 직류 안정화 전원 회로.
제8항에 있어서, 상기 검출 전위는, 상기 제1 입력단자에 접속된 제1 저항을 통해 흐르는 전류에 의해 결정되고,

상기 기준 전위는, 상기 제2 입력단자에 접속된 제2 저항을 통해 흐르는 전류에 의해 결정되는 것을 특징으로 하는 직류 안정화 전원 회로.
제9항에 있어서, 상기 검출 전위는, 상기 제1 입력단자에 접속된 제1 저항을 통해 흐르는 전류에 의해 결정되는 동시에,

상기 기준 전위는, 상기 제2 입력단자에 접속된 제2 저항을 통해 흐르는 전류에 의해 결정되는 것을 특징으로 하는 직류 안정화 전원 회로.
제14항에 있어서, 상기 제1 저항과 상기 제2 저항은, 동일한 제조 프로세스에 의해 제조된 동일한 타입의 저항인 것을 특징으로 하는 직류 안정화 전원 회로.
제15항에 있어서, 상기 제1 저항과 상기 제2 저항은, 동일한 제조 프로세스에 의해 제조된 동일한 타입의 저항인 것을 특징으로 하는 직류 안정화 전원 회로.
제14항에 있어서, 상기 제1 저항과 상기 제2 저항은, 가변 저항인 것을 특징으로 하는 직류 안정화 전원 회로.
제15항에 있어서, 상기 제1 저항과 상기 제2 저항은 가변 저항인 것을 특징으로 하는 직류 안정화 전원 회로.
제2항에 있어서, 상기 출력 트랜지스터 및 상기 보정용 트랜지스터는 바이폴라 트랜지스터이고,

제어 전극에 있어서의 물리량과 출력 전류의 상기 관계란 전류 증폭률이고,

상기 출력 전류 제한 회로는, 상기 출력 트랜지스터의 베이스 전류인 검출용 전류와 상기 보정용 트랜지스터부터 얻어지는 보정용 전류에 기초하여, 상기 출력 트랜지스터의 출력전류를 제한하는 것을 특징으로 하는 직류 안정화 전원 회로.
제20항에 있어서, 상기 보정 회로는, 상기 보정용 트랜지스터 베이스에 정전류를 공급하고, 상기 보정용 트랜지스터의 출력 전류를 상기 보정용 전류로서 출력하는 것을 특징으로 하는 직류 안정화 전원 회로.
제20항에 있어서, 상기 보정 회로는, 상기 보정용 트랜지스터의 출력 전류로서 정전류를 공급하고, 상기 보정용 트랜지스터의 베이스전류를 상기 보정용 전류로서 출력하는 것을 특징으로 하는 직류 안정화 전원 회로.
제20항에 있어서, 상기 보정 회로는, 상기 검출용 전류를 비례배한 전류를 상기 보정용 트랜지스터의 베이스전류로 제공하기 위한 보정용 커런트 미러 회로를 포함하고, 상기 보정용 트랜지스터의 출력전류를 상기 보정용 전류로서 출력하는 것을 특징으로 하는 직류 안정화 전원 회로.
제20항에 있어서, 상기 보정 회로는, 상기 검출용 전류를 비례배한 전류를 상기 보정용 트랜지스터의 출력 전류로 하기 위한 보정용 커런트 미러 회로를 포함하고, 상기 보정용 트랜지스터의 베이스 전류를 상기 보정용 전류로서 출력하는 것을 특징으로 하는 직류 안정화 전원 회로.
제2항에 있어서, 상기 출력 트랜지스터 및 상기 보정용 트랜지스터는 전계 효과 트랜지스터이고,

제어 전극에 있어서의 물리량과 출력 전류와의 상기 관계란 상호 콘덕턴스이고,

상기 출력 전류 제한 회로는, 상기 출력 트랜지스터의 출력 전류와 상호 콘덕턴스를 반영한 검출용 전류와 상기 보정용 트랜지스터부터 얻어지는 보정용 전류에 기초하여, 상기 출력 트랜지스터의 출력 전류를 제한하는 것을 특징으로 하는 직류 안정화 전원 회로.
제25항에 있어서, 상기 보정 회로는, 상기 보정용 트랜지스터의 게이트 전압으로서 정전압을 공급하고, 상기 보정용 트랜지스터의 출력 전류를 상기 보정용 전 류로서 출력하는 것을 특징으로 하는 기재 직류 안정화 전원 회로.
제25항에 있어서, 상기 보정 회로는, 상기 보정용 트랜지스터의 출력 전류로서 정전류를 공급하고, 상기 보정용 트랜지스터의 게이트 전압에 대응하여 흐르는 전류를 상기 보정용 전류로서 출력하는 것을 특징으로 하는 직류 안정화 전원 회로.
제25항에 있어서, 상기 보정 회로는, 상기 검출용 전류를 비례배하여 출력하는 보정용 커런트 미러 회로를 구비하고, 상기 보정용 커런트 미러 회로의 출력 전류에 대응하는 전압을 상기 보정용 트랜지스터의 게이트에 인가하고, 상기 보정용 트랜지스터의 출력 전류를 상기 보정용 전류로서 출력하는 것을 특징으로 하는 직류 안정화 전원 회로.
제21항에 있어서, 상기 출력 전류 제한 회로는, 상기 검출용 전류에 대응하는 검출 전위를 제1 입력단자에서 수취하고, 그 검출 전위를 제2 입력단자에 공급된 기준 전위와 비교하는 차동 앰프를 구비하고,

상기 차동 앰프는, 상기 검출 전위가 상기 기준 전위보다도 높은 경우에 상기 검출용 전류에 제한을 가함으로써 상기 출력 트랜지스터의 출력 전류를 제한하고,

상기 보정용 전류는, 상기 검출 전위를 상승시키도록 흐르는 것을 특징으로 하는 직류 안정화 전원 회로.
제26항에 있어서, 상기 출력 전류 제한 회로는, 상기 검출용 전류에 대응하는 검출 전위를 제1 입력단자에서 수취하고, 그 검출 전위를 제2 입력단자에 공급된 기준 전위와 비교하는 차동 앰프를 구비하고,

상기 차동 앰프는, 상기 검출 전위가 상기 기준 전위보다도 높은 경우에 상기 검출용 전류에 제한을 가함으로써 상기 출력 트랜지스터의 출력 전류를 제한하고,

상기 보정용 전류는, 상기 검출 전위를 상승시키도록 흐르는 것을 특징으로 하는 직류 안정화 전원 회로.
제22항에 있어서, 상기 출력 전류 제한 회로는, 상기 검출용 전류에 대응하는 검출 전위를 제1 입력단자에서 수취하고, 그 검출 전위를 제2 입력단자에 공급된 기준 전위와 비교하는 차동 앰프를 구비하고,

상기 차동 앰프는, 상기 검출 전위가 상기 기준 전위보다도 높은 경우에 상기 검출용 전류에 제한을 가함으로써, 상기 출력 트랜지스터의 출력 전류를 제한하고,

상기 보정용 전류는, 상기 기준 전위를 상승시키도록 흐르는 것을 특징으로 하는 직류 안정화 전원 회로.
제27항에 있어서, 상기 출력 전류 제한 회로는, 상기 검출용 전류에 따른 검출 전위를 제1 입력단자에서 수취하고, 그 검출 전위를 제2 입력단자에 제공된 기준 전위와 비교하는 차동 앰프를 구비하고,

상기 차동 앰프는, 상기 검출 전위가 상기 기준 전위보다도 높은 경우에 상기 검출용 전류에 제한을 가함으로써, 상기 출력 트랜지스터의 출력 전류를 제한하고,

상기 보정용 전류는, 상기 기준 전위를 상승시키도록 흐르는 것을 특징으로 하는 직류 안정화 전원 회로.
제23항에 있어서, 상기 출력 전류 제한 회로는, 상기 검출용 전류를 비례배 하여 출력하는 검출용 커런트 미러 회로를 구비하고, 상기 검출용 커런트 미러 회로의 출력 전류를 사용하여 상기 출력 트랜지스터의 출력 전류를 제한하고,

상기 검출용 커런트 미러 회로를 형성하는 상기 검출용 커런트 미러 회로의 입력측의 제1 저항을 통해, 상기 검출용 전류는 물론 상기 보정용 전류도 흐르는 것을 특징으로 하는 직류 안정화 전원 회로.
제24항에 있어서, 상기 출력 전류 제한 회로는, 상기 검출용 전류를 비례배 하여 출력하는 검출용 커런트 미러 회로를 구비하고, 이 검출용 커런트 미러 회로의 출력 전류를 사용하여 상기 출력 트랜지스터의 출력 전류를 제한하고,

상기 검출용 커런트 미러 회로를 형성하는 상기 검출용 커런트 미러 회로의 입력측의 제1 저항을 통해, 상기 검출용 전류는 물론 상기 보정용 전류도 흐르는 것을 특징으로 하는 직류 안정화 전원 회로.
제26항에 있어서, 상기 출력 전류 제한 회로는, 상기 검출용 전류를 비례배 하여 출력하는 검출용 커런트 미러 회로를 구비하고, 상기 검출용 커런트 미러 회로의 출력 전류를 사용하여 상기 출력 트랜지스터의 출력 전류를 제한하고,

상기 검출용 커런트 미러 회로를 형성하는 상기 검출용 커런트 미러 회로의 입력측의 제1 저항에, 상기 검출용 전류는 물론 상기 보정용 전류도 흐르는 것을 특징으로 하는 직류 안정화 전원 회로.
제28항에 있어서, 상기 출력 전류 제한 회로는, 상기 검출용 전류를 비례배 하여 출력하는 검출용 커런트 미러 회로를 구비하고, 상기 검출용 커런트 미러 회로의 출력 전류를 사용하여 상기 출력 트랜지스터의 출력 전류를 제한하고,

상기 검출용 커런트 미러 회로를 형성하는 상기 검출용 커런트 미러 회로의 입력측의 제1 저항에, 상기 검출용 전류는 물론 상기 보정용 전류도 흐르는 것을 특징으로 하는 직류 안정화 전원 회로.
제1항에 있어서, 상기 출력 트랜지스터는 전계 효과 트랜지스터이고,

제어 전극에 있어서의 물리량과 출력 전류의 상기 관계란 상호 콘덕턴스이고,

상기 출력 전류 제한 회로는, 상기 출력 트랜지스터의 출력 전류와 상호 콘덕턴스를 반영한 반영 전위에 기초하여, 상기 출력 트랜지스터의 출력 전류를 제한하는 것을 특징으로 하는 직류 안정화 전원 회로.
제2항에 있어서, 상기 출력 트랜지스터는 전계 효과 트랜지스터이고,

제어 전극에 있어서의 물리량과 출력 전류의 상기 관계란 상호 콘덕턴스이고,

상기 출력 전류 제한 회로는, 상기 출력 트랜지스터의 출력 전류와 상호 콘덕턴스를 반영한 반영 전위와 상기 보정용 트랜지스터의 상호 콘덕턴스를 반영한 물리량에 기초하여, 상기 출력 트랜지스터의 출력 전류를 제한하는 것을 특징으로 하는 직류 안정화 전원 회로.
제2항에 있어서, 상기 보정용 트랜지스터는 복수의 보정용 트랜지스터로 형성되어 있는 것을 특징으로 하는 직류 안정화 전원 회로.
제23항에 있어서, 상기 보정용 트랜지스터는 복수의 보정용 트랜지스터로 형성되어 있는 동시에,

상기 보정용 커런트 미러 회로를 형성하는 트랜지스터는 복수의 트랜지스터로 이루어지고,

각 보정용 트랜지스터에, 상기 보정용 커런트 미러 회로를 형성하는 각 트랜 지스터가 할당되는 것을 특징으로 하는 직류 안정화 전원 회로.
제24항에 있어서, 상기 보정용 트랜지스터는 복수의 보정용 트랜지스터로 형성되어 있는 동시에,

상기 보정용 커런트 미러 회로를 형성하는 트랜지스터는 복수의 트랜지스터로 이루어지고,

각 보정용 트랜지스터에 상기 보정용 커런트 미러 회로를 형성하는 각 트랜지스터가 할당되는 것을 특징으로 하는 직류 안정화 전원 회로.
제28항에 있어서, 상기 보정용 트랜지스터는 복수의 보정용 트랜지스터로 형성되어 있는 동시에,

상기 보정용 커런트 미러 회로를 형성하는 트랜지스터는 복수로 구성되고,

각 보정용 트랜지스터에 상기 보정용 커런트 미러 회로를 형성하는 각 트랜지스터가 할당되는 것을 특징으로 하는 직류 안정화 전원 회로.
제2항에 있어서, 상기 출력 트랜지스터의 일방의 도통 전극과 상기 보정용 트랜지스터의 일방의 도통 전극은, 외부로부터의 입력 전압이 공급되는 상기 입력단자에 공통접속되어 있는 것을 특징으로 하는 직류 안정화 전원 회로.
입력단자와 출력 단자 사이에 출력 트랜지스터를 구비한 직류 안정화 전원회 로를 사용한 전자기기에 있어서,

상기 직류 안정화 전원 회로는,

상기 출력 트랜지스터의 출력 전류를 제한하기 위한 출력 전류 제한 회로; 및

상기 출력 트랜지스터의 제어 전극에 있어서의 물리량과 출력 전류의 관계의 변동에 기인하는 상기 출력 전류의 제한의 불균일을 보정하는 보정 회로를 구비하는 것을 특징으로 하는 전자 기기.