JPH0744247A - 定電圧回路 - Google Patents
定電圧回路Info
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- JPH0744247A JPH0744247A JP18569493A JP18569493A JPH0744247A JP H0744247 A JPH0744247 A JP H0744247A JP 18569493 A JP18569493 A JP 18569493A JP 18569493 A JP18569493 A JP 18569493A JP H0744247 A JPH0744247 A JP H0744247A
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- Japan
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- output voltage
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Abstract
(57)【要約】
【目的】 集積回路形成後に素子の特性を変えることに
より出力電圧の調整を行うことができる定電圧回路を提
供する。 【構成】 １は入力電源電圧Vin を入力してNMOSトラン
ジスタM5のドレインに基準電圧Vcを出力する基準電源、
２は入力端子と出力端子間に挿入された出力電流制御回
路で、出力端子への出力電流供給を制御する回路であ
る。３は出力電圧検知回路で、出力電圧Voutに応じた検
知電圧Vrを出力する回路である。C1は増幅器で、規準電
圧Vcと検知電圧Vrを比較し、出力電流制御回路である N
PNトランジスタN1を駆動して、出力電圧を安定化させ
る。 【効果】 集積回路形成後に定電圧回路の出力電圧を調
整することができる。
より出力電圧の調整を行うことができる定電圧回路を提
供する。 【構成】 １は入力電源電圧Vin を入力してNMOSトラン
ジスタM5のドレインに基準電圧Vcを出力する基準電源、
２は入力端子と出力端子間に挿入された出力電流制御回
路で、出力端子への出力電流供給を制御する回路であ
る。３は出力電圧検知回路で、出力電圧Voutに応じた検
知電圧Vrを出力する回路である。C1は増幅器で、規準電
圧Vcと検知電圧Vrを比較し、出力電流制御回路である N
PNトランジスタN1を駆動して、出力電圧を安定化させ
る。 【効果】 集積回路形成後に定電圧回路の出力電圧を調
整することができる。
Description
【０００１】
【産業上の利用分野】本発明は、定電圧回路に関するも
ので、特に、集積回路形成後に出力電圧を調整可能に構
成した定電圧回路に関するものである。
ので、特に、集積回路形成後に出力電圧を調整可能に構
成した定電圧回路に関するものである。
【０００２】
【従来の技術】従来の定電圧回路の一例を図４に示す。
図において、１は基準電源で、ダイオードD1とPMOSトラ
ンジスタM1とNMOSトランジスタM2とからなる第１直列回
路T1と、ダイオードD2と抵抗R1とPMOSトランジスタM3と
NMOSトランジスタM4とからなる第２直列回路T2と、ダイ
オードD3と抵抗R2とNMOSトランジスタM5とからなる第３
直列回路T3の並列回路において、PMOSトランジスタM1，
M3のゲートとPMOSトランジスタM1のドレインを接続し、
NMOSトランジスタM2，M4及びNMOSトランジスタM5のゲー
トを接続した回路で、入力端子に印加される入力電源電
圧Vin を入力して、NMOSトランジスタM5のドレインに基
準電圧Vcを発生させる回路である。
図において、１は基準電源で、ダイオードD1とPMOSトラ
ンジスタM1とNMOSトランジスタM2とからなる第１直列回
路T1と、ダイオードD2と抵抗R1とPMOSトランジスタM3と
NMOSトランジスタM4とからなる第２直列回路T2と、ダイ
オードD3と抵抗R2とNMOSトランジスタM5とからなる第３
直列回路T3の並列回路において、PMOSトランジスタM1，
M3のゲートとPMOSトランジスタM1のドレインを接続し、
NMOSトランジスタM2，M4及びNMOSトランジスタM5のゲー
トを接続した回路で、入力端子に印加される入力電源電
圧Vin を入力して、NMOSトランジスタM5のドレインに基
準電圧Vcを発生させる回路である。
【０００３】M1〜M5で表されるトランジスタのサイズ、
特性は同じに構成されている。ダイオードD2のアノード
面積はダイオードD1のアノード面積のｎ倍、抵抗R2は抵
抗R1のｘ倍に設定されている。ダイオードD1，D2，D3の
電圧降下を VBE1 ， VBE2 ，VBE3 とすると、I1=I2=I3=
Iであるので、 VBE1 =VBE2+I2・R1となる。ダイオード
のI-V 特性は、次式で表される。
特性は同じに構成されている。ダイオードD2のアノード
面積はダイオードD1のアノード面積のｎ倍、抵抗R2は抵
抗R1のｘ倍に設定されている。ダイオードD1，D2，D3の
電圧降下を VBE1 ， VBE2 ，VBE3 とすると、I1=I2=I3=
Iであるので、 VBE1 =VBE2+I2・R1となる。ダイオード
のI-V 特性は、次式で表される。
【０００４】
【数１】
【０００５】ここで、k はボルツマン定数、T は絶対温
度、q は電荷量、Isは逆飽和電流である。上式より、電
流I は次のようになる。
度、q は電荷量、Isは逆飽和電流である。上式より、電
流I は次のようになる。
【０００６】
【数２】
【０００７】従って、次式で表される基準電圧VcがNMOS
トランジスタM5のドレインに発生することになる。
トランジスタM5のドレインに発生することになる。
【０００８】
【数３】
【０００９】２は出力端子への出力電流を制御する出力
電流制御回路で、本実施例では、コレクタを入力端子に
接続し、エミッタを出力端子に接続し、ベースを後述す
る増幅器C1の出力に接続した NPNトランジスタN1で構成
されている。
電流制御回路で、本実施例では、コレクタを入力端子に
接続し、エミッタを出力端子に接続し、ベースを後述す
る増幅器C1の出力に接続した NPNトランジスタN1で構成
されている。
【００１０】３は出力端子に得られる出力電圧Voutに応
じた検知電圧を出力する出力電圧検知回路で、本実施例
では、抵抗R3，R4の直列回路で構成され、その分圧点か
ら出力電圧Voutに比例した検知電圧Vrを出力する回路で
ある。
じた検知電圧を出力する出力電圧検知回路で、本実施例
では、抵抗R3，R4の直列回路で構成され、その分圧点か
ら出力電圧Voutに比例した検知電圧Vrを出力する回路で
ある。
【００１１】C1は増幅器で、入力電源電圧Vin を電源と
し、非反転入力端子に印加される基準電圧Vcと、反転入
力端子に印加される検知電圧Vrを比較して、基準電圧Vc
の方が高い場合、出力端子に出力電流を供給して出力電
圧を安定化するために、出力電流制御回路である NPNト
ランジスタN1をオンさせる回路である。また、増幅器C1
では、反転入力端子電位Vpと非反転入力端子電位Vnが等
しくなるように増幅器C1の出力が変化する。従って、出
力電圧 Vout は、次式のように決定される。
し、非反転入力端子に印加される基準電圧Vcと、反転入
力端子に印加される検知電圧Vrを比較して、基準電圧Vc
の方が高い場合、出力端子に出力電流を供給して出力電
圧を安定化するために、出力電流制御回路である NPNト
ランジスタN1をオンさせる回路である。また、増幅器C1
では、反転入力端子電位Vpと非反転入力端子電位Vnが等
しくなるように増幅器C1の出力が変化する。従って、出
力電圧 Vout は、次式のように決定される。
【００１２】
【数４】
【００１３】
【発明が解決しようとする課題】上記のような従来の定
電圧回路の構成では、集積回路形成後に素子の特性を変
えることができないので、出力電圧の調整を行うことは
できなかった。
電圧回路の構成では、集積回路形成後に素子の特性を変
えることができないので、出力電圧の調整を行うことは
できなかった。
【００１４】本発明は、上記問題点に鑑みなされたもの
で、その目的とするところは、集積回路形成後に素子の
特性を変えることにより出力電圧の調整を行うことがで
きる定電圧回路を提供することにある。
で、その目的とするところは、集積回路形成後に素子の
特性を変えることにより出力電圧の調整を行うことがで
きる定電圧回路を提供することにある。
【００１５】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の定電圧回路は、第１ダイオード（ダ
イオードD1）と第１導電型の第１ MOSトランジスタ（PM
OSトランジスタM1）と第２導電型の第２ MOSトランジス
タ（NMOSトランジスタM2）とからなる第１直列回路T1
と、第２ダイオード（ダイオードD2）と第１抵抗（抵抗
R1）と第１導電型の第３ MOSトランジスタ（PMOSトラン
ジスタM3）と第２導電型の第４ MOSトランジスタ（NMOS
トランジスタM4）とからなる第２直列回路T2と、第３ダ
イオード（ダイオードD3）と第２抵抗（抵抗R2）と第２
導電型の第５ MOSトランジスタ（NMOSトランジスタM5）
とからなる第３直列回路T3との並列回路を具備し、前記
第１ MOSトランジスタ（PMOSトランジスタM1）及び前記
第３ MOSトランジスタ（PMOSトランジスタM3）のゲート
と前記第１ MOSトランジスタ（PMOSトランジスタM1）の
ドレインを接続し、前記第２ MOSトランジスタ（NMOSト
ランジスタM2）及び前記第４ MOSトランジスタ（NMOSト
ランジスタM4）及び前記第５ MOSトランジスタ（NMOSト
ランジスタM5）のゲートを接続し、入力端子に印加され
た入力電源電圧Vin を入力して前記第５ MOSトランジス
タ（NMOSトランジスタM5）のドレインに基準電圧Vcを発
生させる基準電源１と、出力端子への出力電流を制御す
る出力電流制御回路２と、前記出力端子に得られる出力
電圧Voutを検知して前記出力電圧Voutに応じた検知電圧
Vrを出力する出力電圧検知回路３と、前記基準電源１か
ら非反転入力端子に印加される前記基準電圧Vcと、前記
出力電圧検知回路３から反転入力端子に印加される前記
検知電圧Vrを比較して、前記出力端子に得られる前記出
力電圧Voutが安定化するように前記出力電流制御回路２
を駆動する増幅器C1を有して成る定電圧回路において、
前記第５ MOSトランジスタ（NMOSトランジスタM5）の代
わりに不揮発性メモリE1を用いて、前記出力電圧Voutを
調整可能に構成したことを特徴とするものである。
め、請求項１記載の定電圧回路は、第１ダイオード（ダ
イオードD1）と第１導電型の第１ MOSトランジスタ（PM
OSトランジスタM1）と第２導電型の第２ MOSトランジス
タ（NMOSトランジスタM2）とからなる第１直列回路T1
と、第２ダイオード（ダイオードD2）と第１抵抗（抵抗
R1）と第１導電型の第３ MOSトランジスタ（PMOSトラン
ジスタM3）と第２導電型の第４ MOSトランジスタ（NMOS
トランジスタM4）とからなる第２直列回路T2と、第３ダ
イオード（ダイオードD3）と第２抵抗（抵抗R2）と第２
導電型の第５ MOSトランジスタ（NMOSトランジスタM5）
とからなる第３直列回路T3との並列回路を具備し、前記
第１ MOSトランジスタ（PMOSトランジスタM1）及び前記
第３ MOSトランジスタ（PMOSトランジスタM3）のゲート
と前記第１ MOSトランジスタ（PMOSトランジスタM1）の
ドレインを接続し、前記第２ MOSトランジスタ（NMOSト
ランジスタM2）及び前記第４ MOSトランジスタ（NMOSト
ランジスタM4）及び前記第５ MOSトランジスタ（NMOSト
ランジスタM5）のゲートを接続し、入力端子に印加され
た入力電源電圧Vin を入力して前記第５ MOSトランジス
タ（NMOSトランジスタM5）のドレインに基準電圧Vcを発
生させる基準電源１と、出力端子への出力電流を制御す
る出力電流制御回路２と、前記出力端子に得られる出力
電圧Voutを検知して前記出力電圧Voutに応じた検知電圧
Vrを出力する出力電圧検知回路３と、前記基準電源１か
ら非反転入力端子に印加される前記基準電圧Vcと、前記
出力電圧検知回路３から反転入力端子に印加される前記
検知電圧Vrを比較して、前記出力端子に得られる前記出
力電圧Voutが安定化するように前記出力電流制御回路２
を駆動する増幅器C1を有して成る定電圧回路において、
前記第５ MOSトランジスタ（NMOSトランジスタM5）の代
わりに不揮発性メモリE1を用いて、前記出力電圧Voutを
調整可能に構成したことを特徴とするものである。
【００１６】また、請求項２記載の定電圧回路は、請求
項１記載の定電圧回路で、前記出力電圧Voutと外部基準
電圧Vrefとを比較して、前記不揮発性メモリE1のゲート
に蓄積される電荷量を変化させて前記出力電圧Voutを調
整する特性調整回路４を具備したことを特徴とするもの
である。
項１記載の定電圧回路で、前記出力電圧Voutと外部基準
電圧Vrefとを比較して、前記不揮発性メモリE1のゲート
に蓄積される電荷量を変化させて前記出力電圧Voutを調
整する特性調整回路４を具備したことを特徴とするもの
である。
【００１７】
【作用】基準電源１に組み込んだ不揮発性メモリE1のゲ
ートに蓄積される電荷量を、特性調整回路４によって変
化させ、不揮発性メモリE1のしきい値電圧を変化させる
ことにより、集積回路形成後に出力電圧を調整すること
ができる。図１に示す回路では、電流I によって出力電
圧は変化し、不揮発性メモリE1のしきい値電圧を低くす
れば、電流I3が大きくなり、非反転入力端子電位Vpが小
さくなるので、出力電圧Voutは小さくなる。逆に、しき
い値電圧を高くすれば、出力電圧Voutは高くなる。
ートに蓄積される電荷量を、特性調整回路４によって変
化させ、不揮発性メモリE1のしきい値電圧を変化させる
ことにより、集積回路形成後に出力電圧を調整すること
ができる。図１に示す回路では、電流I によって出力電
圧は変化し、不揮発性メモリE1のしきい値電圧を低くす
れば、電流I3が大きくなり、非反転入力端子電位Vpが小
さくなるので、出力電圧Voutは小さくなる。逆に、しき
い値電圧を高くすれば、出力電圧Voutは高くなる。
【００１８】
【実施例】図１に本発明の一実施例を示す。図１に示す
実施例は、図２に示した従来の定電圧回路のNMOSトラン
ジスタM5を、不揮発性メモリE1で置き換えた回路であ
る。従来例と同等構成については、同符号を付すことと
し詳細な説明を省略する。図において、１は入力電源電
圧Vin を入力してNMOSトランジスタM5のドレインに基準
電圧Vcを出力する基準電源、２は入力端子と出力端子間
に挿入された出力電流制御回路で、出力端子への出力電
流供給を制御する回路である。３は出力電圧検知回路
で、出力電圧Voutに応じた検知電圧Vrを出力する回路で
ある。C1は増幅器で、規準電圧Vcと検知電圧Vrを比較
し、出力電流制御回路である NPNトランジスタN1を駆動
して、出力電圧を安定化させる回路である。
実施例は、図２に示した従来の定電圧回路のNMOSトラン
ジスタM5を、不揮発性メモリE1で置き換えた回路であ
る。従来例と同等構成については、同符号を付すことと
し詳細な説明を省略する。図において、１は入力電源電
圧Vin を入力してNMOSトランジスタM5のドレインに基準
電圧Vcを出力する基準電源、２は入力端子と出力端子間
に挿入された出力電流制御回路で、出力端子への出力電
流供給を制御する回路である。３は出力電圧検知回路
で、出力電圧Voutに応じた検知電圧Vrを出力する回路で
ある。C1は増幅器で、規準電圧Vcと検知電圧Vrを比較
し、出力電流制御回路である NPNトランジスタN1を駆動
して、出力電圧を安定化させる回路である。
【００１９】上記のように構成された本発明の定電圧回
路では、式１〜式３に示したように、出力電圧Voutは電
流I によって変化することがわかる。そこで、規準電圧
Vc及び検知電圧Vrを検出できるように、集積回路の外部
に、増幅器C1の非反転入力端子及び反転入力端子等を引
き出しておき、集積回路の外部から電圧を印加して、不
揮発性メモリE1のゲートに蓄積された電荷量を変化さ
せ、不揮発性メモリE1のしきい値電圧及び電流I を変化
させることにより、出力電圧Voutを集積回路の外部から
調整することができる。
路では、式１〜式３に示したように、出力電圧Voutは電
流I によって変化することがわかる。そこで、規準電圧
Vc及び検知電圧Vrを検出できるように、集積回路の外部
に、増幅器C1の非反転入力端子及び反転入力端子等を引
き出しておき、集積回路の外部から電圧を印加して、不
揮発性メモリE1のゲートに蓄積された電荷量を変化さ
せ、不揮発性メモリE1のしきい値電圧及び電流I を変化
させることにより、出力電圧Voutを集積回路の外部から
調整することができる。
【００２０】図２に示す回路は、不揮発性メモリE1の特
性調整回路４の一例を示した回路図である。図におい
て、増幅器C2の高電位側電源端子には、電圧源V1が、電
圧源V1の高電位側が増幅器C2の高電位側電源端子側とな
るように接続されている。一方、増幅器C2の低電位側電
源端子には、電圧源V2が、電圧源V2の低電位側が増幅器
C2の低電位側電源端子側となるように接続されている。
このように、本実施例では、不揮発性メモリE1への書き
込みが可能なように、電圧源V1，V2を設け、増幅器C2の
電源電圧を定電圧回路の入力電圧より高くしている。増
幅器C2の反転入力端子と GND間には、外部規準電圧Vref
を発生させる外部規準電源が接続されている。外部規準
電圧Vrefは目標とする出力電圧値である。
性調整回路４の一例を示した回路図である。図におい
て、増幅器C2の高電位側電源端子には、電圧源V1が、電
圧源V1の高電位側が増幅器C2の高電位側電源端子側とな
るように接続されている。一方、増幅器C2の低電位側電
源端子には、電圧源V2が、電圧源V2の低電位側が増幅器
C2の低電位側電源端子側となるように接続されている。
このように、本実施例では、不揮発性メモリE1への書き
込みが可能なように、電圧源V1，V2を設け、増幅器C2の
電源電圧を定電圧回路の入力電圧より高くしている。増
幅器C2の反転入力端子と GND間には、外部規準電圧Vref
を発生させる外部規準電源が接続されている。外部規準
電圧Vrefは目標とする出力電圧値である。
【００２１】上記のように構成した特性調整回路を用い
て、定電圧回路の出力電圧Voutを調整するためには、電
圧源V1の低電位側を定電圧回路の入力端子に接続し、電
圧源V2の高電位側を定電圧回路の GND端子に接続し、増
幅器C2の非反転入力端子を定電圧回路の出力端子に接続
し、増幅器C2の出力を後述する不揮発性メモリE1の書き
込み端子に接続すればよい。このように接続するだけ
で、増幅器C2は、出力電圧 Vout と外部規準電圧Vrefと
を比較し、出力電圧 Vout が外部規準電圧Vrefより小さ
ければ、その書き込み電圧Vwを高電位とし、不揮発性メ
モリE1のゲートに電子を注入して出力電圧を高くするよ
うに働き、逆に、出力電圧 Vout が大きければ、書き込
み電圧Vwを低電位とし、不揮発性メモリE1のゲートから
電子を引き出して出力電圧を低くするように働く。特性
調整回路は、増幅器C2の５端子を集積回路外部に引き出
して集積回路に内蔵させてもよい。この場合、調整時の
み集積回路外部で定電圧回路と接続して調整を行う。
て、定電圧回路の出力電圧Voutを調整するためには、電
圧源V1の低電位側を定電圧回路の入力端子に接続し、電
圧源V2の高電位側を定電圧回路の GND端子に接続し、増
幅器C2の非反転入力端子を定電圧回路の出力端子に接続
し、増幅器C2の出力を後述する不揮発性メモリE1の書き
込み端子に接続すればよい。このように接続するだけ
で、増幅器C2は、出力電圧 Vout と外部規準電圧Vrefと
を比較し、出力電圧 Vout が外部規準電圧Vrefより小さ
ければ、その書き込み電圧Vwを高電位とし、不揮発性メ
モリE1のゲートに電子を注入して出力電圧を高くするよ
うに働き、逆に、出力電圧 Vout が大きければ、書き込
み電圧Vwを低電位とし、不揮発性メモリE1のゲートから
電子を引き出して出力電圧を低くするように働く。特性
調整回路は、増幅器C2の５端子を集積回路外部に引き出
して集積回路に内蔵させてもよい。この場合、調整時の
み集積回路外部で定電圧回路と接続して調整を行う。
【００２２】図３に不揮発性メモリE1の一実施例を示
す。ゲートG1、フローティングゲートG2を絶縁膜S1等で
囲まれた分離領域まで引き延ばす。引き延ばしたG3，G4
の直下にｎ+ 不純物領域を形成しｎ+ 不純物領域を特性
調整回路の出力端子に接続する。このような構成にする
ことにより不揮発性メモリE1を動作させながら書き込み
が可能となる。書き込み電圧Vwが高電位時には、G4を介
してG2に電子が注入され、しきい値電圧が高くなり出力
電圧が高くなる。逆の場合には、G2から電子が放出さ
れ、しきい値電圧が低くなり出力電圧が低下する。
す。ゲートG1、フローティングゲートG2を絶縁膜S1等で
囲まれた分離領域まで引き延ばす。引き延ばしたG3，G4
の直下にｎ+ 不純物領域を形成しｎ+ 不純物領域を特性
調整回路の出力端子に接続する。このような構成にする
ことにより不揮発性メモリE1を動作させながら書き込み
が可能となる。書き込み電圧Vwが高電位時には、G4を介
してG2に電子が注入され、しきい値電圧が高くなり出力
電圧が高くなる。逆の場合には、G2から電子が放出さ
れ、しきい値電圧が低くなり出力電圧が低下する。
【００２３】
【発明の効果】以上のように、本発明により、集積回路
形成後に定電圧回路の出力電圧を調整することができる
ようになる。
形成後に定電圧回路の出力電圧を調整することができる
ようになる。
【図１】本発明に係る定電圧回路の一実施例を示す回路
図である。
図である。
【図２】本発明に係る定電圧回路の調整回路の回路図で
ある。
ある。
【図３】本発明に係る定電圧回路の不揮発性メモリの一
実施例を示す断面図である。
実施例を示す断面図である。
【図４】従来の定電圧回路を示す回路図である。
M1，M3 PMOSトランジスタ M2，M4，M5 NMOSトランジスタ D1，D2，D3 ダイオード R1，R2，R3，R4 抵抗 VBE1 ， VBE2 ， VBE 電圧降下 I1， I2 ，I3， I 電流 Vn 反転入力端子電位 Vp 非反転入力端子電位 VOUT 出力電流 E1 不揮発性メモリ C1，C2 増幅器 V1，V2 電圧 Vref 目標電圧 Vw 書き込み電圧 G1，G3 ゲート G2，G4 フローティングゲート S1 絶縁膜 １ 規準電源 ２ 出力電流制御回路 ３ 出力電圧検知回路 ４ 特性調整回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木寺 和憲 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (2)
- 【請求項１】 第１ダイオードと第１導電型の第１ MOS
トランジスタと第２導電型の第２ MOSトランジスタとか
らなる第１直列回路と、第２ダイオードと第１抵抗と第
１導電型の第３ MOSトランジスタと第２導電型の第４ M
OSトランジスタとからなる第２直列回路と、第３ダイオ
ードと第２抵抗と第２導電型の第５ MOSトランジスタと
からなる第３直列回路との並列回路を具備し、前記第１
MOSトランジスタ及び前記第３ MOSトランジスタのゲー
トと前記第１ MOSトランジスタのドレインを接続し、前
記第２ MOSトランジスタ及び前記第４ MOSトランジスタ
及び前記第５ MOSトランジスタのゲートを接続し、入力
端子に印加された入力電源電圧を入力して前記第５ MOS
トランジスタのドレインに基準電圧を発生させる基準電
源と、出力端子への出力電流を制御する出力電流制御回
路と、前記出力端子に得られる出力電圧を検知して前記
出力電圧に応じた検知電圧を出力する出力電圧検知回路
と、前記基準電源から非反転入力端子に印加される前記
基準電圧と、前記出力電圧検知回路から反転入力端子に
印加される前記検知電圧を比較して、前記出力端子に得
られる前記出力電圧が安定化するように前記出力電流制
御回路を駆動する増幅器を有して成る定電圧回路におい
て、前記第５ MOSトランジスタの代わりに不揮発性メモ
リを用いて、前記出力電圧を調整可能に構成したことを
特徴とする定電圧回路。 - 【請求項２】前記出力電圧と外部基準電圧とを比較し
て、前記不揮発性メモリのゲートに蓄積される電荷量を
変化させて前記出力電圧を調整する特性調整回路を具備
したことを特徴とする請求項１記載の定電圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18569493A JPH0744247A (ja) | 1993-07-28 | 1993-07-28 | 定電圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18569493A JPH0744247A (ja) | 1993-07-28 | 1993-07-28 | 定電圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0744247A true JPH0744247A (ja) | 1995-02-14 |
Family
ID=16175234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18569493A Withdrawn JPH0744247A (ja) | 1993-07-28 | 1993-07-28 | 定電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744247A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100778768B1 (ko) * | 2005-05-16 | 2007-11-27 | 샤프 가부시키가이샤 | 직류 안정화 전원 회로 |
| CN104252192A (zh) * | 2013-06-28 | 2014-12-31 | 索尼公司 | 电压检测器、电子设备和电压检测器的控制方式 |
-
1993
- 1993-07-28 JP JP18569493A patent/JPH0744247A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100778768B1 (ko) * | 2005-05-16 | 2007-11-27 | 샤프 가부시키가이샤 | 직류 안정화 전원 회로 |
| CN104252192A (zh) * | 2013-06-28 | 2014-12-31 | 索尼公司 | 电压检测器、电子设备和电压检测器的控制方式 |
| CN104252192B (zh) * | 2013-06-28 | 2017-10-24 | 索尼公司 | 电压检测器、电子设备和电压检测器的控制方式 |
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