JP3693625B2 - 過電流保護回路およびその集積回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば、定電圧を電子回路に供給する定電圧レギュレータの出力電流が過大になることを防止する過電流保護回路に関し、特に、一旦過電流保護回路が動作して主出力用素子が出力を停止した後、過電流状態が解消された場合に、自動的に主出力用素子の出力を復帰させる過電流保護回路に関する。
【０００２】
【従来の技術】
図１８は、従来の過電流保護回路の要部を示すブロック図である。
図１８に示した直流電源回路部１００は、直流の電源電圧Ｖｄｄを任意の値の安定した直流の制御電圧Ｖｃ０に変換して出力する回路である。過電圧保護回路部８００は、後述する出力回路部９００からの出力電圧Ｖｏｕｔの電流Ｉｏｕｔが過大（過電流状態）になったことを検出して、制御電圧Ｖｃ０を電源電圧Ｖｄｄの電圧レベルに引き上げる（プルアップする）回路である。出力回路部９００は、制御電圧Ｖｃ０により制御された出力電圧Ｖｏｕｔを発生させる回路である。
【０００３】
過電圧保護回路部８００の中には、出力電圧Ｖｏｕｔの電流Ｉｏｕｔを監視し、電流Ｉｏｕｔが過電流状態になった場合に出力停止信号Ｖｓｔ０を出力する出力停止回路８２０と、出力停止信号Ｖｓｔ０を受信した場合に制御電圧Ｖｃ０を電源電圧Ｖｄｄの電圧レベルに引き上げる電圧引き上げ用素子８１０を有している。
【０００４】
出力回路部９００の中には、制御電圧Ｖｃ０を受けて出力電流Ｉｏｕｔを発生させる主出力用素子９１０と、出力電流Ｉｏｕｔを通電させて出力電圧Ｖｏｕｔを得ることができる抵抗回路９２０とを有している。
【０００５】
図１８の過電流保護回路では、出力停止回路８２０が過電流状態であることから出力停止信号Ｖｓｔ０を出力し、電圧引上用素子８１０が動作して制御電圧Ｖｃ０が電源電圧Ｖｄｄのレベルに引き上げられると、直流電源回路部１００の内部の制御電圧Ｖｃ０を出力する素子が出力不能になり、制御電圧Ｖｃ０の出力が停止することにより、出力電圧Ｖｏｕｔの出力を停止させ、過電流から自回路および後段の回路を保護していた。
【０００６】
【発明が解決しようとする課題】
しかしながら、図１８の過電流保護回路では、出力停止回路８２０から出力停止信号Ｖｓｔ０が出力され、電圧引上用素子８１０が動作して制御電圧Ｖｃ０が電源電圧Ｖｄｄのレベルに引き上げられると、その状態が維持され、その後、例え、負荷電流が減少して出力電流Ｉｏｕｔが過電流状態でなくなっても、出力電圧Ｖｏｕｔを回復させることができなかった。
【０００７】
また、図１８の過電流保護回路では、制御電圧Ｖｃ０が電源電圧Ｖｄｄのレベルに引き上げられると、直流電源回路部１００の内部の制御電圧Ｖｃ０を出力する素子が出力不能になるため、出力電圧Ｖｏｕｔを復旧させるためには、過電流保護回路部８００のみでなく、直流電源回路部１００についても、リセット等のパワーダウンを実施してからパワーダウン解除を行い、初期状態から立ち上げる必要が生じていた。
【０００８】
本発明は、上述した如き従来の問題を解決するためになされたものであって、一旦、電圧引上用素子８１０が動作した後に負荷電流が減少して出力電流Ｉｏｕｔが過電流状態でなくなった場合、初期状態から立ち上げることなく、自動的に出力電圧Ｖｏｕｔを回復させることができる過電流保護回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上述の目的を達成するため、請求項１に記載した本発明の過電流保護回路は、直流電源回路からの制御電圧により出力制御される主出力用素子からの出力が過電流状態であることが検出された場合に、主出力用素子の制御電圧を電源電圧まで引き上げることで、主出力用素子からの出力を停止させて後段の回路を保護する過電流保護回路であって、直流電源回路からの制御電圧の出力経路を、主出力用経路に加えて、モニタ出力用経路を設けて２経路とし、主出力用経路の制御電圧を電源電圧まで引き上げる電圧引上用素子と、主出力用経路と、モニタ出力用経路とを電気的に切り離すスイッチ素子と、直流電源回路から主出力用経路を経由して入力される制御電圧により出力が制御される主出力用素子と、直流電源回路からモニタ出力用経路を経由して入力される制御電圧により出力が制御され、同じ制御電圧値が入力された場合の電流出力値が前記主出力用素子よりも小さいモニタ出力用素子と、主出力用素子とモニタ出力用素子の合計出力電流値を検出し、該合計出力電流値が過電流保護が必要である第１所定電流値よりも大きくなった場合に、スイッチ素子を切り離し、電圧引上用素子で制御電圧を電源電圧まで引き上げる信号を出力する出力切替回路を備え、その出力切替回路は、制御電圧を電源電圧まで引き上げる信号を出力した後には、モニタ出力用素子のみの出力電流値を検出し、その出力電流値が過電流保護が必要でなくなる第２所定電流値よりも小さくなった場合に、電圧引上用素子で制御電圧を電源電圧まで引き上げる信号の出力を停止し、スイッチ素子を接続することを特徴とする。
【００１１】
また、請求項２の本発明は、請求項１に記載の過電流保護回路において、出力切替回路は、出力電流値の検出を、該出力電流が抵抗回路を流れる際の出力電圧値により検出し、合計出力電流値による出力電圧値が比較用電圧値よりも小さくなった場合に、スイッチ素子を切り離し、電圧引上用素子で制御電圧を引き上げ、モニタ出力用素子のみの出力電流値による出力電圧値が比較用電圧値よりも大きくなった場合に、電圧引上用素子による制御電圧の引き上げを中止し、スイッチ素子を接続することを特徴とする。
【００１２】
また、請求項３の本発明は、請求項１に記載の過電流保護回路において、出力切替回路は、電流源回路を有し、該電流源回路の電流と出力電流値とを比較して、該出力電流が電流源回路の電流よりも大きくなった場合に、スイッチ素子を切り離し、電圧引上用素子で制御電圧を引き上げ、モニタ出力用素子のみの出力電流値による出力電流値が電流源回路の電流よりも小さくなった場合に、電圧引上用素子による制御電圧の引き上げを中止し、スイッチ素子を接続することを特徴とする。
【００１３】
また、請求項４の本発明は、請求項１に記載の過電流保護回路において、出力切替回路は、出力電流値の検出を、主出力用素子およびモニタ出力用素子を流れる電流と定電流源の定電流値との比較、および、主出力用素子と出力切替回路内の素子とのディメンジョン比を用いて実施することを特徴とする。
また、請求項５に記載した本発明の過電流保護回路は、請求項２に記載した構成の出力切替回路と、請求項４に記載した出力切替回路の双方の構成要素を有し、電源電圧が比較的大きい場合に請求項２に記載した構成の出力切替回路用い、電源電圧が比較的小さい場合に請求項４に記載した構成の出力切替回路用いることを特徴とする。
【００１４】
また、請求項６に記載した本発明の過電流保護回路は、請求項３に記載した構成の出力切替回路と、請求項４に記載した出力切替回路の双方の構成要素を有し、電源電圧が比較的大きい場合に請求項３に記載した構成の出力切替回路用い、電源電圧が比較的小さい場合に請求項４に記載した構成の出力切替回路用いることを特徴とする。
【００１５】
また、請求項７の本発明は、請求項２又は５に記載の過電流保護回路において、直流電源回路が立ち上がる時には、合計出力電流値による出力電圧値が比較用電圧値よりも大きくなるまでは、出力切替回路から制御電圧を電源電圧と同じ電圧レベルに引き上げる信号を出力させないイニシャルリセット回路を有することを特徴とする。
【００１６】
また、請求項８に記載した本発明の集積回路は、請求項１〜７の何れか１項に記載した過電流保護回路を、少なくとも直流電源を供給する回路と共に集積回路の基板上に設けることを特徴とする。
また、請求項９の本発明は、請求項８に記載の集積回路において、請求項１〜７の何れか１項に記載した過電流保護回路を、直流電源回路用の集積回路の基板上に設けることを特徴とする。
【００１７】
【発明の実施の形態】
以下、本発明を図示した実施形態に基づいて説明する。
【００１８】
第１の実施形態．
図１は、本発明の第１の実施形態の過電流保護回路の要部を示すブロック図である。
なお、図１において、図１８に示した従来の過電流保護回路と同じ機能の部分については同じ符号を付し、重複する説明を省略する。
【００１９】
図１に示した本実施形態の過電流保護回路が図１８に示した従来の過電流保護回路と主に異なる点としては、以下の各点となる。
【００２０】
（１） 直流電源回路部１００からの制御電圧Ｖｃ０出力経路を、主出力用の経路（この経路の制御電圧をＶｃ１とする）に加えて、モニタ出力用経路（この経路の制御電圧をＶｃ２とする）を設けて２経路とする点。
【００２１】
（２） 電圧引上用素子２２０は、主出力用の経路のみに接続され、主出力用の経路の制御電圧Ｖｃ１を電源電圧Ｖｄｄの電圧レベルまで引き上げることができる点。
【００２２】
（３） 主出力用の経路と、モニタ出力用の経路とを電気的に切り離すスイッチ素子２１０を設ける点。
【００２３】
（４） 主出力用素子３１０は、直流電源回路部１００から主出力用の経路を経由して入力される制御電圧Ｖｃ１に接続され、制御電圧Ｖｃ１により出力が制御される点。
【００２４】
（５） 主出力用素子３１０とは別に、直流電源回路部１００からモニタ出力用の経路を経由して入力される制御電圧Ｖｃ２に接続され、制御電圧Ｖｃ２により出力が制御されるモニタ出力用素子３２０を設ける。モニタ出力用素子３２０は、主出力用素子３１０の制御電圧値Ｖｃ１と同じ電圧レベルの制御電圧値Ｖｃ２が入力された場合の電流出力値が、主出力用素子３１０よりも、例えば、数十分の１あるいは数百分の１等に極端に小さくなるように設定されている点。
【００２５】
（６） 図１８に示した従来の出力停止回路８２０に代えて、主出力用素子３１０とモニタ出力用素子３２０の合計出力電流値Ｉｏｕｔを検出し、その合計出力電流値Ｉｏｕｔが過電流状態を示す所定の電流値（第１所定電流値）よりも大きい場合に、スイッチ素子２１０を切り離し、電圧引上用素子２２０を動作させて制御電圧Ｖｃ１のみを電源電圧Ｖｄｄと同じ電圧レベルに引き上げる信号Ｖｓｔ１を出力する出力切替回路２３０を設ける点。
【００２６】
（７） 出力切替回路２３０は、制御電圧Ｖｃ１を電源電圧Ｖｄｄまで引き上げる信号Ｖｓｔ１を出力した後には、モニタ出力用素子３２０のみの出力電流値を検出し、その出力電流値が過電流保護が必要でなくなる第２所定電流値（合計出力電流値ではなくモニタ出力用素子３２０のみの出力電流値により規定される値）よりも小さくなった場合に、電圧引上用素子２２０で制御電圧Ｖｃ１を電源電圧Ｖｄｄまで引き上げる信号Ｖｓｔ１の出力を停止し、スイッチ素子２１０を接続する点。
【００２７】
次に、以上のように従来と構成が相違する本実施形態の動作について説明する。本実施形態では、主出力用の経路の制御電圧Ｖｃ１を電源電圧Ｖｄｄの電圧レベルまで引き上げることで制御電圧Ｖｃ１の出力が停止している状態でも、モニタ出力用の経路の制御電圧Ｖｃ２はそのままのレベルで維持されており、主出力用素子３１０より極端に少ない電流出力レベルに設定されたモニタ出力用素子３２０から出力電圧Ｖｏｕｔの出力電流Ｉｏｕｔ（この場合は合計ではなくモニタ出力用素子３２０のみからの出力）が出力され続ける。
【００２８】
上記のように、本実施形態では、過電流状態が検出された場合でも、モニタ出力用素子３２０からの出力電流は維持されるが、上記したように主出力用素子３１０の出力電流に対して、モニタ出力用素子３２０の出力電流は極端に小さい値になるように設定されるため、過電流を検出した場合には、自回路および後段の回路を保護することができる。
【００２９】
すなわち、本実施形態では、過電流を検出した場合には、極端に電流を絞り込むが、完全に回路を遮断してしまうわけではない。また、本実施形態では、主出力用素子３１０を含む主出力用の経路の制御電圧Ｖｃ１は、電圧引上用素子２２０により電源電圧Ｖｄｄと同じ電圧レベルに引き上げられるが、その際に、スイッチ素子２１０により、主出力用の経路とモニタ出力用の経路とは電気的に切り離されているので、モニタ出力用の経路はそのまま直流電源回路部１００および後段の回路と接続状態に維持される。
【００３０】
従って、直流電源回路部１００の内部の制御電圧Ｖｃ０を出力する素子は、電気的に切り離された主出力用の経路が出力不能になっても、接続状態にあるモニタ出力用経路では出力できるため、電流出力Ｉｏｕｔが絞り込まれた状態ではあるが、回路全体が出力可能な状態に維持される。
【００３１】
そのため、本実施形態では、過電流保護動作により、出力切替回路２３０が主出力用経路の制御電圧Ｖｃ１を電源電圧Ｖｄｄの電圧レベルまで引き上げる信号Ｖｓｔを出力して、主出力用素子３１０の出力電流が停止された後でも、モニタ出力用素子３２０のみの出力電流値を検出することで、電流出力Ｉｏｕｔをモニタすることができる。そして、電流出力Ｉｏｕｔが過電流保護が必要でないことを示す第２所定電流値（合計出力電流値ではなくモニタ出力用素子３２０のみの出力電流値により規定される値）よりも小さくなった場合には、出力切替回路２３０は、電圧引上用素子２２０で制御電圧Ｖｃ１を電源電圧Ｖｄｄまで引き上げる信号Ｖｓｔ１の出力を停止し、スイッチ素子２１０を再び接続して、主出力用経路の制御電圧Ｖｃ１とモニタ出力用経路の制御電圧Ｖｃ２が同じになるようにする。
【００３２】
すると、本実施形態では、過電流保護動作中であっても、モニタ出力用素子３２０を含むモニタ出力用の経路により直流電源回路部１００および後段の回路とは接続状態に維持されていることから、主出力用経路の制御電圧Ｖｃ１が復帰することで、過電流保護動作前のように合計の出力電圧Ｖｏｕｔを回復させることができる。
【００３３】
このようにして、本実施形の態過電流保護回路では、一旦、電圧引上用素子２２０が動作した後に負荷電流が減少して出力電流Ｉｏｕｔが過電流状態でなくなった場合には、初期状態から立ち上げることを必要とせず、自動的に出力電圧Ｖｏｕｔを回復させることができる。
【００３４】
次に、本実施形態を詳しい回路例とそのタイミングチャートによりさらに詳しく説明する。
【００３５】
図２は、図１にブロック図で示した構成の詳細な回路の一例を示す図である。
図２の場合には、出力切替回路２３０は、出力電流Ｉｏｕｔの値の検出を、その出力電流Ｉｏｕｔが抵抗回路３３０を流れる際の出力電圧Ｖｏｕｔの値により間接的に検出している。そして、合計出力電流Ｉｏｕｔによる出力電圧Ｖｏｕｔの値が比較用電圧値よりも小さくなった場合には、スイッチ素子２１０を切り離し、電圧引上用素子２２０で制御電圧Ｖｃ１を電源電圧Ｖｄｄの電圧レベルに引き上げている。また、モニタ出力用素子３２０のみの出力電流Ｉｏｕｔの値による出力電圧Ｖｏｕｔの値が比較用電圧値よりも大きくなった場合には、電圧引上用素子２２０による制御電圧Ｖｃ１の電源電圧Ｖｄｄへの電圧レベルの引き上げを中止し、スイッチ素子２１０を再び接続している。
【００３６】
図２では、直流電源回路部１００には、参照電圧Ｖｒｅｆが入力されている。
また、出力回路部３００の出力端子には、負荷として抵抗素子Ｒ４０１およびコンデンサＣ４０１が接続され、負荷の電流源回路Ｉ４０１に電流が流れる。
【００３７】
図２の回路では、パワーダウン信号ＰＤがハイレベル（Ｈ）である時に、パワーダウン動作が実施され、直流電源回路部１００および過電流保護回路部２００にパワーダウン信号ＰＤが入力されると共に、インバータＩＮＶ１でパワーダウン信号ＰＤが反転された信号ＰＤＮが過電流保護回路部２００に入力される。
【００３８】
直流電源回路部１００内では、まず、制御電圧Ｖｃ０の電流値が、Ｐ型ＭＯＳ−ＦＥＴ素子のＰ１０３とＰ１０４で構成される第１のカレントミラー回路により制御される。
【００３９】
パワーダウン信号ＰＤがローレベル（Ｌ）である時のＰ型ＭＯＳ−ＦＥＴ素子Ｐ１０４の電流は、Ｎ型ＭＯＳ−ＦＥＴ素子のＮ１０４とＮ１０２で構成される第２のカレントミラー回路により制御され、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ１０３の電流は、Ｎ型ＭＯＳ−ＦＥＴ素子のＮ１０３とＮ１０１で構成される第３のカレントミラー回路により制御される。
【００４０】
第２と第３のカレントミラー回路の電流の比は、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ１０１のゲート電圧Ｖｒｅｆと、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ１０２のゲート電圧Ｖｒ１により制御される。電流源回路Ｉ１０１は、パワーダウン信号ＰＤがローレベル（Ｌ）である時に動作する。
【００４１】
過電流保護回路部２００内では、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０１のゲートにパワーダウン信号ＰＤを反転した信号ＰＤＮが入力されるので、パワーダウン時にＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０１はオンする。出力切替回路２３０内のＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０３のゲートには、パワーダウン信号ＰＤが入力されるので、パワーダウン時にＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０３はオフする。Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０３を流れた電流は、抵抗素子Ｒ２０１と抵抗素子Ｒ２０２の間のノード２０９に電圧を発生させる。ノード２０９の電圧は、パワーダウン信号ＰＤが入力されると動作が停止するコンパレータＣＯＭＰ２０１で出力電圧Ｖｏｕｔと比較される。コンパレータＣＯＭＰ２０１は、出力電圧Ｖｏｕｔが（Ｒ２０２／｛Ｒ２０１＋Ｒ２０２｝）の値のノード２０９の値よりも低くなった場合に、過電流状態としてノード２１０に出力電圧（オフ）を発生させる。ノード２１０の出力電圧は、インバータＩＮＶ２００１で反転された信号Ｖｓｔ１（オン）となり、ノード２０８に出力される。
【００４２】
ノード２０８の信号Ｖｓｔ１（オン）は、スイッチ素子２１０と電圧引上用素子２２０であるＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０２のゲートに入力し、スイッチ素子２１０を切り離すと共に、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０２をオンさせて、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０２のドレイン側に位置するノード２０１の電圧を電源電圧Ｖｄｄの電圧レベルまで引き上げる。
【００４３】
出力回路部３００内では、主出力用素子３１０であるＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０１のゲートに制御電圧Ｖｃ１が入力され、モニタ出力用素子３２０であるＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０２のゲートに制御電圧Ｖｃ２が入力されて、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０１のドレイン電流とＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０２のドレイン電流を合計した電流が合計出力電流Ｉｏｕｔとして出力され、その電圧が合計出力電圧Ｖｏｕｔとなる。パワーダウン信号ＰＤがハイレベル（Ｈ）である時には、上記したように、制御電圧Ｖｃ１は電源電圧Ｖｄｄに引き上げられるので、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０１はオフして、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０１のドレイン電流は流れなくなる。また、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０１がオフすることから、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０２はオフし、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０２のドレイン電流も流れなくなる。従って、パワーダウン信号ＰＤがハイレベル（Ｈ）である時には、出力電流Ｉｏｕｔは０となる。
【００４４】
また、抵抗回路３３０内には、抵抗素子Ｒ３０１、抵抗素子Ｒ３０２、および、抵抗素子Ｒ３０３が直列に接続され、抵抗素子Ｒ３０２および抵抗素子Ｒ３０３の間の電圧が、直流電源回路部１００内のＰ型ＭＯＳ−ＦＥＴ素子Ｐ１０２のゲート電圧Ｖｒ１として出力される。抵抗素子Ｒ３０１と抵抗素子Ｒ３０２の間の電圧については、図４を用いて後述する。
【００４５】
このようにして、パワーダウン信号ＰＤがハイレベル（Ｈ）である時には、電圧引上用素子２２０内のＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０２を動作させて、制御電圧Ｖｃ１は電源電圧Ｖｄｄに引き上げることで、主出力用素子３１０であるＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０１の出力を停止させて過電流保護を実施する。
【００４６】
その後に、負荷の電流源回路Ｉ４０１の電流が減少して出力電流Ｉｏｕｔが過電流状態でなくなった場合には、モニタ出力用素子３２０であるＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０２のみのドレイン電流により発生する出力電圧Ｖｏｕｔが、ノード２０９の電圧より上昇したことをコンパレータＣＯＭＰ２０１が検出し、ノード２１０に過電流保護を解除するために過電流保護時とは反転した電圧（オン）を出力する。すると、ノード２１０の出力電圧は、インバータＩＮＶ２００１で反転された信号Ｖｓｔ１（オフ）となり、ノード２０８に出力される。
【００４７】
ノード２０８の信号Ｖｓｔ１（オフ）は、スイッチ素子２１０と電圧引上用素子２２０であるＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０２のゲートに入力し、スイッチ素子２１０を再び接続すると共に、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０２をオフさせて、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０２のドレイン側に位置するノード２０１の電圧が再び制御電圧Ｖｃ１になるようにする。
【００４８】
出力回路部３００内では、主出力用素子３１０のＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０１のゲートに制御電圧Ｖｃ１が入力され、再び、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０１のドレイン電流とＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０２のドレイン電流を合計した電流が合計出力電流Ｉｏｕｔとして出力され、その電圧が合計出力電圧Ｖｏｕｔとなり、過電流保護動作が実施される前と同様に出力することができる。
【００４９】
このようにして、本実施形態では、過電流保護の動作を実施した後に、出力電流Ｉｏｕｔが過電流状態でなくなった場合には、初期状態から立ち上げなくとも、自動的に出力電圧Ｖｏｕｔを回復させることができる。
【００５０】
また、図２の回路では、パワーダウン信号ＰＤがローレベル（Ｌ）になった直後に、すぐに時過電流保護回路部２００が動作するが、例えば、合計出力電圧Ｖｏｕｔが０Ｖから立ち上がる場合、その立ち上がり過程では（Ｒ２０２／｛Ｒ２０１＋Ｒ２０２｝）の値のノード２０９の値よりも低い電圧である０Ｖから立ち上がるので、合計出力電流Ｉｏｕｔが過電流状態になってしまう場合がある。その場合、コンパレータＣＯＭＰ２０１の出力のノード２１０に出力電圧（オフ）が発生され、ノード２１０の出力電圧は、インバータＩＮＶ２００１で反転された信号Ｖｓｔ１（オン）となり、ノード２０８に出力され、スイッチ素子２１０を切り離すと共に、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０２をオンさせて、過電流保護の動作を実施してしまうことになる。
【００５１】
つまり、パワーダウン信号ＰＤがローレベル（Ｌ）になった直後に、合計出力電圧Ｖｏｕｔが０Ｖから立ち上がって、（Ｒ２０２／｛Ｒ２０１＋Ｒ２０２｝）の値のノード２０９の値よりも高い電圧になるまでは、過電流保護の動作は実施しないようにすることが望ましい。
【００５２】
そこで、次に、パワーダウン信号ＰＤがローレベル（Ｌ）になった直後に、合計出力電圧Ｖｏｕｔがノード２０９の値よりも高い電圧になるまでは、過電流保護の動作は実施しないようにイニシャルリセット回路を設けた場合について説明する。
【００５３】
図３および図４は、各々図１と図２の回路にイニシャルリセット回路４００を追加した場合を示した図である。また、図５は、図４に示した回路の各部の電圧及び電流の状態を示すタイミングチャートである。
【００５４】
イニシャルリセット回路４００は、直流電源回路部１００の立ち上げ時には、合計電流値Ｉｏｕｔによる電圧値Ｖｏｕｔが、比較用電圧値である（Ｒ２０２／｛Ｒ２０１＋Ｒ２０２｝）の値のノード２０９の値よりも大きくなるまでは、出力切替回路２３０から制御電圧Ｖｃ１を電源電圧Ｖｄｄと同じ電圧レベルに引き上げる信号Ｖｓｔ１を出力させないようにする回路である。
【００５５】
ところで、比較用電圧値である（Ｒ２０２／｛Ｒ２０１＋Ｒ２０２｝）の値のノード２０９の値は、過電流保護の動作が実施される場合には得られるが、過電流保護の動作が実施され無い場合には得ることができない。そこで、図４の回路図に示したように直流電源回路部１００に入力される参照電圧Ｖｒｅｆと、出力回路３００の抵抗回路３３０内に直列に設けられた抵抗素子Ｒ３０１、抵抗素子Ｒ３０２、および、抵抗素子Ｒ３０３から抵抗素子Ｒ３０１と抵抗素子Ｒ３０２の間の電圧を、立ち上がり検出用の電圧Ｖｇｐとして利用する。
【００５６】
イニシャルリセット回路４００内では、コンパレータＣＯＭＰ１により、参照電圧Ｖｒｅｆと立ち上がり検出用の電圧Ｖｇｐ（＝Ｒ３０２＋Ｒ３０３）とが比較され、電圧Ｖｇｐの値が参照電圧Ｖｒｅｆの比較値｛＝（Ｒ３０１＋Ｒ３０２＋Ｒ３０３）／（Ｒ３０２＋Ｒ３０３）＊Ｖｒｅｆ｝よりも大きくなった場合に、コンパレータＣＯＭＰ１からクロック信号ＣＫが出力される。クロック信号ＣＫは同期型フリップフロップＳＮ−ＦＦ１のクロック入力端子に入力され、パワーダウン信号ＰＤのハイレベル（Ｈ）信号がＤ入力端子に入力され、パワーダウン信号ＰＤがインバータＩＮＶ１で反転された反転信号ＰＤＮも同期入力端子に入力される。すると、同期型フリップフロップＳＮ−ＦＦ１のＱ端子からは、反転された反転信号ＰＤ２Ｎが出力される。反転信号ＰＤ２ＮはインバータＩＮＶ２で反転されて信号電圧Ｖｒｓとなってノード２０７に出力される。
【００５７】
図３、図４の出力切替回路２３０ａ内では、図２のインバータＩＮＶ２００１の代わりに、ＮＡＮＤ論理素子であるＮＡＮＤ２０１が設けられている。ＮＡＮＤ２０１は、ノード２１０の出力電圧と、信号電圧Ｖｒｓが入力されて、信号Ｖｓｔ１（オン）をノード２０８に出力し、スイッチ素子２１０を切り離すと共に、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０２をオンさせて、過電流保護の動作を実施する。しかし、電圧Ｖｇｐが参照電圧Ｖｒｅｆよりも大きな値になるまでは、コンパレータＣＯＭＰ１からクロック出力ＣＫが発生されず、インバータＩＮＶ２から信号電圧Ｖｒｓがノード２０７に出力されないことになる。その結果、ＮＡＮＤ２０１は、電圧Ｖｇｐが参照電圧Ｖｒｅｆよりも大きな値になるまでは、信号Ｖｓｔ１（オン）をノード２０８に出力しないので、過電流保護動作は実施されないことになる。
【００５８】
図５では、（ａ）がパワーダウン信号ＰＤであり、（ｂ）がクロック信号ＣＫであり、（ｃ）が反転信号ＰＤ２Ｎであり、（ｄ）が合計出力電圧Ｖｏｕｔであり、（ｅ）が制御電圧Ｖｃ２であり、（ｆ）が制御電圧Ｖｃ１であり、（ｇ）がノード２０７の電圧Ｖｒｓであり、（ｈ）がノード２０８の信号Ｖｓｔ１であり、（ｉ）がノード２０９の電圧であり、（ｊ）がノード２１０の電圧である。
【００５９】
また、図５の（ｋ）が負荷の電流源回路Ｉ４０１の電流値であり、（ｌ）が主出力用素子３１０であるＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０１の出力電流値であり、（ｍ）がモニタ出力用素子３２０であるＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０２の出力電流値であり、（ｎ）が上記した（ｌ）と（ｍ）の出力を合計した合計出力電流Ｉｏｕｔの出力電流値である。
【００６０】
図５の（ａ）、（ｄ）、（ｇ）および（ｈ）からは、イニシャルリセット回路４００を設けたことで、パワーダウン信号ＰＤがローレベル（Ｌ）になった直後に、合計出力電圧Ｖｏｕｔがノード２０９の値よりも高い電圧になるまでは、ノード２０７の電圧Ｖｒｓがローレベルであることから、過電流保護の動作を実施させるノード２０８の信号Ｖｓｔ１が出力されていないことがわかる。
【００６１】
つまり、図４の回路の場合には、イニシャルリセット回路４００を設けたことで、パワーダウン信号ＰＤがローレベル（Ｌ）になって、直流電源回路１００が立ち上がる時には、合計出力電流値Ｉｏｕｔによる出力電圧値Ｖｏｕｔが比較用電圧値（ノード２０９の電圧）よりも大きくなるまでは、出力切替回路２３０ａから制御電圧Ｖｃ１を電源電圧Ｖｄｄと同じ電圧レベルに引き上げる信号Ｖｓｔ１を出力させないようにできたことになる。
【００６２】
また、図５の（ｂ）〜（ｆ）および（ｈ）〜（ｎ）からは、一旦、ノード２０８の信号Ｖｓｔ１が出力されて過電流保護の動作に入っても、モニタ出力用素子３２０のみの出力電流Ｉｏｕｔの出力電流値を監視し、その電流値が過電流保護を解除するレベル以下になった場合には、ノード２０８の信号Ｖｓｔ１の出力を停止させることで、（ｄ）の合計出力電圧Ｖｏｕｔを復帰させることができることがわかる。
【００６３】
このように本実施形態の過電流保護回路では、過電流保護の動作を実施した後に、出力電流Ｉｏｕｔが過電流状態でなくなった場合には、初期状態から立ち上げなくとも、自動的に出力電圧Ｖｏｕｔを回復させることができ、また、パワーダウン信号ＰＤがローレベル（Ｌ）になった直後には、すぐに過電流保護回路部２００を動作させず、合計出力電圧Ｖｏｕｔが比較用電圧値であるノード２０９の電圧値よりも高い電圧になるまでは、過電流保護の動作は実施しないようにして、電圧立ち上げ時の誤動作を避けることができる。
【００６４】
特に、本実施形態では、電源電圧Ｖｄｄが上昇した場合、主出力用素子３１０内のＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０１の出力を停止させるために必要となる過電流値と通常電流値とのレベル差を減少させることができる。
【００６５】
ノード２０９の電圧値は、式Ａ：｛Ｒ２０１／（Ｒ２９１＋Ｒ２０２）＊Ｖｄｄ｝に比例して変化するが、合計出力電流Ｉｏｕｔの変化量は、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０１のドレインコンダクタンスの変化量であるので、式Ａの変化量よりも大きくなる。
【００６６】
Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０１の消費電力は、式Ｂ：（Ｉｏｕｔの２乗）＊（Ｖｄｄ−Ｖｏｕｔ）により決定されるため、電源電圧Ｖｄｄが上昇すると、Ｉｏｕｔが同じでも消費電力が増大する。
【００６７】
本実施形態では、電源電圧Ｖｄｄの上昇により、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０１の消費電力が増大するレベルよりも、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０１の出力を停止させるために必要となる過電流値のレベル差の減少量の方が勝るため、電源電圧Ｖｄｄの上昇時には、より早く過電流保護状態に移行させることができる。
【００６８】
従って、本実施形態では、例えば、熱抵抗が大きいパッケージに内蔵されることから、電源電圧Ｖｄｄの変化の大きい場合等でも、安全に過電流保護を実施することができるという効果を有している。
【００６９】
第２の実施形態．
上記した第１の実施形態では、合計出力電流Ｉｏｕｔの値を電圧変化で捉えるようにし、過電流状態になると電圧降下が発生することから、合計出力電圧Ｖｏｕｔの電圧値を、比較用電圧値（ノード２０９の電圧）と比較して、過電流保護動作を実施させる信号Ｖｓｔ１を出力させていたが、他の方法で過電流保護動作を実施させる信号Ｖｓｔを出力させることもできる。例えば、出力切替回路内に電流源回路を設け、合計出力電流Ｉｏｕｔの電圧変化で電流源回路の電圧が上昇することで、過電流保護動作を実施させる信号を出力させるように構成することも可能である。
【００７０】
図６は、本発明の第２の実施形態の過電流保護回路が第１の実施形態と異なる部分を抜粋して示す回路図である。
図６（ａ）は、図２の過電流保護回路部２００内で電圧比較により信号Ｖｓｔ１を出力させる出力切替回路２３０を、過電流保護回路部２０１内で電流比較により信号Ｖｓｔ２を出力させる出力切替回路２３１に置き換えた図であり、出力切替回路２３１以外の構成については、図２と同様であるので記載を省略する。
【００７１】
過電流保護回路部２０１の出力切替回路２３１内では、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０３のソースが抵抗素子Ｒ２０１を介して電源電圧Ｖｄｄに接続されている。また、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０３のドレインは、パワーダウン信号ＰＤがローレベル（Ｌ）になった時に動作する電流源回路Ｉ２０１と接続されており、電流源回路Ｉ２０１の他端はＧＮＤに接続されている。Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０３のドレインと電流源回路Ｉ２０１との間がノード２０９であり、ノード２０９とインバータＩＮＶ２０１との間には、パワーダウン信号ＰＤを反転した信号ＰＤＮが入力されることで接続されるスイッチＳＷ２０２が設けられている。
【００７２】
また、スイッチＳＷ２０２とインバータＩＮＶ２０１との間にソースが接続され、ＧＮＤ側にドレイン接続され、パワーダウン信号ＰＤがゲートに入力されることでオンされるＮ型ＭＯＳ−ＦＥＴ素子Ｎ２０１が設けられている。
【００７３】
インバータＩＮＶ２０１の出力は、ノード２１０として出力され、ノード２１０の出力は、インバータＩＮＶ２０２で反転されてから次のインバータＩＮＶ２００１に入力される。そして、インバータＩＮＶ２００１からは、過電流保護動作を実施させる信Ｖｓｔ２が出力される。
【００７４】
Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０１のゲートにパワーダウン信号ＰＤを反転した信号ＰＤＮが入力されるので、パワーダウン時にＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０１はオンする。出力切替回路２３１内のＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０３のゲートには、合計出力電流Ｉｏｕｔ（合計出力電圧Ｖｏｕｔ）が入力される。また、パワーダウン信号ＰＤがローレベル（Ｌ）になった時に電流源回路Ｉ２０１は動作する。従って、パワーダウン時にＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０３はオンする。さらに、その時に、スイッチＳＷ２０２は接続状態になる。
【００７５】
出力回路部３００内の主出力用素子３１０であるＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０１と、モニタ出力用素子３２０であるＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０２を流れた電流は、合計電流Ｉｏｕｔとなり電流源回路Ｉ４０１へと流れる。合計出力電流Ｉｏｕｔが増加すると、合計出力電圧Ｖｏｕｔが低下する。すると、出力切替回路２３１内のＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０３のゲート電圧が低下する。すると、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０３のソースと電源電圧Ｖｄｄ間の電圧は逆に増加する。Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０３のソースと電源電圧Ｖｄｄ間に接続された抵抗素子Ｒ２０１を流れる電流は、電圧が増加することから増加し、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０３を流れる電流Ｉｄｓ（Ｐ２０３）も増加する。このことは、電流Ｉｄｓ（Ｐ２０３）＝（Ｖｄｄ−Ｐ２０３のしきい値電圧）／Ｒ２０１の抵抗値の関係が成り立つことから理解できる。
【００７６】
電流Ｉｄｓ（Ｐ２０３）が増加すると、電流源回路Ｉ２０１を流れる電流も増加し、ノード２０９の電圧もＧＮＤレベル近辺から上昇する。ノード２０９の電圧が上昇してインバータＩＮＶ２０１のしきい値電圧を超えると、インバータＩＮＶ２０１の出力がローレベル（Ｌ）からハイレベル（Ｈ）に変化され、そのハイレベル（Ｈ）出力がノード２１０に出力される。ノード２１０がハイレベル（Ｈ）になると、次のインバータＩＮＶ２００１の出力であるノード２０８はローレベル（Ｌ）になり、過電流保護動作を実施させる信号Ｖｓｔ２が出力される。その後の動作は第１の実施形態と同様となる。
【００７７】
図６（ｂ）は、図４の出力切替回路２３０ａを、過電流保護回路部２０１内で電流比較により信号Ｖｓｔ２を出力させる出力切替回路２３１ａに置き換えた図であり、出力切替回路２３１ａ以外の構成については、図４と同様であるので記載を省略する。
【００７８】
図６（ｂ）の出力切替回路２３１ａは、図２に対する図４と同様に、図６（ａ）の出力切替回路２３１にイニシャルリセット回路４００を追加した場合である。
【００７９】
イニシャルリセット回路４００は、第１の実施形態で説明した回路と同様な回路であり、参照電圧Ｖｒｅｆと立ち上がり検出用の電圧Ｖｇｐとが比較され、電圧Ｖｇｐの値が参照電圧Ｖｒｅｆの値よりも大きくなった場合に信号電圧Ｖｒｓをノード２０７に出力する回路である。
【００８０】
図６（ｂ）の出力切替回路２３１ａ内では、図６（ａ）のインバータＩＮＶ２００１の代わりに、ＮＡＮＤ２０１が設けられている。ＮＡＮＤ２０１は、ノード２１０の出力電圧と、信号電圧Ｖｒｓが入力されて、信号Ｖｓｔ２（オン）をノード２０８に出力する。他の動作は、図４の場合と同様であり、電圧Ｖｇｐが参照電圧Ｖｒｅｆよりも大きな値になるまでは、信号Ｖｓｔ２（オン）をノード２０８に出力せず、過電流保護動作を実施させない。
【００８１】
図７は、図６（ｂ）に示した回路の各部の電圧及び電流の状態を示すタイミングチャートである。
図７では、（ａ）がパワーダウン信号ＰＤであり、（ｂ）がクロック信号ＣＫであり、（ｃ）が反転信号ＰＤ２Ｎであり、（ｄ）が合計出力電圧Ｖｏｕｔであり、（ｅ）が制御電圧Ｖｃ２であり、（ｆ）が制御電圧Ｖｃ１であり、（ｇ）がノード２０７の電圧Ｖｒｓであり、（ｈ）がノード２０８の信号Ｖｓｔ２であり、（ｉ）がノード２０９の電圧であり、（ｊ）がノード２１０の電圧である。
【００８２】
また、図７の（ｋ）が負荷の電流源回路Ｉ４０１の電流値であり、（ｌ）がＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０３の出力電流値であり、（ｍ）が主出力用素子３１０であるＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０１の出力電流値であり、（ｎ）がモニタ出力用素子３２０であるＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０２の出力電流値であり、（ｏ）が上記した（ｍ）と（ｎ）の出力を合計した合計出力電流Ｉｏｕｔの出力電流値である。
【００８３】
図７の（ａ）、（ｄ）、（ｇ）、（ｈ）〜（ｊ）および（ｌ）からは、イニシャルリセット回路４００を設けたことで、パワーダウン信号ＰＤがローレベル（Ｌ）になった直後に、合計出力電圧Ｖｏｕｔがノード２０９の値よりも高い電圧になるまでは、ノード２０７の電圧Ｖｒｓがローレベルであることから、過電流保護の動作を実施させるノード２０８の信号Ｖｓｔ２が出力されていないことがわかる。
【００８４】
つまり、図６（ｂ）の回路の場合も、図４の場合と同様に、イニシャルリセット回路４００を設けたことで、パワーダウン信号ＰＤがローレベル（Ｌ）になって、直流電源回路１００が立ち上がる時には、合計出力電流値Ｉｏｕｔによる出力電圧値Ｖｏｕｔが比較用電圧値（ノード２０９の電圧）よりも大きくなるまでは、出力切替回路２３１ａから制御電圧Ｖｃ１を電源電圧Ｖｄｄと同じ電圧レベルに引き上げる信号Ｖｓｔ２を出力させないようにできたことになる。
【００８５】
また、図６（ｂ）の場合にも、図４の場合と同様に、図７の（ｂ）〜（ｆ）および（ｈ）〜（ｏ）からは、一旦、ノード２０８の信号Ｖｓｔ２が出力されて過電流保護の動作に入っても、モニタ出力用素子３２０のみの出力電流Ｉｏｕｔの出力電流値を監視し、その電流値が過電流保護を解除するレベル以下になった場合には、ノード２０８の信号Ｖｓｔ２の出力を停止させることで、（ｄ）の合計出力電圧Ｖｏｕｔを復帰させることができることがわかる。
【００８６】
このように本実施形態の過電流保護回路も、第１の実施形態と同様に、過電流保護の動作を実施した後に、出力電流Ｉｏｕｔが過電流状態でなくなった場合には、初期状態から立ち上げなくとも、自動的に出力電圧Ｖｏｕｔを回復させることができ、また、パワーダウン信号ＰＤがローレベル（Ｌ）になった直後には、すぐに過電流保護回路部２０１を動作させず、合計出力電圧Ｖｏｕｔが比較用電圧値であるノード２０９の電圧値よりも高い電圧になるまでは、過電流保護の動作は実施しないようにして、電圧立ち上げ時の誤動作を避けることができる。
【００８７】
また、本実施形態も、電源電圧Ｖｄｄが上昇した場合、主出力用素子３１０内のＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０１の出力を停止させるために必要となる過電流値と通常電流値とのレベル差を減少させることができる。
【００８８】
合計出力電圧Ｖｏｕｔの電圧変化に対応するＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０３の出力電流値は、式Ｃ：Ｉｄｓ（Ｐ２０３）＝｛（Ｖｄｄ−Ｖｏｕｔ−Ｐ２０３しきい値電圧）／Ｒ２０１｝によっても決定される。式Ｃは、電源電圧Ｖｄｄが１／Ｒ２０１に比例して変化することを示している。ところが、合計出力電流Ｉｏｕｔの変化量は、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０１のドレインコンダクタンスの変化量であるので、式Ｃの比例による変化量よりも大きくなる。
【００８９】
Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０１の消費電力は、式Ｂ：（Ｉｏｕｔの２乗）＊（Ｖｄｄ−Ｖｏｕｔ）により決定されるため、電源電圧Ｖｄｄが上昇すると、Ｉｏｕｔが同じでも消費電力が増大する。
【００９０】
本実施形態では、電源電圧Ｖｄｄの上昇により、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０１の消費電力が増大するレベルよりも、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０１の出力を停止させるために必要となる過電流値のレベル差の減少量の方が勝るため、電源電圧Ｖｄｄの上昇時には、より早く過電流保護状態に移行することになる。
【００９１】
従って、本実施形態も、第１の実施形態と同様に、例えば、熱抵抗が大きいパッケージに内蔵されることから、電源電圧Ｖｄｄの変化の大きい場合等でも、安全に過電流保護を実施することができるという効果を有している。
【００９２】
また、第１の実施形態では、合計出力電圧Ｖｏｕｔの電圧変化を検出するための参照電圧に直列抵抗の抵抗比定数：｛Ｒ２０１／（Ｒ２０１＋Ｒ２０２）｝を用いていたが、本実施形態では、合計出力電圧Ｖｏｕｔの電圧変化を検出するための参照電圧に１／抵抗絶対値：（１／Ｒ２０１）を用いている。そのため、本実施形態では、参照電圧を変化させる要素として、抵抗素子Ｒ２０１の材質により決定される温度係数の反比例定数を含ませることができる。一般的に、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０１およびＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０２の電流能力は、温度が上昇すると減少するので、例えば、抵抗素子Ｒ２０１の材質に温度係数が正である材質を用いることで、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０１の温度上昇による電流能力の低下を緩和することができる。
【００９３】
第３の実施形態．
上記した第２の実施形態では、出力切替回路内に電流源回路を設け、合計出力電流Ｉｏｕｔの電圧変化に対応するＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０３の電圧変化により、電流源回路Ｉ２０１の電圧が上昇することで、過電流保護動作を実施させる信号を出力させるように構成していたが、合計出力電圧Ｖｏｕｔや合計出力電流Ｉｏｕｔによらず、制御電圧Ｖｃ１および制御電圧Ｖｃ２のみから過電流保護動作を実施させる信号を出力させることも可能である。
【００９４】
図８は、本発明の第３の実施形態の過電流保護回路が第２の実施形態と異なる部分を抜粋して示す回路図である。
図８（ａ）は、図６（ａ）の過電流保護回路部２０１内でＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０３の電圧変化により信号Ｖｓｔ２を出力させる出力切替回路２３１を、過電流保護回路部２０２内で制御電圧Ｖｃ１および制御電圧Ｖｃ２のみから信号Ｖｓｔ３を出力させる出力切替回路（２３２＋２３３）に置き換えた図であり、出力切替回路（２３２＋２３３）以外の構成については、図６（ａ）と同様であるので記載を省略する。
【００９５】
過電流保護回路部２０２の出力切替回路（２３２＋２３３）は、出力電流監視回路２３２と切替制御回路２３３とから構成される。
【００９６】
出力電流監視回路２３２内では、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０３のソースとＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０４のソースが電源電圧Ｖｄｄに接続されている。
また、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０３のソースのドレインは、パワーダウン信号ＰＤがローレベル（Ｌ）になった時に動作する電流源回路Ｉ２０１と接続されており、電流源回路Ｉ２０１の他端はＧＮＤに接続されている。同様に、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０４のソースのドレインは、パワーダウン信号ＰＤがローレベル（Ｌ）になった時に動作する電流源回路Ｉ２０２と接続されており、電流源回路Ｉ２０２の他端もＧＮＤに接続されている。
【００９７】
Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０３のドレインと電流源回路Ｉ２０１との間がノード２０２であり、ノード２０２とインバータＩＮＶ２０３との間には、パワーダウン信号ＰＤを反転した信号ＰＤＮが入力されることで接続されるスイッチＳＷ２０３が設けられている。同様に、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０４のドレインと電流源回路Ｉ２０２との間がノード２０３であり、ノード２０３とインバータＩＮＶ２０１との間には、パワーダウン信号ＰＤを反転した信号ＰＤＮが入力されることで接続されるスイッチＳＷ２０２が設けられている。
【００９８】
スイッチＳＷ２０２とインバータＩＮＶ２０１との間にソースが接続され、ＧＮＤにドレイン接続され、パワーダウン信号ＰＤがゲートに入力されることでオンされるＮ型ＭＯＳ−ＦＥＴ素子Ｎ２０１が設けられる。さらに、Ｎ型ＭＯＳ−ＦＥＴ素子Ｎ２０１のソースにゲートが接続され、ＧＮＤにソース接続およびドレイン接続されるＮ型ＭＯＳ−ＦＥＴ素子Ｎ２０２が設けられる。
【００９９】
同様に、スイッチＳＷ２０３とインバータＩＮＶ２０３との間にソースが接続され、ＧＮＤにドレイン接続され、パワーダウン信号ＰＤがゲートに入力されることでオンされるＮ型ＭＯＳ−ＦＥＴ素子Ｎ２０４が設けられる。さらに、Ｎ型ＭＯＳ−ＦＥＴ素子Ｎ２０４のソースにゲートが接続され、ＧＮＤにソース接続およびドレイン接続されるＮ型ＭＯＳ−ＦＥＴ素子Ｎ２０３が設けられる。
【０１００】
インバータＩＮＶ２０１の出力は、ノード２０５として出力され、ノード２０５の出力は、切替制御回路２３３内の次のインバータＩＮＶ２０２に入力される。そして、インバータＩＮＶ２０２の出力はＮＡＮＤ２０１の一方の入力に接続される。
【０１０１】
インバータＩＮＶ２０３の出力は、ノード２０４として出力され、ノード２０４の出力は、切替制御回路２３３内のＮＡＮＤ２０２の一方の入力に接続される。
【０１０２】
ＮＡＮＤ２０１の出力は、ＮＡＮＤ２０２の他方の入力に接続され、ＮＡＮＤ２０２の出力は、ＮＡＮＤ２０１の他方の入力に接続されると共に、次のインバータＩＮＶ２００１に入力され、インバータＩＮＶ２００１からは、過電流保護動作を実施させる信Ｖｓｔ３が出力される。また、ＮＡＮＤ２０１とＮＡＮＤ２０２によりセット・リセット回路が構築される。
【０１０３】
Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０１のゲートにパワーダウン信号ＰＤを反転した信号ＰＤＮが入力され、パワーダウン時にＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０１はオンする。出力電流監視回路２３２内のＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０３およびＰ２０４のゲートには、制御電圧Ｖｃ１が入力されるが、パワーダウン時には電圧が電源電圧Ｖｄｄの電圧レベルまで引き上げられるのでオフする。Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０５のゲートには、制御電圧Ｖｃ２が入力される。また、パワーダウン信号ＰＤがローレベル（Ｌ）になった時に電流源回路Ｉ２０１およびＩ２０２は動作する。以上をまとめると、パワーダウン時にＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０３およびＰ２０４はオフしてＰ２０５がオンし、電流源回路Ｉ２０１およびＩ２０２がオンする。さらに、その時に、スイッチＳＷ２０２およびＳＷ２０３も接続状態になる。
【０１０４】
出力回路部３００内の主出力用素子３１０であるＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０１と、モニタ出力用素子３２０であるＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０２を流れた電流は、合計電流Ｉｏｕｔとなり電流源回路Ｉ４０１へと流れる。負荷電流である合計出力電流Ｉｏｕｔが増加すると、合計出力電圧Ｖｏｕｔが低下する。
【０１０５】
一方、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０３には、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０１との電流出力能力比（ディメンジョン比）に比例した電流Ｉｄｓ（Ｐ２０３）が流れ、同様に、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０４には、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０１との電流出力能力比（ディメンジョン比）に比例した電流Ｉｄｓ（Ｐ２０４）が流れ、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０５には、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０２との電流出力能力比（ディメンジョン比）に比例した電流Ｉｄｓ（Ｐ２０５）が流れる。また、電流Ｉｄｓ（Ｐ２０３）、電流Ｉｄｓ（Ｐ２０４）および電流Ｉｄｓ（Ｐ２０５）は、合計出力電流Ｉｏｕｔに比例する。
【０１０６】
合計出力電流Ｉｏｕｔが増加すると、電流Ｉｄｓ（Ｐ２０３）も増加し、前記両者の接続ポイントとなるノード２０２の電圧がＧＮＤレベルから上昇する。同様に、合計出力電流Ｉｏｕｔが増加すると、電流Ｉｄｓ（Ｐ２０４）および電流Ｉｄｓ（Ｐ２０５）も増加し、前記両者の接続ポイントとなるノード２０３の電圧もＧＮＤレベルから上昇する。
【０１０７】
ノード２０３の電圧が上昇し続けて、インバータＩＮＶ２０１の高位側しきい値レベルＶｔｈを超えた場合、スイッチＳＷ２０２とＮ型ＭＯＳ−ＦＥＴ素子Ｎ２０２で構成されるローパスフィルタによる時間だけ遅延された後、インバータＩＮＶ２０１の出力のノード２０５がハイレベル（Ｈ）からローレベル（Ｌ）に変化する。
【０１０８】
同様に、ノード２０２の電圧が上昇し続けて、インバータＩＮＶ２０３の高位側しきい値レベルＶｔｈを超えた場合、スイッチＳＷ２０３とＮ型ＭＯＳ−ＦＥＴ素子Ｎ２０３で構成されるローパスフィルタによる時間だけ遅延された後、インバータＩＮＶ２０３の出力のノード２０４がハイレベル（Ｈ）からローレベル（Ｌ）に変化する。
【０１０９】
ここで、ノード２０５がハイレベル（Ｈ）である場合、切替制御回路２３３内のインバータＩＮＶ２０２はイネーブル付き３ステートインバータであるので、仮に、切替制御回路２３３の出力であるノード２０８がローレベル（Ｌ）とし、すると、インバータＩＮＶ２０２の負論理イネーブル端子にローレベル（Ｌ）が入力されるため、インバータＩＮＶ２０２が信号を反転させて、ＮＡＮＤ２０１の一方の入力であるノード２０６がローレベル（Ｌ）になる。ノード２０６がローレベル（Ｌ）になると、ＮＡＮＤ２０１の出力はハイレベル（Ｈ）になる。すると、ＮＡＮＤ２０２の２入力は双方ともハイレベル（Ｈ）になり、ＮＡＮＤ２０２の出力はローレベル（Ｌ）になる。そして、ＮＡＮＤ２０２の出力がローレベル（Ｌ）になると、ＩＮＶ２００１の出力はハイレベル（Ｈ）になる。これは、仮定したノード２０８がローレベル（Ｌ）ということに反する。
【０１１０】
つまり、切替制御回路２３３内のノード２０５がハイレベル（Ｈ）からローレベル（Ｌ）に変化する前のハイレベル（Ｈ）状態である時には、ＮＡＮＤ２０１とＮＡＮＤ２０２からなるセット・リセット回路の状態は、ノード２０８がハイレベル（Ｈ）であり、インバータＩＮＶ２０２は負論理イネーブル端子にはハイレベル（Ｈ）が入力され、インバータＩＮＶ２０２は高インピーダンス状態となり、インバータＩＮＶ２０２の出力であるノード２０６はＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０６により電源電圧Ｖｄｄに引き上げられたハイレベル（Ｈ）になる。
【０１１１】
従って、この状態でインバータＩＮＶ２０１の出力のノード２０５がハイレベル（Ｈ）からローレベル（Ｌ）に変化しても、ＮＡＮＤ２０１とＮＡＮＤ２０２からなるセット・リセット回路の状態は変化しない。
【０１１２】
ところが、この状態でインバータＩＮＶ２０３の出力のノード２０４がハイレベル（Ｈ）からローレベル（Ｌ）に変化すると、ＮＡＮＤ２０１とＮＡＮＤ２０２からなるセット・リセット回路の状態が変化し、ＩＮＶ２００１からの出力であるノード２０８の電圧（Ｖｓｔ３）をハイレベル（Ｈ）からローレベル（Ｌ）に変化させる。
【０１１３】
以降の動作は、上記した第１および第２の実施形態と同様となり、結果的に、Ｖｓｔ３によりスイッチＳＷ２０１をオフさせて制御電圧Ｖｃ１を制御電圧Ｖｃ２から切り離すと共に、ノード２０１を電源電圧Ｖｄｄの電圧レベルまで引き上げ、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０１をオフさせる。Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０１のオフによりＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０２のみの電流出力となるが、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０２の出力電流は、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０１の数十分の１程度に抑えられるように設定されているので、本実施形態の過電流保護回路からの出力電流は低下する。
【０１１４】
図８（ｂ）は、図６（ｂ）の出力切替回路２３１ａを、過電流保護回路部２０２内で電流比較により信号Ｖｓｔ３を出力させる出力切替回路（２３２＋２３３ａ）に置き換えた図であり、出力切替回路（２３２＋２３３ａ）以外の構成については、図６（ｂ）と同様であるので説明を省略する。また、出力切替回路（２３２＋２３３）は、出力電流監視回路２３２と切替制御回路２３３ａとから構成され、出力電流監視回路２３２については、図８（ａ）により上記したとおりであるので、以下の説明では切替制御回路２３３ａについて主に説明する。
【０１１５】
図８（ｂ）の切替制御回路２３３ａは、図６（ａ）に対する図６（ｂ）の場合と同様に、図８（ａ）の切替制御回路２３３にイニシャルリセット回路４００を追加した場合である。
【０１１６】
イニシャルリセット回路４００は、第１および第２の実施形態で説明した回路と同様な回路であり、参照電圧Ｖｒｅｆと立ち上がり検出用の電圧Ｖｇｐとが比較され、電圧Ｖｇｐの値が参照電圧Ｖｒｅｆの値よりも大きくなった場合に信号電圧Ｖｒｓをノード２０７に出力する回路である。
【０１１７】
図８（ｂ）の切替制御回路２３３ａ内では、図８（ａ）のインバータＩＮＶ２００１の代わりに、ＮＡＮＤ２０３が設けられている。ＮＡＮＤ２０３は、ＮＡＮＤ２０２の出力電圧と、信号電圧Ｖｒｓが入力されて、信号Ｖｓｔ３（オン）をノード２０８に出力する。他の動作は、図８（ａ）の場合と同様であり、電圧Ｖｇｐが参照電圧Ｖｒｅｆよりも大きな値になるまでは、信号Ｖｓｔ３（オン）をノード２０８に出力せず、過電流保護動作を実施させない。
【０１１８】
図９は、図８（ｂ）に示した回路の各部の電圧及び電流の状態を示すタイミングチャートである。
図９では、（ａ）がパワーダウン信号ＰＤであり、（ｂ）がクロック信号ＣＫであり、（ｃ）が反転信号ＰＤ２Ｎであり、（ｄ）が合計出力電圧Ｖｏｕｔであり、（ｅ）が制御電圧Ｖｃ２であり、（ｆ）が制御電圧Ｖｃ１であり、（ｇ）がノード２０２の電圧であり、（ｈ）がノード２０３の電圧であり、（ｉ）がノード２０４の電圧であり、（ｊ）がノード２０５の電圧であり、（ｋ）がノード２０６の電圧であり、（ｌ）がノード２０７の電圧Ｖｒｓであり、（ｍ）がノード２０８の信号Ｖｓｔ３である。
【０１１９】
また、図９の（ｎ）が負荷の電流源回路Ｉ４０１の電流値であり、（ｏ）がＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０３の出力電流値であり、（ｐ）がＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０４の出力電流値であり、（ｑ）がＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０５の出力電流値であり、（ｒ）が主出力用素子３１０であるＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０１の出力電流値であり、（ｓ）がモニタ出力用素子３２０であるＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０２の出力電流値であり、（ｔ）が上記した（ｍ）と（ｎ）の出力を合計した合計出力電流Ｉｏｕｔの出力電流値である。
【０１２０】
図９の（ａ）、（ｄ）、（ｇ）、（ｈ）および（ｌ）からは、イニシャルリセット回路４００を設けたことで、パワーダウン信号ＰＤがローレベル（Ｌ）になった直後に、ノード２０１が電源電圧Ｖｄｄの電圧レベルまで引き上げられてＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０１、Ｐ２０３、Ｐ２０４がオフすることから、ノード２０２についてはＧＮＤ（ロー）レベル（Ｌ）となり、インバータＩＮＶ２０３を介したノード２０４はハイレベル（Ｈ）となる。
【０１２１】
ところが、ノード２０３については、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０４のオフにより電流Ｉｄｓ（Ｐ２０４）は流れなくなる（ゼロ電流）ものの、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０５のゲート電圧となるノード２００はＧＮＤ（ロー）レベル（Ｌ）まで下がるため、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０５の電流Ｉｄｓ（Ｐ２０４）は増加してＧＮＤ（ロー）レベル（Ｌ）にはならない。ノード２０３の電圧は、インバータＩＮＶ２０１の低位側しきい値Ｖｔｌ以上になり、ノード２０５はローレベル（Ｌ）で変化しない。
【０１２２】
ノード２０８の出力は、切替制御回路２３３ａ内のイネーブル付き３ステートインバータＩＮＶ２０２における負論理イネーブル端子にローレベル（Ｌ）が入力されることで、インバータＩＮＶ２０２による反転出力動作を可能にするが、ノード２０５がローレベル（Ｌ）であることから、ノード２０６はハイレベル（Ｈ）のままで変化しないことになる。つまり、ノード２０５がローレベル（Ｌ）である限りは、ノード２０６はハイレベル（Ｈ）のままで変化せず、ＮＡＮＤ２０１とＮＡＮＤ２０２からなるセット・リセット回路の状態も変化しないので、ＩＮＶ２００１からの出力であるノード２０８の電圧（Ｖｓｔ３）もハイレベル（Ｈ）のままとなり、インバータＩＮＶ２０２による反転出力動作が実施されない。
【０１２３】
つまり、合計出力電圧Ｖｏｕｔに比例するＶｇｐが参照電圧Ｖｒｅｆよりも高くなるまでは、ノード２０７の電圧Ｖｒｓがローレベルであることから、過電流保護の動作を実施させるノード２０８の信号Ｖｓｔ３が出力されていないことがわかる。
【０１２４】
上記から、図８（ｂ）の回路の場合も、図６（ｂ）の場合と同様に、イニシャルリセット回路４００を設けたことで、パワーダウン信号ＰＤがローレベル（Ｌ）になって、直流電源回路１００が立ち上がる時には、合計出力電流値Ｉｏｕｔによる出力電圧値Ｖｏｕｔが所定の電圧値｛（Ｖｏｕｔ／Ｖｇｐ）＊Ｖｒｅｆ｝よりも大きくなるまでは、切替制御回路２３３ａから制御電圧Ｖｃ１を電源電圧Ｖｄｄと同じ電圧レベルに引き上げる信号Ｖｓｔ３を出力させないようにできたことになる。
【０１２５】
次に、過電流保護動作が一旦実施されてＩＮＶ２００１からの出力であるノード２０８の電圧（Ｖｓｔ３）がローレベル（Ｌ）になった状態で、出力電流Ｉｏｕｔが減少して、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０２のゲート電圧がＧＮＤレベル以上であり、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０２の電流出力能力よりも少なくなった場合には、出力電圧Ｖｏｕｔが増加し、図９（ｑ）に示したようにＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０５の出力電流値が減少する。
【０１２６】
Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０５の出力電流値の減少により、ノード２０３の電圧も減少し、ＩＮＶ２０１の低位側しきい値Ｖｔｌよりも少なくなると、ノード２０５がローレベル（Ｌ）からハイレベル（Ｈ）に変化する。
【０１２７】
すると、切替制御回路２３３ａ内のセット・リセット回路を構成するＮＡＮＤ２０１の出力がローレベル（Ｌ）からハイレベル（Ｈ）に変化し、セット・リセット回路が動作する。
【０１２８】
セット・リセット回路が動作すると、ＩＮＶ２００１からの出力であるノード２０８の電圧（Ｖｓｔ３）が再びハイレベル（Ｈ）になり、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０１およびＰ３０２のゲート電圧を過電流保護動作前と同様の状態に復帰させることができる。
【０１２９】
また、図８（ｂ）の場合にも、図６（ｂ）の場合と同様に、図９の（ｂ）〜（ｔ）から、一旦、ノード２０８の信号Ｖｓｔ３が出力されて過電流保護の動作に入っても、モニタ出力用素子３２０のみの出力電流Ｉｏｕｔの出力電流値を監視し、その電流値が過電流保護を解除するレベル以下になった場合には、ノード２０８の信号Ｖｓｔ３の出力を停止させることで、（ｄ）の合計出力電圧Ｖｏｕｔを復帰させることができることがわかる。
【０１３０】
このように本実施形態の過電流保護回路も、第１および第２の実施形態と同様に、過電流保護の動作を実施した後に、出力電流Ｉｏｕｔが過電流状態でなくなった場合には、初期状態から立ち上げなくとも、自動的に出力電圧Ｖｏｕｔを回復させることができ、また、パワーダウン信号ＰＤがローレベル（Ｌ）になった直後には、すぐに過電流保護回路部２０２を動作させず、合計出力電圧Ｖｏｕｔが比較用電圧値であるノード２０９の電圧値よりも高い電圧になるまでは、過電流保護の動作は実施しないようにして、電圧立ち上げ時の誤動作を避けることができる。
【０１３１】
また、本実施形態では、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０１とＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０３とでカレントミラー回路を構成し、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０３を流れる電流Ｉｄｓ（Ｐ２０３）と、定電流源Ｉ２０１の電流を比較することで過電流を検出している。さらに、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０１とＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０４とでカレントミラー回路を構成し、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０２とＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０５とでカレントミラー回路を構成しており、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０４を流れる電流Ｉｄｓ（Ｐ２０４）とＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０５を流れる電流Ｉｄｓ（Ｐ２０５）の和電流と、定電流源Ｉ２０２の電流を比較することで電流を検出し、過電流保護状態からＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０１を復帰させるため役立てている。
【０１３２】
従って、本実施形態は、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０１をオフさせる合計出力電流Ｉｏｕｔが、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０３を流れる電流Ｉｄｓ（Ｐ２０３）と、定電流源Ｉ２０１の定電流値と、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０１とＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０３との電流出力能力比（ディメンジョン比）により決定されることから、合計出力電流の規格値を定めて短絡保護を実施する場合に適している。また、本実施形態では、電圧値ではなく電流値で過電流状態を検出するので、電源電圧Ｖｄｄが比較的低い場合であっても、電源電圧Ｖｄｄが比較的高い場合と同様なタイミングで過電流保護状態に移行させることができるので、後段の回路に与えるダメージを軽減させることができる。
【０１３３】
第４の実施形態．
上記した第１の実施形態では、合計出力電流Ｉｏｕｔの値を電圧変化で捉えるようにし、過電流状態になると電圧降下が発生することから、合計出力電圧Ｖｏｕｔの電圧値を、比較用電圧値（ノード２０９の電圧）と比較して、過電流保護動作を実施させる信号Ｖｓｔ１を出力させ、第３の実施形態では、カレントミラー回路と定電流源の電流を比較することで電流を検出して、過電流保護動作を実施させる信号Ｖｓｔ３を出力させていたが、以下に説明する第４の実施形態では、上記した両者を同時に組み合わせて実施する場合について説明する。
【０１３４】
図１０は、本発明の第４の実施形態の過電流保護回路が第３の実施形態と異なる部分を抜粋して示す回路図である。
図１０（ａ）は、概略的に言えば、図８（ａ）の過電流保護回路部２０２内の出力電流監視回路２３２と切替制御回路２３３に図２の出力切替回路２３０を追加し、切替制御回路２３３内に出力電流監視回路２３２の出力と出力切替回路２３０をＡＮＤ演算するＡＮＤ回路を追加した回路である。
【０１３５】
図１０（ａ）の出力切替回路２３４は、図２の出力切替回路２３０のＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０３がＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０７に変更され、図２のインバータＩＮＶ２００１がインバータＩＮＶ２０４に変更されてその出力がノード２１０に変更されている以外は同様である。
【０１３６】
また、図１０（ａ）の出力電流監視回路２３２は図８（ａ）の出力電流監視回路２３２と全く同様であり、図１０（ａ）の切替制御回路２３６は、上記したようにＮＡＮＤ２０１とＮＡＮＤ２０２からなるセット・リセット回路の内の、ＮＡＮＤ２０２へのインバータＩＮＶ２０３からの入力と、出力切替回路２３４のノード２１０の入力のＡＮＤ回路であるＡＮＤ２０１が追加され、ＡＮＤ２０１の出力がノード２１１となり、このノード２１１の電圧がＮＡＮＤ２０２に入力されるように変更されている。それ以外は、図８（ａ）の切替制御回路２３３と同様である。
【０１３７】
図１０（ｂ）の切替制御回路２３６ａは、図８（ａ）に対する図８（ｂ）の場合と同様に、図１０（ａ）の切替制御回路２３６にイニシャルリセット回路４００を追加した場合である。
【０１３８】
イニシャルリセット回路４００は、第１〜第３の実施形態で説明した回路と同様な回路であり、参照電圧Ｖｒｅｆと立ち上がり検出用の電圧Ｖｇｐとが比較され、電圧Ｖｇｐの値が参照電圧Ｖｒｅｆの値よりも大きくなった場合に信号電圧Ｖｒｓをノード２０７に出力する回路である。
【０１３９】
図１０（ｂ）の切替制御回路２３６ａ内では、図１０（ａ）のインバータＩＮＶ２００１の代わりに、ＮＡＮＤ２０３が設けられている。ＮＡＮＤ２０３は、ＮＡＮＤ２０２の出力電圧と、信号電圧Ｖｒｓが入力されて、信号Ｖｓｔ４（オン）をノード２０８に出力する。他の動作は、図１０（ａ）の場合と同様であり、電圧Ｖｇｐが参照電圧Ｖｒｅｆよりも大きな値になるまでは、信号Ｖｓｔ４（オン）をノード２０８に出力せず、過電流保護動作を実施させない。
【０１４０】
図１１、図１２は、図１０（ｂ）に示した回路の各部の電圧及び電流の状態を示すタイミングチャートである。図１１が電源電圧Ｖｄｄが比較的低い場合の図１０（ｂ）に示した回路のタイミングチャートであり、図１１が電源電圧Ｖｄｄが比較的高い場合の図１０（ｂ）に示した回路のタイミングチャートである。
【０１４１】
図１１、図１２では、（ａ）がパワーダウン信号ＰＤであり、（ｂ）がクロック信号ＣＫであり、（ｃ）が反転信号ＰＤ２Ｎであり、（ｄ）が合計出力電圧Ｖｏｕｔであり、（ｅ）が制御電圧Ｖｃ２であり、（ｆ）が制御電圧Ｖｃ１であり、（ｇ）がノード２０２の電圧であり、（ｈ）がノード２０３の電圧であり、（ｉ）がノード２０４の電圧であり、（ｊ）がノード２０５の電圧であり、（ｋ）がノード２０６の電圧であり、（ｌ）がノード２０７の電圧Ｖｒｓであり、（ｍ）がノード２０８の信号Ｖｓｔ４であり、（ｎ）がノード２０９の電圧であり、（ｏ）がノード２１０の電圧であり、（ｐ）がノード２１１の電圧である。
【０１４２】
また、図１１、図１２の（ｑ）が負荷の電流源回路Ｉ４０１の電流値であり、（ｒ）がＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０３の出力電流値であり、（ｓ）がＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０４の出力電流値であり、（ｔ）がＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０５の出力電流値であり、（ｕ）が主出力用素子３１０であるＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０１の出力電流値であり、（ｖ）がモニタ出力用素子３２０であるＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０２の出力電流値であり、（ｗ）が上記した（ｕ）と（ｖ）の出力を合計した合計出力電流Ｉｏｕｔの出力電流値である。
【０１４３】
図１１の（ａ）〜（ｍ）は、図９の（ａ）〜（ｍ）と同様であり、また、図１１の（ｎ）、（ｏ）は、図５の（ｉ）、（ｊ）と同様であり、さらに、図１１の（ｑ）〜（ｗ）は、図９の（ｎ）〜（ｔ）と同様である。電源電圧Ｖｄｄが比較的低い場合の本実施形態に独特となる信号は（ｐ）の信号であり、図１０の切替制御回路２３６（２３６ａ）のＡＮＤ２０１の出力であるノード２１１の信号である。
【０１４４】
電源電圧Ｖｄｄが比較的高い場合の図１２では、（ｉ）のノード２０４の出力、（ｋ）のノード２０６の出力、（ｏ）のノード２１０の出力、（ｐ）のノード２１１の出力が図１１と異なる。図１１では存在した（ｉ）のノード２０４の出力が図１２では無くなっており、（ｋ）のノード２０６の出力は図１１よりも図１２の方がパルス幅が広くなっている。（ｏ）のノード２１０の出力は図１１よりも図１２の方がパルス幅が広くなっており、（ｐ）のノード２１１の出力には（ｉ）のノード２０４の出力と（ｏ）のノード２１０の出力の違いがＡＮＤ演算でそのまま表れている。
【０１４５】
電源電圧Ｖｄｄが比較的高い場合には、図１２（ｄ）に示したように、第１の実施形態と同様な出力切替回路２３４の出力により、出力電圧Ｖｏｕｔを用いて、素早く過電流保護状態への移行、および、過電流保護状態から通常状態への復帰を実施することができる。しかし、電源電圧Ｖｄｄが比較的高い場合には、出力電圧Ｖｏｕｔにより過電流保護状態に移行しようとすると、図１１（ｄ）に示したように、図１２（ｄ）に示した場合よりも移行が遅れる。過電流保護を実施する場合には、例えば、後段回路に与えるダメージを減少させることができるので、わずかな時間でも早く保護状態に移行できることが望ましいが、出力電圧Ｖｏｕｔのみにより過電流保護状態に移行しようとすると遅れることになる。しかし、図１１の（ｐ）のノード２１１に示したように、本実施形態では、電源電圧Ｖｄｄが比較的低い場合には、第３の実施形態と同様にカレントミラー回路と定電流源の電流を比較することで電流を検出して、過電流保護動作を実施させる信号Ｖｓｔ４を出力させることができるので、電源電圧Ｖｄｄが比較的高い場合と同様なタイミングで過電流保護状態に移行させることができる。
【０１４６】
このように本実施形態の過電流保護回路も、第１〜第３の実施形態と同様に、過電流保護の動作を実施した後に、出力電流Ｉｏｕｔが過電流状態でなくなった場合には、初期状態から立ち上げなくとも、自動的に出力電圧Ｖｏｕｔを回復させることができ、また、パワーダウン信号ＰＤがローレベル（Ｌ）になった直後には、すぐに過電流保護回路部２０３を動作させず、合計出力電圧Ｖｏｕｔが比較用電圧値であるノード２０９の電圧値よりも高い電圧になるまでは、過電流保護の動作は実施しないようにして、電圧立ち上げ時の誤動作を避けることができる。また、本実施形態では、電源電圧Ｖｄｄが比較的低い場合であっても、電源電圧Ｖｄｄが比較的高い場合と同様なタイミングで過電流保護状態に移行させることができるので、後段の回路に与えるダメージを軽減させることができる。
【０１４７】
また、電源電圧Ｖｄｄが比較的高い場合には、切替制御回路２３６の出力が第１の実施形態と同様になるため、電源電圧Ｖｄｄが上昇した場合、主出力用素子３１０内のＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０１の出力を停止させるために必要となる過電流値と通常電流値とのレベル差を減少させることができ、電源電圧Ｖｄｄの上昇時には、より早く過電流保護状態に移行することができ、例えば、熱抵抗が大きいパッケージに内蔵されることから、電源電圧Ｖｄｄの変化の大きい場合等でも、安全に過電流保護を実施することができる。
【０１４８】
電源電圧Ｖｄｄが比較的低い場合には、切替制御回路２３６の出力が第３の実施形態と同様になるため、合計出力電流Ｉｏｕｔが、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０３を流れる電流Ｉｄｓ（Ｐ２０３）と、定電流源Ｉ２０１の定電流値と、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０１とＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０３との電流出力能力比（ディメンジョン比）により決定され、合計出力電流の規格値を定めて短絡保護を実施する場合に適し、電源電圧Ｖｄｄが比較的高い場合と同様なタイミングで過電流保護状態に移行させて、後段の回路に与えるダメージを軽減させることができる。
【０１４９】
第５の実施形態．
上記した第２の実施形態では、合計出力電流Ｉｏｕｔの値と定電流源Ｉ２０１の電流を比較して、過電流保護動作を実施させる信号Ｖｓｔ２を出力させ、第３の実施形態では、カレントミラー回路と定電流源の電流を比較することで電流を検出して、過電流保護動作を実施させる信号Ｖｓｔ３を出力させていたが、以下に説明する第５の実施形態では、上記した両者を同時に組み合わせて実施する場合について説明する。
【０１５０】
図１３は、本発明の第５の実施形態の過電流保護回路が第４の実施形態と異なる部分を抜粋して示す回路図である。
図１３の過電流保護回路部２０４は、概略的に言えば、図１０（ａ）の過電流保護回路部２０３内の出力電流監視回路２３２と切替制御回路２３６を残し、出力切替回路２３４を図６の出力切替回路２３１と同様な出力切替回路２３７に変更した回路である。
【０１５１】
図１３の出力切替回路２３７は、図６の出力切替回路２３１のＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０３がＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０７に変更され、図６の直列に並んだインバータＩＮＶ２０１〜インバータＩＮＶ２００１がバッファＢｕｆ２０４に変更されて、その出力がノード２１０に変更されている以外は同様である。バッファＢｕｆ２０４は、所定のしきい値を有しており、入力側の電圧がしきい値電圧以上になると、出力をローレベル（Ｌ）からハイレベル（Ｈ）に変化させる素子である。
【０１５２】
また、図１３の出力電流監視回路２３２と切替制御回路２３６は、図１０の出力電流監視回路２３２と切替制御回路２３６と同様であり、それ以外も、図１０の過電流保護回路部２０３と同様である。
【０１５３】
また、図１３にイニシャルリセット回路４００を追加した場合の回路については、図１０（ｂ）に示したイニシャルリセット回路４００を図１３に示した回路に追加すればよい。
【０１５４】
図１４、図１５は、図１３に示した回路に図１０（ｂ）に示したイニシャルリセット回路４００を追加した場合の各部の電圧及び電流の状態を示すタイミングチャートである。図１４が電源電圧Ｖｄｄが比較的低い場合の図１３の回路のタイミングチャートであり、図１５が電源電圧Ｖｄｄが比較的高い場合の図１３の回路のタイミングチャートである。
【０１５５】
図１４、図１５では、（ａ）がパワーダウン信号ＰＤであり、（ｂ）がクロック信号ＣＫであり、（ｃ）が反転信号ＰＤ２Ｎであり、（ｄ）が合計出力電圧Ｖｏｕｔであり、（ｅ）が制御電圧Ｖｃ２であり、（ｆ）が制御電圧Ｖｃ１であり、（ｇ）がノード２０２の電圧であり、（ｈ）がノード２０３の電圧であり、（ｉ）がノード２０４の電圧であり、（ｊ）がノード２０５の電圧であり、（ｋ）がノード２０６の電圧であり、（ｌ）がノード２０７の電圧Ｖｒｓであり、（ｍ）がノード２０８の信号Ｖｓｔ５であり、（ｎ）がノード２０９の電圧であり、（ｏ）がノード２１０の電圧であり、（ｐ）がノード２１１の電圧である。
【０１５６】
また、図１４、図１５の（ｑ）が負荷の電流源回路Ｉ４０１の電流値であり、（ｒ）がＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０３の出力電流値であり、（ｓ）がＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０４の出力電流値であり、（ｔ）がＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０５の出力電流値であり、（ｕ）がＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０７の出力電流値であり、（ｖ）が主出力用素子３１０であるＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０１の出力電流値であり、（ｗ）がモニタ出力用素子３２０であるＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０２の出力電流値であり、（ｘ）が上記した（ｕ）と（ｖ）の出力を合計した合計出力電流Ｉｏｕｔの出力電流値である。
【０１５７】
図１４の（ａ）〜（ｍ）は、図１１の（ａ）〜（ｍ）と同様であり、また、図１４の（ｎ）、（ｕ）は、図７の（ｉ）、（ｌ）と同様であり、さらに、図１４の（ｏ）〜（ｔ）、（ｖ）〜（ｘ）は、図１１の（ｏ）〜（ｗ）と同様である。また、図１４の（ｐ）は図１１の（ｐ）と同様である。なお、図１４の（ｎ）のバッファＢｕｆ２０４のしきい値電圧は、図７の（ｉ）では、インバータＩＮＶ２０１のしきい値電圧になっている。
【０１５８】
電源電圧Ｖｄｄが比較的高い場合の図１５では、図１２に対する図１１の場合と同様に、（ｉ）のノード２０４の出力、（ｋ）のノード２０６の出力、（ｏ）のノード２１０の出力、（ｐ）のノード２１１の出力が図１４と異なる。図１４では存在した（ｉ）のノード２０４の出力が図１５では無くなっており、（ｋ）のノード２０６の出力は図１４よりも図１５の方がパルス幅が広くなっている。（ｏ）のノード２１０の出力は図１４よりも図１５の方がパルス幅が広くなっており、（ｐ）のノード２１１の出力には（ｉ）のノード２０４の出力と（ｏ）のノード２１０の出力の違いがＡＮＤ演算でそのまま表れている。
【０１５９】
電源電圧Ｖｄｄが比較的高い場合には、図１４（ｄ）に示したように、第２の実施形態と同様な出力切替回路２３７の出力により、出力電流Ｉｏｕｔを用いて、素早く過電流保護状態への移行、および、過電流保護状態から通常状態への復帰を実施することができる。しかし、電源電圧Ｖｄｄが比較的高い場合には、出力電流Ｉｏｕｔにより過電流保護状態に移行しようとすると、図１４（ｄ）に示したように、図１５（ｄ）に示した場合よりも移行が遅れる。過電流保護を実施する場合には、例えば、後段回路に与えるダメージを減少させることができるので、わずかな時間でも早く保護状態に移行できることが望ましいが、出力電流Ｉｏｕｔのみにより過電流保護状態に移行しようとすると遅れることになる。しかし、図１４の（ｐ）のノード２１１に示したように、本実施形態では、電源電圧Ｖｄｄが比較的低い場合には、第３の実施形態と同様にカレントミラー回路と定電流源の電流を比較することで電流を検出して、過電流保護動作を実施させる信号Ｖｓｔ５を出力させることができるので、電源電圧Ｖｄｄが比較的高い場合と同様なタイミングで過電流保護状態に移行させることができる。
【０１６０】
このように本実施形態の過電流保護回路も、第１〜第４の実施形態と同様に、過電流保護の動作を実施した後に、出力電流Ｉｏｕｔが過電流状態でなくなった場合には、初期状態から立ち上げなくとも、自動的に出力電圧Ｖｏｕｔを回復させることができ、また、パワーダウン信号ＰＤがローレベル（Ｌ）になった直後には、すぐに過電流保護回路部２０４を動作させず、合計出力電圧Ｖｏｕｔが比較用電圧値であるノード２０９の電圧値よりも高い電圧になるまでは、過電流保護の動作は実施しないようにして、電圧立ち上げ時の誤動作を避けることができる。また、本実施形態では、電源電圧Ｖｄｄが比較的低い場合であっても、電源電圧Ｖｄｄが比較的高い場合と同様なタイミングで過電流保護状態に移行させることができるので、後段の回路に与えるダメージを軽減させることができる。
【０１６１】
また、電源電圧Ｖｄｄが比較的高い場合には、切替制御回路２３６の出力が第２の実施形態と同様になるため、電源電圧Ｖｄｄが上昇した場合、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０１の出力を停止させるために必要となる過電流値と通常電流値とのレベル差を減少させることができ、電源電圧Ｖｄｄの上昇時により早く過電流保護状態に移行でき、電源電圧Ｖｄｄの変化の大きい場合等でも、安全に過電流保護を実施することができ、参照電圧を変化させる要素として、抵抗素子Ｒ２０１の材質により決定される温度係数の反比例定数を含ませることができ、例えば、抵抗素子Ｒ２０１の材質に温度係数が正である材質を用いることで、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０１の温度上昇による電流能力の低下を緩和することができる。
【０１６２】
電源電圧Ｖｄｄが比較的低い場合には、切替制御回路２３６の出力が第３の実施形態と同様になるため、合計出力電流Ｉｏｕｔが、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０３を流れる電流Ｉｄｓ（Ｐ２０３）と、定電流源Ｉ２０１の定電流値と、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０１とＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０３との電流出力能力比（ディメンジョン比）により決定され、合計出力電流の規格値を定めて短絡保護を実施する場合に適し、電源電圧Ｖｄｄが比較的高い場合と同様なタイミングで過電流保護状態に移行させて、後段の回路に与えるダメージを軽減させることができる。
【０１６３】
第６の実施形態．
上記した第１〜第５の実施形態では、合計出力電圧Ｖｏｕｔ、合計出力電流Ｉｏｕｔ、あるいは、制御電圧Ｖｃ１およびＶｃ２を用いて過電流状態を検出し、過電流状態から復帰させることができた。ところで、過電流状態になると、最も顕著に表れるのは、電力素子や抵抗素子等の発熱である。そこで、以下に示す第６の実施形態では、発熱状況により間接的に過電流状態を検出し、また、復帰させる場合について説明する。
【０１６４】
図１６は、本発明の第６の実施形態の過電流保護回路が第２の実施形態と異なる部分を抜粋して示す回路図である。
図１６（ａ）の過電流保護回路部２０５は、概略的に言えば、図６（ａ）の過電流保護回路部２０１内の出力切替回路２３１を発熱が検出できるように出力切替回路２３８に変更し、出力回路部３０１内では、主出力用素子３１０を構成するＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０１の近傍に、発熱検出用のＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０３を追加した回路と言える。
【０１６５】
図１６の出力切替回路２３８は、ソースが電源電圧Ｖｄｄに接続され、ゲートがノード２００（制御電圧Ｖｃ２）に接続され、ドレインが別のＮ型ＭＯＳ−ＦＥＴ素子Ｎ２０１のドレインに接続されるＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０３を備えている。
【０１６６】
Ｎ型ＭＯＳ−ＦＥＴ素子Ｎ２０１は、ドレインがＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０３のドレインと接続され、ソースはＧＮＤに接続され、ゲートは別のＮ型ＭＯＳ−ＦＥＴ素子Ｎ２０２のゲートに接続される。
【０１６７】
Ｎ型ＭＯＳ−ＦＥＴ素子Ｎ２０２は、ドレイン（ノード２０９）が出力回路部３０１内のＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０３のドレインと接続され、ソースはＧＮＤに接続され、ゲートはＮ型ＭＯＳ−ＦＥＴ素子Ｎ２０１のゲートに接続される。
【０１６８】
Ｎ型ＭＯＳ−ＦＥＴ素子Ｎ２０１のゲートとＮ型ＭＯＳ−ＦＥＴ素子Ｎ２０２のゲートは接続されると共に、パワーダウン信号の反転信号ＰＤＮにより接続されるスイッチＳＷ２０３を介してＮ型ＭＯＳ−ＦＥＴ素子Ｎ２０１のドレインとも接続され、別のＮ型ＭＯＳ−ＦＥＴ素子Ｎ２０３のドレインにも接続される。
【０１６９】
Ｎ型ＭＯＳ−ＦＥＴ素子Ｎ２０３は、ドレインがＮ型ＭＯＳ−ＦＥＴ素子Ｎ２０１とＮ型ＭＯＳ−ＦＥＴ素子Ｎ２０２のゲートと接続され、ソースはＧＮＤに接続され、ゲートはパワーダウン信号ＰＤに接続される。
【０１７０】
Ｎ型ＭＯＳ−ＦＥＴ素子Ｎ２０２のドレイン出力であるノード２０９は、パワーダウン信号の反転信号ＰＤＮにより接続されるスイッチＳＷ２０３を介してバッファＢｕｆ２０１の入力側と、別のＮ型ＭＯＳ−ＦＥＴ素子Ｎ２０４のドレインにも接続される。
【０１７１】
Ｎ型ＭＯＳ−ＦＥＴ素子Ｎ２０４は、ドレインがバッファＢｕｆ２０１の入力側と接続され、ソースはＧＮＤに接続され、ゲートはパワーダウン信号ＰＤに接続される。
【０１７２】
バッファＢｕｆ２０１は、所定のしきい値を有しており、入力側の電圧がしきい値電圧以上になると、出力をローレベル（Ｌ）からハイレベル（Ｈ）に変化させる素子であり、出力側がノード２１０となる。
【０１７３】
ノード２１０には、直列にインバータＩＮＶ２００１が接続され、インバータＩＮＶ２００１の出力側がノード２０８となり、出力信号がＶｓｔ６となる。
【０１７４】
出力回路部３０１内のＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０３は、上記したように、主出力用素子３１０を構成するＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０１およびモニタ出力用素子３２０を構成するＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０１の近傍に、各々の素子の発熱が検出できるように配置され、ソースは電源電圧Ｖｄｄに接続され、ゲートはノード２００（制御電圧Ｖｃ２）に接続され、ドレインは出力切替回路２３８内のＮ型ＭＯＳ−ＦＥＴ素子Ｎ２０２のドレインに接続される。
【０１７５】
図１６（ｂ）の切替制御回路２３８ａは、図６（ａ）に対する図６（ｂ）の場合と同様に、図１６（ａ）の切替制御回路２３８にイニシャルリセット回路４００を追加した場合である。
【０１７６】
イニシャルリセット回路４００は、第１〜第５の実施形態で説明した回路と同様な回路であり、参照電圧Ｖｒｅｆと立ち上がり検出用の電圧Ｖｇｐとが比較され、電圧Ｖｇｐの値が参照電圧Ｖｒｅｆの値よりも大きくなった場合に信号電圧Ｖｒｓをノード２０７に出力する回路である。
【０１７７】
図１６（ｂ）の切替制御回路２３８ａ内では、図１６（ａ）のインバータＩＮＶ２００１の代わりに、ＮＡＮＤ２０１が設けられている。ＮＡＮＤ２０１は、バッファＢｕｆ２０１（ノード２１０）の出力電圧と、信号電圧Ｖｒｓ（ノード２０７）が入力されて、信号Ｖｓｔ６（オン）をノード２０８に出力する。他の動作は、図１６（ａ）の場合と同様であり、電圧Ｖｇｐが参照電圧Ｖｒｅｆよりも大きな値になるまでは、信号Ｖｓｔ６（オン）をノード２０８に出力せず、過電流保護動作（本実施形態の場合は加熱保護動作による間接的な過電流保護動作）を実施させない。その他の構成は、図６（ａ）の過電流保護回路部２０１と同様である。
【０１７８】
図１７は、図１６（ｂ）に示した回路の各部の電圧及び電流の状態を示すタイミングチャートである。
図１７では、（ａ）がパワーダウン信号ＰＤであり、（ｂ）がクロック信号ＣＫであり、（ｃ）が反転信号ＰＤ２Ｎであり、（ｄ）が合計出力電圧Ｖｏｕｔであり、（ｅ）が制御電圧Ｖｃ２であり、（ｆ）が制御電圧Ｖｃ１であり、（ｇ）がノード２０７の電圧Ｖｒｓであり、（ｈ）がノード２０８の信号Ｖｓｔ６であり、（ｉ）がノード２０９の電圧であり、（ｊ）がノード２１０の電圧である。
【０１７９】
また、図１７の（ｋ）が負荷の電流源回路Ｉ４０１の電流値であり、（ｌ）がＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０３の出力電流値であり、（ｍ）がＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０３の出力電流値であり、（ｎ）がＮ型ＭＯＳ−ＦＥＴ素子Ｎ２０２の出力電流値であり、（ｏ）がＮ型ＭＯＳ−ＦＥＴ素子Ｎ２０２の出力電流値からＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０３の出力電流値を減算した値であり、（ｐ）が主出力用素子３１０であるＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０１の出力電流値であり、（ｑ）がモニタ出力用素子３２０であるＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０２の出力電流値であり、（ｒ）が上記した（ｐ）と（ｑ）の出力を合計した合計出力電流Ｉｏｕｔの出力電流値である。
【０１８０】
図１７の（ａ）〜（ｈ）、（ｊ）、（ｋ）、（ｐ）〜（ｒ）は、図７の（ａ）〜（ｈ）、（ｊ）、（ｋ）、（ｍ）〜（ｏ）と同様である。図１７では、（ｉ）のノード２０９の出力と、（ｌ）〜（ｏ）の出力が図７と異なる。
【０１８１】
出力回路部３０１内のＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０３と、出力切替回路２３８内のＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０３は、カレントミラー回路となっており、また、出力回路部３０１内のＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０３とＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０２もカレントミラー回路となっている。また、切替制御回路２３８内では、Ｎ型ＭＯＳ−ＦＥＴ素子Ｎ２０１のゲートとＮ型ＭＯＳ−ＦＥＴ素子Ｎ２０２のゲートは接続されてカレントミラー回路となっている。
【０１８２】
従って、出力回路部３０１内のＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０３には、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０３とＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０２との電流出力能力の違い（ディメンジョン比）に比例した負荷電流Ｉｄｓ（Ｐ３０３）が流れる。
【０１８３】
また、出力切替回路２３８内のＰ型ＭＯＳ−ＦＥＴ素子Ｐ２０３には、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０３とＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０２との電流出力能力の違い（ディメンジョン比）に比例した負荷電流Ｉｄｓ（Ｐ２０３）が流れる。
【０１８４】
そして、負荷電流Ｉｄｓ（Ｐ２０３）は、Ｎ型ＭＯＳ−ＦＥＴ素子Ｎ２０１にも流れるので、Ｎ型ＭＯＳ−ＦＥＴ素子Ｎ２０２には、Ｎ型ＭＯＳ−ＦＥＴ素子Ｎ２０１とＮ型ＭＯＳ−ＦＥＴ素子Ｎ２０２のカレントミラー比に比例した電流が流れる。
【０１８５】
ここで、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０３とＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０２とのディメンジョン比を１以下にするか、あるいは、Ｎ型ＭＯＳ−ＦＥＴ素子Ｎ２０１とＮ型ＭＯＳ−ＦＥＴ素子Ｎ２０２のカレントミラー比を１以下にすると、負荷電流Ｉｄｓ（Ｐ３０３）よりも、Ｎ型ＭＯＳ−ＦＥＴ素子Ｎ２０２の負荷電流Ｉｄｓ（Ｎ２０２）を小さくすることができる｛Ｉｄｓ（Ｎ２０２）＜Ｉｄｓ（Ｐ３０３）｝。この場合には、ノード２０９は電源電圧Ｖｄｄの電圧レベルまで引き上げられる。
【０１８６】
主出力用素子３１０であるＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０１およびモニタ出力用素子３２０であるＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０２に過電流が流れると、各素子は発熱し、近傍の温度も上昇する。従って、それらの素子の近傍に配置されたＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０３の温度も上昇する。すると、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０３のコンダクタンスｇｍが低下し、負荷電流Ｉｄｓ（Ｐ３０３）が減少する。そして、負荷電流Ｉｄｓ（Ｐ３０３）よりも、Ｎ型ＭＯＳ−ＦＥＴ素子Ｎ２０２の負荷電流Ｉｄｓ（Ｎ２０２）が小さくならなくなる｛Ｉｄｓ（Ｎ２０２）≧Ｉｄｓ（Ｐ３０３）｝と、ノード２０９は電源電圧Ｖｄｄの電圧レベルから低下し始める。
【０１８７】
ノード２０９の電圧が低下してバッファＢｕｆ２０１のしきい値電圧よりも低くなると、バッファＢｕｆ２０１の出力（ノード２１０）はハイレベル（Ｈ）からローレベル（Ｌ）に変化する。すると、インバータＩＮＶ２００１（又はＮＡＮＤ２０１）の出力（ノード２０８：Ｖｓｔ６）も、ハイレベル（Ｈ）からローレベル（Ｌ）に変化してスイッチＳＷ２０１をオフし、ノード２０１の電圧を電源電圧Ｖｄｄの電圧レベルまで引き上げる。以下の動作は、第１〜第５の実施形態と同様に過電流保護動作が実施される。
【０１８８】
次に、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０１およびＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０２の過電流状態が解消されて、発熱が低下し、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０３の温度が低下した場合、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０３のコンダクタンスｇｍが上昇し、負荷電流Ｉｄｓ（Ｐ３０３）が増加する。そして、負荷電流Ｉｄｓ（Ｐ３０３）よりも、Ｎ型ＭＯＳ−ＦＥＴ素子Ｎ２０２の負荷電流Ｉｄｓ（Ｎ２０２）が小さくなる｛Ｉｄｓ（Ｎ２０２）＜Ｉｄｓ（Ｐ３０３）｝と、ノード２０９は電源電圧Ｖｄｄの電圧レベルに戻る。
【０１８９】
すると、バッファＢｕｆ２０１の出力（ノード２１０）はローハイレベル（Ｌ）からハイレベル（Ｈ）に変化し、インバータＩＮＶ２００１（又はＮＡＮＤ２０１）の出力（ノード２０８：Ｖｓｔ６）も、ローレベル（Ｌ）からハイレベル（Ｈ）に変化してスイッチＳＷ２０１がオンされ、ノード２０１の電圧が通常の制御電圧Ｖｃ１のレベルに戻り、過電流保護動作が停止される。
【０１９０】
なお、本実施形態では、主出力用素子３１０であるＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０１をオフさせる場合と再びオンさせる場合の負荷電流Ｉｏｕｔの値は、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ２０３とＰ型ＭＯＳ−ＦＥＴ素子Ｐ３０３とのディメンジョン比、Ｎ型ＭＯＳ−ＦＥＴ素子Ｎ２０１とＮ型ＭＯＳ−ＦＥＴ素子Ｎ２０２のカレントミラー比、電源電圧Ｖｄｄの値、および、パッケージの熱抵抗比により決定する。また、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０１がオフ状態で、過電流保護動作が実施状態の負荷電流Ｉｏｕｔの値は、電源電圧Ｖｄｄの値と、Ｐ型ＭＯＳ−ＦＥＴ素子Ｐ３０２の電流出力能力により決定する。
【０１９１】
このように本実施形態の過電流保護回路では、温度（発熱）検出によって間接的に第１〜第５の実施形態と同様な過電流保護動作を実施し、過電流保護の動作を実施した後に、温度が低下した場合には、間接的に出力電流Ｉｏｕｔが過電流状態でなくなったと判断して、初期状態から立ち上げなくとも、自動的に出力電圧Ｖｏｕｔを回復させることができる。また、パワーダウン信号ＰＤがローレベル（Ｌ）になった直後には、すぐに過電流保護回路部２０５を動作させず、合計出力電圧Ｖｏｕｔが比較用電圧値であるノード２０９の電圧値よりも高い電圧になるまでは、過電流保護の動作は実施しないようにして、電圧立ち上げ時の誤動作を避けることができる。
【０１９２】
また、本実施形態では、過電流により生じる局所的な温度上昇を検知して過電流保護動作を実施することができるので、電源電圧Ｖｄｄの変化が大きく、熱抵抗が大きいパッケージに回路が内蔵される場合に加えて、動作温度範囲が広い場合でも、局所的な温度上昇検出により確実に過電流保護状態に移行させることができるので、後段の回路に与えるダメージを軽減させることができる。
【０１９３】
また、上記した各実施形態の過電流保護回路は、例えば、少なくとも直流電源を供給する回路と共に集積回路の基板上に設けた場合、供給される直流電源が過電流状態になったことを検出して、過電流保護動作を実施し、過電流状態が解消されたら、過電流保護動作を自動的に解除することができる集積回路を供給することができる。
【０１９４】
また、集積回路として、特にレギュレータ等の直流電源用の集積回路に上記した各実施形態の過電流保護回路を設けた場合には、過電流保護動作を自動的に解除することができるレギュレータ用集積回路を供給することができる。
【０１９５】
【発明の効果】
上記のように本発明では、電源電圧の上昇により、主出力用素子の消費電力が増大するレベルよりも、主出力用素子の出力を停止させるために必要となる過電流値のレベル差の減少量が多いため、電源電圧の上昇時により早く過電流保護状態に移行させることができる。
【０１９６】
また、本発明では、熱抵抗が大きいパッケージに内蔵されて、電源電圧の変化が大きい場合でも、安全に過電流保護を実施することができる。
【０１９７】
また、本発明では、過電流保護の動作を実施した後に、出力電流が過電流状態でなくなった場合には、初期状態から立ち上げなくとも、自動的に出力電圧を回復させることができる。
【０１９８】
また、本発明では、パワーダウン信号がローレベル（Ｌ）になった直後には、過電流保護回路部を動作させず、出力電圧が比較用電圧値よりも高い電圧になってから、過電流保護が動作されるようにしたので、電圧立ち上げ時の誤動作を避けることができる。
【０１９９】
また、本発明では、出力電流値で過電流状態を検出することで、電源電圧が比較的低い場合であっても、電源電圧が比較的高い場合と同様なタイミングで過電流保護状態に移行させることができ、後段の回路に与えるダメージを軽減させることができる。
【０２００】
また、本発明では、出力電圧の電圧変化を検出するための参照電圧に１／抵抗絶対値を用いることで、参照電圧を変化させる要素として、抵抗の材質により決定される温度係数の反比例定数を含ませることができる。従って、抵抗の材質に温度係数が正である材質を用いることで、主出力用素子の温度上昇による電流能力の低下を緩和することができる。
【０２０１】
また、本発明では主出力用素子をオフさせる出力電流を、回路中の素子の電流出力能力比（ディメンジョン比）と、定電流源の定電流値により決定させることができ、合計出力電流の規格値を定めて短絡保護を実施する場合に適用することができる。
【０２０２】
また、本発明では、出力電流値を検出することによる過電流保護動作と、回路中の素子の電流出力能力比（ディメンジョン比）と定電流源の定電流値による過電流保護動作とを組み合わせて構成し、電源電圧の大小に対応させて適切な方の過電流保護動作を実施させることができる。
【０２０３】
また、本発明では、出力電圧を検出することによる過電流保護動作と、回路中の素子の電流出力能力比（ディメンジョン比）と定電流源の定電流値による過電流保護動作とを組み合わせて構成し、電源電圧の大小に対応させて適切な方の過電流保護動作を実施させることができる。
【０２０４】
また、本発明では、過電流により生じる局所的な温度上昇を検知して過電流保護動作を実施することができるので、電源電圧の変化が大きく、熱抵抗が大きいパッケージに回路が内蔵される場合に加えて、動作温度範囲が広い場合でも、局所的な温度上昇検出により確実に過電流保護状態に移行させることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態の過電流保護回路の要部を示すブロック図である。
【図２】 図１にブロック図で示した構成の詳細な回路の一例を示す図である。
【図３】 図１の回路にイニシャルリセット回路を追加した場合を示した図である。
【図４】 図２の回路にイニシャルリセット回路を追加した場合を示した図である。
【図５】 図４に示した回路の各部の電圧及び電流の状態を示すタイミングチャートである。
【図６】 （ａ）、（ｂ）は本発明の第２の実施形態の過電流保護回路が第１の実施形態と異なる部分を抜粋して示す回路図である。
【図７】 図６（ｂ）に示した回路の各部の電圧及び電流の状態を示すタイミングチャートである。
【図８】 （ａ）、（ｂ）は本発明の第３の実施形態の過電流保護回路が第２の実施形態と異なる部分を抜粋して示す回路図である。
【図９】 図８（ｂ）に示した回路の各部の電圧及び電流の状態を示すタイミングチャートである。
【図１０】 （ａ）、（ｂ）は本発明の第４の実施形態の過電流保護回路が第３の実施形態と異なる部分を抜粋して示す回路図である。
【図１１】 図１０（ｂ）に示した回路の各部の電圧及び電流の状態を示すタイミングチャートである。
【図１２】 図１０（ｂ）に示した回路の各部の電圧及び電流の状態を示すタイミングチャートである。
【図１３】 本発明の第５の実施形態の過電流保護回路が第４の実施形態と異なる部分を抜粋して示す回路図である。
【図１４】 図１３に示した回路に図１０（ｂ）に示したイニシャルリセット回路を追加した場合の各部の電圧及び電流の状態を示すタイミングチャートである。
【図１５】 図１３に示した回路に図１０（ｂ）に示したイニシャルリセット回路を追加した場合の各部の電圧及び電流の状態を示すタイミングチャートである。
【図１６】 （ａ）、（ｂ）は本発明の第６の実施形態の過電流保護回路が第２の実施形態と異なる部分を抜粋して示す回路図である。
【図１７】 図１６（ｂ）に示した回路の各部の電圧及び電流の状態を示すタイミングチャートである。
【図１８】 従来の過電流保護回路の要部を示すブロック図である。
【符号の説明】
１００ 直流電源回路部、 ２００ 過電流保護回路部、 ２１０、ＳＷ２０１〜ＳＷ２０３ スイッチ、 ２２０ 電圧引き上げ用素子、 ２３０ 出力切替回路、 ３００ 出力回路部、 ３１０ 主出力用素子、 ３２０ モニタ出力用素子、 ３３０ 抵抗素子、 Ｐ１０１〜Ｐ３０３ Ｐ型ＭＯＳ−ＦＥＴ素子、 Ｎ１０１〜Ｎ２０４ Ｎ型ＭＯＳ−ＦＥＴ素子、 Ｉ１０１〜Ｉ４０１ 電流源回路、 Ｒ２０１〜Ｒ２０２，Ｒ３０１〜Ｒ３０３、Ｒ４０１ 抵抗素子、 Ｃ４０１ コンデンサ、 ＣＯＭＰ２０１ コンパレータ、 ＩＮＶ１〜ＩＮＶ２００１ インバータ、 ＮＡＮＤ２０１〜ＮＡＮＤ２０３ ＮＡＮＤ論理素子、 ＳＮ−ＦＦ１ 同期型フリップフロップ、 ＡＮＤ２０１ ＡＮＤ論理素子、 Ｖｄｄ 電源電圧、 ＧＮＤ 設置電圧、 Ｖｃ１，Ｖｃ２ 制御電圧、 Ｖｏｕｔ （合計）出力電圧、 Ｉｏｕｔ （合計）出力電流、 Ｂｕｆ２０１、Ｂｕｆ２０４ バッファ。

Claims (9)

1. 直流電源回路からの制御電圧により出力制御される主出力用素子からの出力が過電流状態であることが検出された場合に、主出力用素子の制御電圧を電源電圧まで引き上げることで、主出力用素子からの出力を停止させて後段の回路を保護する過電流保護回路であって、
   直流電源回路からの制御電圧の出力経路を、主出力用経路に加えて、モニタ出力用経路を設けて２経路とし、
   主出力用経路の制御電圧を電源電圧まで引き上げる電圧引上用素子と、
   前記主出力用経路と、前記モニタ出力用経路とを電気的に切り離すスイッチ素子と、
   直流電源回路から主出力用経路を経由して入力される制御電圧により出力が制御される主出力用素子と、
   直流電源回路からモニタ出力用経路を経由して入力される制御電圧により出力が制御され、同じ制御電圧値が入力された場合の電流出力値が前記主出力用素子よりも小さいモニタ出力用素子と、
   前記主出力用素子と前記モニタ出力用素子の合計出力電流値を検出し、該合計出力電流値が過電流保護が必要である第１所定電流値よりも大きくなった場合に、前記スイッチ素子を切り離し、前記電圧引上用素子で制御電圧を電源電圧まで引き上げる信号を出力する出力切替回路を備え、
   前記出力切替回路は、制御電圧を電源電圧まで引き上げる信号を出力した後には、前記モニタ出力用素子のみの出力電流値を検出し、該出力電流値が過電流保護が必要でなくなる第２所定電流値よりも小さくなった場合に、前記電圧引上用素子で制御電圧を電源電圧まで引き上げる信号の出力を停止し、前記スイッチ素子を接続する
   ことを特徴とする過電流保護回路。
2. 前記出力切替回路は、前記出力電流値の検出を、該出力電流が抵抗回路を流れる際の出力電圧値により検出し、
   前記合計出力電流値による出力電圧値が比較用電圧値よりも小さくなった場合に、前記スイッチ素子を切り離し、前記電圧引上用素子で制御電圧を引き上げ、
   前記モニタ出力用素子のみの出力電流値による出力電圧値が比較用電圧値よりも大きくなった場合に、前記電圧引上用素子による制御電圧の引き上げを中止し、前記スイッチ素子を接続する
   ことを特徴とする請求項１に記載の過電流保護回路。
3. 前記出力切替回路は、電流源回路を有し、該電流源回路の電流と前記出力電流値とを比較して、該出力電流が前記電流源回路の電流よりも大きくなった場合に、前記スイッチ素子を切り離し、前記電圧引上用素子で制御電圧を引き上げ、
   前記モニタ出力用素子のみの出力電流値による出力電流値が前記電流源回路の電流よりも小さくなった場合に、前記電圧引上用素子による制御電圧の引き上げを中止し、前記スイッチ素子を接続する
   ことを特徴とする請求項１に記載の過電流保護回路。
4. 前記出力切替回路は、前記出力電流値の検出を、主出力用素子およびモニタ出力用素子を流れる電流と定電流源の定電流値との比較、および、主出力用素子と出力切替回路内の素子とのディメンジョン比を用いて実施する
   ことを特徴とする請求項１に記載の過電流保護回路。
5. 請求項２に記載した構成の出力切替回路と、請求項４に記載した出力切替回路の双方の構成要素を有し、電源電圧が比較的大きい場合に請求項２に記載した構成の出力切替回路用い、電源電圧が比較的小さい場合に請求項４に記載した構成の出力切替回路用いる
   ことを特徴とする過電流保護回路。
6. 請求項３に記載した構成の出力切替回路と、請求項４に記載した出力切替回路の双方の構成要素を有し、電源電圧が比較的大きい場合に請求項３に記載した構成の出力切替回路用い、電源電圧が比較的小さい場合に請求項４に記載した構成の出力切替回路用いる
   ことを特徴とする過電流保護回路。
7. 前記直流電源回路が立ち上がる時には、前記合計出力電流値による出力電圧値が前記比較用電圧値よりも大きくなるまでは、前記出力切替回路から前記制御電圧を電源電圧と同じ電圧レベルに引き上げる信号を出力させないイニシャルリセット回路を有する
   ことを特徴とする請求項２又は５に記載の過電流保護回路。
8. 請求項１〜７の何れか１項に記載した過電流保護回路を、少なくとも直流電源を供給する回路と共に集積回路の基板上に設ける
   ことを特徴とする集積回路。
9. 請求項１〜７の何れか１項に記載した過電流保護回路を、直流電源回路用の集積回路の基板上に設ける
   ことを特徴とする請求項８に記載の集積回路。

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