JP3693625B2 - 過電流保護回路およびその集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、例えば、定電圧を電子回路に供給する定電圧レギュレータの出力電流が過大になることを防止する過電流保護回路に関し、特に、一旦過電流保護回路が動作して主出力用素子が出力を停止した後、過電流状態が解消された場合に、自動的に主出力用素子の出力を復帰させる過電流保護回路に関する。
【0002】
【従来の技術】
図18は、従来の過電流保護回路の要部を示すブロック図である。
図18に示した直流電源回路部100は、直流の電源電圧Vddを任意の値の安定した直流の制御電圧Vc0に変換して出力する回路である。過電圧保護回路部800は、後述する出力回路部900からの出力電圧Voutの電流Ioutが過大(過電流状態)になったことを検出して、制御電圧Vc0を電源電圧Vddの電圧レベルに引き上げる(プルアップする)回路である。出力回路部900は、制御電圧Vc0により制御された出力電圧Voutを発生させる回路である。
【0003】
過電圧保護回路部800の中には、出力電圧Voutの電流Ioutを監視し、電流Ioutが過電流状態になった場合に出力停止信号Vst0を出力する出力停止回路820と、出力停止信号Vst0を受信した場合に制御電圧Vc0を電源電圧Vddの電圧レベルに引き上げる電圧引き上げ用素子810を有している。
【0004】
出力回路部900の中には、制御電圧Vc0を受けて出力電流Ioutを発生させる主出力用素子910と、出力電流Ioutを通電させて出力電圧Voutを得ることができる抵抗回路920とを有している。
【0005】
図18の過電流保護回路では、出力停止回路820が過電流状態であることから出力停止信号Vst0を出力し、電圧引上用素子810が動作して制御電圧Vc0が電源電圧Vddのレベルに引き上げられると、直流電源回路部100の内部の制御電圧Vc0を出力する素子が出力不能になり、制御電圧Vc0の出力が停止することにより、出力電圧Voutの出力を停止させ、過電流から自回路および後段の回路を保護していた。
【0006】
【発明が解決しようとする課題】
しかしながら、図18の過電流保護回路では、出力停止回路820から出力停止信号Vst0が出力され、電圧引上用素子810が動作して制御電圧Vc0が電源電圧Vddのレベルに引き上げられると、その状態が維持され、その後、例え、負荷電流が減少して出力電流Ioutが過電流状態でなくなっても、出力電圧Voutを回復させることができなかった。
【0007】
また、図18の過電流保護回路では、制御電圧Vc0が電源電圧Vddのレベルに引き上げられると、直流電源回路部100の内部の制御電圧Vc0を出力する素子が出力不能になるため、出力電圧Voutを復旧させるためには、過電流保護回路部800のみでなく、直流電源回路部100についても、リセット等のパワーダウンを実施してからパワーダウン解除を行い、初期状態から立ち上げる必要が生じていた。
【0008】
本発明は、上述した如き従来の問題を解決するためになされたものであって、一旦、電圧引上用素子810が動作した後に負荷電流が減少して出力電流Ioutが過電流状態でなくなった場合、初期状態から立ち上げることなく、自動的に出力電圧Voutを回復させることができる過電流保護回路を提供することを目的とする。
【0009】
【課題を解決するための手段】
上述の目的を達成するため、請求項1に記載した本発明の過電流保護回路は、直流電源回路からの制御電圧により出力制御される主出力用素子からの出力が過電流状態であることが検出された場合に、主出力用素子の制御電圧を電源電圧まで引き上げることで、主出力用素子からの出力を停止させて後段の回路を保護する過電流保護回路であって、直流電源回路からの制御電圧の出力経路を、主出力用経路に加えて、モニタ出力用経路を設けて2経路とし、主出力用経路の制御電圧を電源電圧まで引き上げる電圧引上用素子と、主出力用経路と、モニタ出力用経路とを電気的に切り離すスイッチ素子と、直流電源回路から主出力用経路を経由して入力される制御電圧により出力が制御される主出力用素子と、直流電源回路からモニタ出力用経路を経由して入力される制御電圧により出力が制御され、同じ制御電圧値が入力された場合の電流出力値が前記主出力用素子よりも小さいモニタ出力用素子と、主出力用素子とモニタ出力用素子の合計出力電流値を検出し、該合計出力電流値が過電流保護が必要である第1所定電流値よりも大きくなった場合に、スイッチ素子を切り離し、電圧引上用素子で制御電圧を電源電圧まで引き上げる信号を出力する出力切替回路を備え、その出力切替回路は、制御電圧を電源電圧まで引き上げる信号を出力した後には、モニタ出力用素子のみの出力電流値を検出し、その出力電流値が過電流保護が必要でなくなる第2所定電流値よりも小さくなった場合に、電圧引上用素子で制御電圧を電源電圧まで引き上げる信号の出力を停止し、スイッチ素子を接続することを特徴とする。
【0011】
また、請求項2の本発明は、請求項1に記載の過電流保護回路において、出力切替回路は、出力電流値の検出を、該出力電流が抵抗回路を流れる際の出力電圧値により検出し、合計出力電流値による出力電圧値が比較用電圧値よりも小さくなった場合に、スイッチ素子を切り離し、電圧引上用素子で制御電圧を引き上げ、モニタ出力用素子のみの出力電流値による出力電圧値が比較用電圧値よりも大きくなった場合に、電圧引上用素子による制御電圧の引き上げを中止し、スイッチ素子を接続することを特徴とする。
【0012】
また、請求項3の本発明は、請求項1に記載の過電流保護回路において、出力切替回路は、電流源回路を有し、該電流源回路の電流と出力電流値とを比較して、該出力電流が電流源回路の電流よりも大きくなった場合に、スイッチ素子を切り離し、電圧引上用素子で制御電圧を引き上げ、モニタ出力用素子のみの出力電流値による出力電流値が電流源回路の電流よりも小さくなった場合に、電圧引上用素子による制御電圧の引き上げを中止し、スイッチ素子を接続することを特徴とする。
【0013】
また、請求項4の本発明は、請求項1に記載の過電流保護回路において、出力切替回路は、出力電流値の検出を、主出力用素子およびモニタ出力用素子を流れる電流と定電流源の定電流値との比較、および、主出力用素子と出力切替回路内の素子とのディメンジョン比を用いて実施することを特徴とする。
また、請求項5に記載した本発明の過電流保護回路は、請求項2に記載した構成の出力切替回路と、請求項4に記載した出力切替回路の双方の構成要素を有し、電源電圧が比較的大きい場合に請求項2に記載した構成の出力切替回路用い、電源電圧が比較的小さい場合に請求項4に記載した構成の出力切替回路用いることを特徴とする。
【0014】
また、請求項6に記載した本発明の過電流保護回路は、請求項3に記載した構成の出力切替回路と、請求項4に記載した出力切替回路の双方の構成要素を有し、電源電圧が比較的大きい場合に請求項3に記載した構成の出力切替回路用い、電源電圧が比較的小さい場合に請求項4に記載した構成の出力切替回路用いることを特徴とする。
【0015】
また、請求項7の本発明は、請求項2又は5に記載の過電流保護回路において、直流電源回路が立ち上がる時には、合計出力電流値による出力電圧値が比較用電圧値よりも大きくなるまでは、出力切替回路から制御電圧を電源電圧と同じ電圧レベルに引き上げる信号を出力させないイニシャルリセット回路を有することを特徴とする。
【0016】
また、請求項8に記載した本発明の集積回路は、請求項1〜7の何れか1項に記載した過電流保護回路を、少なくとも直流電源を供給する回路と共に集積回路の基板上に設けることを特徴とする。
また、請求項9の本発明は、請求項8に記載の集積回路において、請求項1〜7の何れか1項に記載した過電流保護回路を、直流電源回路用の集積回路の基板上に設けることを特徴とする。
【0017】
【発明の実施の形態】
以下、本発明を図示した実施形態に基づいて説明する。
【0018】
第1の実施形態.
図1は、本発明の第1の実施形態の過電流保護回路の要部を示すブロック図である。
なお、図1において、図18に示した従来の過電流保護回路と同じ機能の部分については同じ符号を付し、重複する説明を省略する。
【0019】
図1に示した本実施形態の過電流保護回路が図18に示した従来の過電流保護回路と主に異なる点としては、以下の各点となる。
【0020】
(1) 直流電源回路部100からの制御電圧Vc0出力経路を、主出力用の経路(この経路の制御電圧をVc1とする)に加えて、モニタ出力用経路(この経路の制御電圧をVc2とする)を設けて2経路とする点。
【0021】
(2) 電圧引上用素子220は、主出力用の経路のみに接続され、主出力用の経路の制御電圧Vc1を電源電圧Vddの電圧レベルまで引き上げることができる点。
【0022】
(3) 主出力用の経路と、モニタ出力用の経路とを電気的に切り離すスイッチ素子210を設ける点。
【0023】
(4) 主出力用素子310は、直流電源回路部100から主出力用の経路を経由して入力される制御電圧Vc1に接続され、制御電圧Vc1により出力が制御される点。
【0024】
(5) 主出力用素子310とは別に、直流電源回路部100からモニタ出力用の経路を経由して入力される制御電圧Vc2に接続され、制御電圧Vc2により出力が制御されるモニタ出力用素子320を設ける。モニタ出力用素子320は、主出力用素子310の制御電圧値Vc1と同じ電圧レベルの制御電圧値Vc2が入力された場合の電流出力値が、主出力用素子310よりも、例えば、数十分の1あるいは数百分の1等に極端に小さくなるように設定されている点。
【0025】
(6) 図18に示した従来の出力停止回路820に代えて、主出力用素子310とモニタ出力用素子320の合計出力電流値Ioutを検出し、その合計出力電流値Ioutが過電流状態を示す所定の電流値(第1所定電流値)よりも大きい場合に、スイッチ素子210を切り離し、電圧引上用素子220を動作させて制御電圧Vc1のみを電源電圧Vddと同じ電圧レベルに引き上げる信号Vst1を出力する出力切替回路230を設ける点。
【0026】
(7) 出力切替回路230は、制御電圧Vc1を電源電圧Vddまで引き上げる信号Vst1を出力した後には、モニタ出力用素子320のみの出力電流値を検出し、その出力電流値が過電流保護が必要でなくなる第2所定電流値(合計出力電流値ではなくモニタ出力用素子320のみの出力電流値により規定される値)よりも小さくなった場合に、電圧引上用素子220で制御電圧Vc1を電源電圧Vddまで引き上げる信号Vst1の出力を停止し、スイッチ素子210を接続する点。
【0027】
次に、以上のように従来と構成が相違する本実施形態の動作について説明する。本実施形態では、主出力用の経路の制御電圧Vc1を電源電圧Vddの電圧レベルまで引き上げることで制御電圧Vc1の出力が停止している状態でも、モニタ出力用の経路の制御電圧Vc2はそのままのレベルで維持されており、主出力用素子310より極端に少ない電流出力レベルに設定されたモニタ出力用素子320から出力電圧Voutの出力電流Iout(この場合は合計ではなくモニタ出力用素子320のみからの出力)が出力され続ける。
【0028】
上記のように、本実施形態では、過電流状態が検出された場合でも、モニタ出力用素子320からの出力電流は維持されるが、上記したように主出力用素子310の出力電流に対して、モニタ出力用素子320の出力電流は極端に小さい値になるように設定されるため、過電流を検出した場合には、自回路および後段の回路を保護することができる。
【0029】
すなわち、本実施形態では、過電流を検出した場合には、極端に電流を絞り込むが、完全に回路を遮断してしまうわけではない。また、本実施形態では、主出力用素子310を含む主出力用の経路の制御電圧Vc1は、電圧引上用素子220により電源電圧Vddと同じ電圧レベルに引き上げられるが、その際に、スイッチ素子210により、主出力用の経路とモニタ出力用の経路とは電気的に切り離されているので、モニタ出力用の経路はそのまま直流電源回路部100および後段の回路と接続状態に維持される。
【0030】
従って、直流電源回路部100の内部の制御電圧Vc0を出力する素子は、電気的に切り離された主出力用の経路が出力不能になっても、接続状態にあるモニタ出力用経路では出力できるため、電流出力Ioutが絞り込まれた状態ではあるが、回路全体が出力可能な状態に維持される。
【0031】
そのため、本実施形態では、過電流保護動作により、出力切替回路230が主出力用経路の制御電圧Vc1を電源電圧Vddの電圧レベルまで引き上げる信号Vstを出力して、主出力用素子310の出力電流が停止された後でも、モニタ出力用素子320のみの出力電流値を検出することで、電流出力Ioutをモニタすることができる。そして、電流出力Ioutが過電流保護が必要でないことを示す第2所定電流値(合計出力電流値ではなくモニタ出力用素子320のみの出力電流値により規定される値)よりも小さくなった場合には、出力切替回路230は、電圧引上用素子220で制御電圧Vc1を電源電圧Vddまで引き上げる信号Vst1の出力を停止し、スイッチ素子210を再び接続して、主出力用経路の制御電圧Vc1とモニタ出力用経路の制御電圧Vc2が同じになるようにする。
【0032】
すると、本実施形態では、過電流保護動作中であっても、モニタ出力用素子320を含むモニタ出力用の経路により直流電源回路部100および後段の回路とは接続状態に維持されていることから、主出力用経路の制御電圧Vc1が復帰することで、過電流保護動作前のように合計の出力電圧Voutを回復させることができる。
【0033】
このようにして、本実施形の態過電流保護回路では、一旦、電圧引上用素子220が動作した後に負荷電流が減少して出力電流Ioutが過電流状態でなくなった場合には、初期状態から立ち上げることを必要とせず、自動的に出力電圧Voutを回復させることができる。
【0034】
次に、本実施形態を詳しい回路例とそのタイミングチャートによりさらに詳しく説明する。
【0035】
図2は、図1にブロック図で示した構成の詳細な回路の一例を示す図である。
図2の場合には、出力切替回路230は、出力電流Ioutの値の検出を、その出力電流Ioutが抵抗回路330を流れる際の出力電圧Voutの値により間接的に検出している。そして、合計出力電流Ioutによる出力電圧Voutの値が比較用電圧値よりも小さくなった場合には、スイッチ素子210を切り離し、電圧引上用素子220で制御電圧Vc1を電源電圧Vddの電圧レベルに引き上げている。また、モニタ出力用素子320のみの出力電流Ioutの値による出力電圧Voutの値が比較用電圧値よりも大きくなった場合には、電圧引上用素子220による制御電圧Vc1の電源電圧Vddへの電圧レベルの引き上げを中止し、スイッチ素子210を再び接続している。
【0036】
図2では、直流電源回路部100には、参照電圧Vrefが入力されている。
また、出力回路部300の出力端子には、負荷として抵抗素子R401およびコンデンサC401が接続され、負荷の電流源回路I401に電流が流れる。
【0037】
図2の回路では、パワーダウン信号PDがハイレベル(H)である時に、パワーダウン動作が実施され、直流電源回路部100および過電流保護回路部200にパワーダウン信号PDが入力されると共に、インバータINV1でパワーダウン信号PDが反転された信号PDNが過電流保護回路部200に入力される。
【0038】
直流電源回路部100内では、まず、制御電圧Vc0の電流値が、P型MOS−FET素子のP103とP104で構成される第1のカレントミラー回路により制御される。
【0039】
パワーダウン信号PDがローレベル(L)である時のP型MOS−FET素子P104の電流は、N型MOS−FET素子のN104とN102で構成される第2のカレントミラー回路により制御され、P型MOS−FET素子P103の電流は、N型MOS−FET素子のN103とN101で構成される第3のカレントミラー回路により制御される。
【0040】
第2と第3のカレントミラー回路の電流の比は、P型MOS−FET素子P101のゲート電圧Vrefと、P型MOS−FET素子P102のゲート電圧Vr1により制御される。電流源回路I101は、パワーダウン信号PDがローレベル(L)である時に動作する。
【0041】
過電流保護回路部200内では、P型MOS−FET素子P201のゲートにパワーダウン信号PDを反転した信号PDNが入力されるので、パワーダウン時にP型MOS−FET素子P201はオンする。出力切替回路230内のP型MOS−FET素子P203のゲートには、パワーダウン信号PDが入力されるので、パワーダウン時にP型MOS−FET素子P203はオフする。P型MOS−FET素子P203を流れた電流は、抵抗素子R201と抵抗素子R202の間のノード209に電圧を発生させる。ノード209の電圧は、パワーダウン信号PDが入力されると動作が停止するコンパレータCOMP201で出力電圧Voutと比較される。コンパレータCOMP201は、出力電圧Voutが(R202/{R201+R202})の値のノード209の値よりも低くなった場合に、過電流状態としてノード210に出力電圧(オフ)を発生させる。ノード210の出力電圧は、インバータINV2001で反転された信号Vst1(オン)となり、ノード208に出力される。
【0042】
ノード208の信号Vst1(オン)は、スイッチ素子210と電圧引上用素子220であるP型MOS−FET素子P202のゲートに入力し、スイッチ素子210を切り離すと共に、P型MOS−FET素子P202をオンさせて、P型MOS−FET素子P202のドレイン側に位置するノード201の電圧を電源電圧Vddの電圧レベルまで引き上げる。
【0043】
出力回路部300内では、主出力用素子310であるP型MOS−FET素子P301のゲートに制御電圧Vc1が入力され、モニタ出力用素子320であるP型MOS−FET素子P302のゲートに制御電圧Vc2が入力されて、P型MOS−FET素子P301のドレイン電流とP型MOS−FET素子P302のドレイン電流を合計した電流が合計出力電流Ioutとして出力され、その電圧が合計出力電圧Voutとなる。パワーダウン信号PDがハイレベル(H)である時には、上記したように、制御電圧Vc1は電源電圧Vddに引き上げられるので、P型MOS−FET素子P301はオフして、P型MOS−FET素子P301のドレイン電流は流れなくなる。また、P型MOS−FET素子P201がオフすることから、P型MOS−FET素子P302はオフし、P型MOS−FET素子P302のドレイン電流も流れなくなる。従って、パワーダウン信号PDがハイレベル(H)である時には、出力電流Ioutは0となる。
【0044】
また、抵抗回路330内には、抵抗素子R301、抵抗素子R302、および、抵抗素子R303が直列に接続され、抵抗素子R302および抵抗素子R303の間の電圧が、直流電源回路部100内のP型MOS−FET素子P102のゲート電圧Vr1として出力される。抵抗素子R301と抵抗素子R302の間の電圧については、図4を用いて後述する。
【0045】
このようにして、パワーダウン信号PDがハイレベル(H)である時には、電圧引上用素子220内のP型MOS−FET素子P202を動作させて、制御電圧Vc1は電源電圧Vddに引き上げることで、主出力用素子310であるP型MOS−FET素子P301の出力を停止させて過電流保護を実施する。
【0046】
その後に、負荷の電流源回路I401の電流が減少して出力電流Ioutが過電流状態でなくなった場合には、モニタ出力用素子320であるP型MOS−FET素子P302のみのドレイン電流により発生する出力電圧Voutが、ノード209の電圧より上昇したことをコンパレータCOMP201が検出し、ノード210に過電流保護を解除するために過電流保護時とは反転した電圧(オン)を出力する。すると、ノード210の出力電圧は、インバータINV2001で反転された信号Vst1(オフ)となり、ノード208に出力される。
【0047】
ノード208の信号Vst1(オフ)は、スイッチ素子210と電圧引上用素子220であるP型MOS−FET素子P202のゲートに入力し、スイッチ素子210を再び接続すると共に、P型MOS−FET素子P202をオフさせて、P型MOS−FET素子P202のドレイン側に位置するノード201の電圧が再び制御電圧Vc1になるようにする。
【0048】
出力回路部300内では、主出力用素子310のP型MOS−FET素子P301のゲートに制御電圧Vc1が入力され、再び、P型MOS−FET素子P301のドレイン電流とP型MOS−FET素子P302のドレイン電流を合計した電流が合計出力電流Ioutとして出力され、その電圧が合計出力電圧Voutとなり、過電流保護動作が実施される前と同様に出力することができる。
【0049】
このようにして、本実施形態では、過電流保護の動作を実施した後に、出力電流Ioutが過電流状態でなくなった場合には、初期状態から立ち上げなくとも、自動的に出力電圧Voutを回復させることができる。
【0050】
また、図2の回路では、パワーダウン信号PDがローレベル(L)になった直後に、すぐに時過電流保護回路部200が動作するが、例えば、合計出力電圧Voutが0Vから立ち上がる場合、その立ち上がり過程では(R202/{R201+R202})の値のノード209の値よりも低い電圧である0Vから立ち上がるので、合計出力電流Ioutが過電流状態になってしまう場合がある。その場合、コンパレータCOMP201の出力のノード210に出力電圧(オフ)が発生され、ノード210の出力電圧は、インバータINV2001で反転された信号Vst1(オン)となり、ノード208に出力され、スイッチ素子210を切り離すと共に、P型MOS−FET素子P202をオンさせて、過電流保護の動作を実施してしまうことになる。
【0051】
つまり、パワーダウン信号PDがローレベル(L)になった直後に、合計出力電圧Voutが0Vから立ち上がって、(R202/{R201+R202})の値のノード209の値よりも高い電圧になるまでは、過電流保護の動作は実施しないようにすることが望ましい。
【0052】
そこで、次に、パワーダウン信号PDがローレベル(L)になった直後に、合計出力電圧Voutがノード209の値よりも高い電圧になるまでは、過電流保護の動作は実施しないようにイニシャルリセット回路を設けた場合について説明する。
【0053】
図3および図4は、各々図1と図2の回路にイニシャルリセット回路400を追加した場合を示した図である。また、図5は、図4に示した回路の各部の電圧及び電流の状態を示すタイミングチャートである。
【0054】
イニシャルリセット回路400は、直流電源回路部100の立ち上げ時には、合計電流値Ioutによる電圧値Voutが、比較用電圧値である(R202/{R201+R202})の値のノード209の値よりも大きくなるまでは、出力切替回路230から制御電圧Vc1を電源電圧Vddと同じ電圧レベルに引き上げる信号Vst1を出力させないようにする回路である。
【0055】
ところで、比較用電圧値である(R202/{R201+R202})の値のノード209の値は、過電流保護の動作が実施される場合には得られるが、過電流保護の動作が実施され無い場合には得ることができない。そこで、図4の回路図に示したように直流電源回路部100に入力される参照電圧Vrefと、出力回路300の抵抗回路330内に直列に設けられた抵抗素子R301、抵抗素子R302、および、抵抗素子R303から抵抗素子R301と抵抗素子R302の間の電圧を、立ち上がり検出用の電圧Vgpとして利用する。
【0056】
イニシャルリセット回路400内では、コンパレータCOMP1により、参照電圧Vrefと立ち上がり検出用の電圧Vgp(=R302+R303)とが比較され、電圧Vgpの値が参照電圧Vrefの比較値{=(R301+R302+R303)/(R302+R303)*Vref}よりも大きくなった場合に、コンパレータCOMP1からクロック信号CKが出力される。クロック信号CKは同期型フリップフロップSN−FF1のクロック入力端子に入力され、パワーダウン信号PDのハイレベル(H)信号がD入力端子に入力され、パワーダウン信号PDがインバータINV1で反転された反転信号PDNも同期入力端子に入力される。すると、同期型フリップフロップSN−FF1のQ端子からは、反転された反転信号PD2Nが出力される。反転信号PD2NはインバータINV2で反転されて信号電圧Vrsとなってノード207に出力される。
【0057】
図3、図4の出力切替回路230a内では、図2のインバータINV2001の代わりに、NAND論理素子であるNAND201が設けられている。NAND201は、ノード210の出力電圧と、信号電圧Vrsが入力されて、信号Vst1(オン)をノード208に出力し、スイッチ素子210を切り離すと共に、P型MOS−FET素子P202をオンさせて、過電流保護の動作を実施する。しかし、電圧Vgpが参照電圧Vrefよりも大きな値になるまでは、コンパレータCOMP1からクロック出力CKが発生されず、インバータINV2から信号電圧Vrsがノード207に出力されないことになる。その結果、NAND201は、電圧Vgpが参照電圧Vrefよりも大きな値になるまでは、信号Vst1(オン)をノード208に出力しないので、過電流保護動作は実施されないことになる。
【0058】
図5では、(a)がパワーダウン信号PDであり、(b)がクロック信号CKであり、(c)が反転信号PD2Nであり、(d)が合計出力電圧Voutであり、(e)が制御電圧Vc2であり、(f)が制御電圧Vc1であり、(g)がノード207の電圧Vrsであり、(h)がノード208の信号Vst1であり、(i)がノード209の電圧であり、(j)がノード210の電圧である。
【0059】
また、図5の(k)が負荷の電流源回路I401の電流値であり、(l)が主出力用素子310であるP型MOS−FET素子P301の出力電流値であり、(m)がモニタ出力用素子320であるP型MOS−FET素子P302の出力電流値であり、(n)が上記した(l)と(m)の出力を合計した合計出力電流Ioutの出力電流値である。
【0060】
図5の(a)、(d)、(g)および(h)からは、イニシャルリセット回路400を設けたことで、パワーダウン信号PDがローレベル(L)になった直後に、合計出力電圧Voutがノード209の値よりも高い電圧になるまでは、ノード207の電圧Vrsがローレベルであることから、過電流保護の動作を実施させるノード208の信号Vst1が出力されていないことがわかる。
【0061】
つまり、図4の回路の場合には、イニシャルリセット回路400を設けたことで、パワーダウン信号PDがローレベル(L)になって、直流電源回路100が立ち上がる時には、合計出力電流値Ioutによる出力電圧値Voutが比較用電圧値(ノード209の電圧)よりも大きくなるまでは、出力切替回路230aから制御電圧Vc1を電源電圧Vddと同じ電圧レベルに引き上げる信号Vst1を出力させないようにできたことになる。
【0062】
また、図5の(b)〜(f)および(h)〜(n)からは、一旦、ノード208の信号Vst1が出力されて過電流保護の動作に入っても、モニタ出力用素子320のみの出力電流Ioutの出力電流値を監視し、その電流値が過電流保護を解除するレベル以下になった場合には、ノード208の信号Vst1の出力を停止させることで、(d)の合計出力電圧Voutを復帰させることができることがわかる。
【0063】
このように本実施形態の過電流保護回路では、過電流保護の動作を実施した後に、出力電流Ioutが過電流状態でなくなった場合には、初期状態から立ち上げなくとも、自動的に出力電圧Voutを回復させることができ、また、パワーダウン信号PDがローレベル(L)になった直後には、すぐに過電流保護回路部200を動作させず、合計出力電圧Voutが比較用電圧値であるノード209の電圧値よりも高い電圧になるまでは、過電流保護の動作は実施しないようにして、電圧立ち上げ時の誤動作を避けることができる。
【0064】
特に、本実施形態では、電源電圧Vddが上昇した場合、主出力用素子310内のP型MOS−FET素子P301の出力を停止させるために必要となる過電流値と通常電流値とのレベル差を減少させることができる。
【0065】
ノード209の電圧値は、式A:{R201/(R291+R202)*Vdd}に比例して変化するが、合計出力電流Ioutの変化量は、P型MOS−FET素子P301のドレインコンダクタンスの変化量であるので、式Aの変化量よりも大きくなる。
【0066】
P型MOS−FET素子P301の消費電力は、式B:(Ioutの2乗)*(Vdd−Vout)により決定されるため、電源電圧Vddが上昇すると、Ioutが同じでも消費電力が増大する。
【0067】
本実施形態では、電源電圧Vddの上昇により、P型MOS−FET素子P301の消費電力が増大するレベルよりも、P型MOS−FET素子P301の出力を停止させるために必要となる過電流値のレベル差の減少量の方が勝るため、電源電圧Vddの上昇時には、より早く過電流保護状態に移行させることができる。
【0068】
従って、本実施形態では、例えば、熱抵抗が大きいパッケージに内蔵されることから、電源電圧Vddの変化の大きい場合等でも、安全に過電流保護を実施することができるという効果を有している。
【0069】
第2の実施形態.
上記した第1の実施形態では、合計出力電流Ioutの値を電圧変化で捉えるようにし、過電流状態になると電圧降下が発生することから、合計出力電圧Voutの電圧値を、比較用電圧値(ノード209の電圧)と比較して、過電流保護動作を実施させる信号Vst1を出力させていたが、他の方法で過電流保護動作を実施させる信号Vstを出力させることもできる。例えば、出力切替回路内に電流源回路を設け、合計出力電流Ioutの電圧変化で電流源回路の電圧が上昇することで、過電流保護動作を実施させる信号を出力させるように構成することも可能である。
【0070】
図6は、本発明の第2の実施形態の過電流保護回路が第1の実施形態と異なる部分を抜粋して示す回路図である。
図6(a)は、図2の過電流保護回路部200内で電圧比較により信号Vst1を出力させる出力切替回路230を、過電流保護回路部201内で電流比較により信号Vst2を出力させる出力切替回路231に置き換えた図であり、出力切替回路231以外の構成については、図2と同様であるので記載を省略する。
【0071】
過電流保護回路部201の出力切替回路231内では、P型MOS−FET素子P203のソースが抵抗素子R201を介して電源電圧Vddに接続されている。また、P型MOS−FET素子P203のドレインは、パワーダウン信号PDがローレベル(L)になった時に動作する電流源回路I201と接続されており、電流源回路I201の他端はGNDに接続されている。P型MOS−FET素子P203のドレインと電流源回路I201との間がノード209であり、ノード209とインバータINV201との間には、パワーダウン信号PDを反転した信号PDNが入力されることで接続されるスイッチSW202が設けられている。
【0072】
また、スイッチSW202とインバータINV201との間にソースが接続され、GND側にドレイン接続され、パワーダウン信号PDがゲートに入力されることでオンされるN型MOS−FET素子N201が設けられている。
【0073】
インバータINV201の出力は、ノード210として出力され、ノード210の出力は、インバータINV202で反転されてから次のインバータINV2001に入力される。そして、インバータINV2001からは、過電流保護動作を実施させる信Vst2が出力される。
【0074】
P型MOS−FET素子P201のゲートにパワーダウン信号PDを反転した信号PDNが入力されるので、パワーダウン時にP型MOS−FET素子P201はオンする。出力切替回路231内のP型MOS−FET素子P203のゲートには、合計出力電流Iout(合計出力電圧Vout)が入力される。また、パワーダウン信号PDがローレベル(L)になった時に電流源回路I201は動作する。従って、パワーダウン時にP型MOS−FET素子P203はオンする。さらに、その時に、スイッチSW202は接続状態になる。
【0075】
出力回路部300内の主出力用素子310であるP型MOS−FET素子P301と、モニタ出力用素子320であるP型MOS−FET素子P302を流れた電流は、合計電流Ioutとなり電流源回路I401へと流れる。合計出力電流Ioutが増加すると、合計出力電圧Voutが低下する。すると、出力切替回路231内のP型MOS−FET素子P203のゲート電圧が低下する。すると、P型MOS−FET素子P203のソースと電源電圧Vdd間の電圧は逆に増加する。P型MOS−FET素子P203のソースと電源電圧Vdd間に接続された抵抗素子R201を流れる電流は、電圧が増加することから増加し、P型MOS−FET素子P203を流れる電流Ids(P203)も増加する。このことは、電流Ids(P203)=(Vdd−P203のしきい値電圧)/R201の抵抗値の関係が成り立つことから理解できる。
【0076】
電流Ids(P203)が増加すると、電流源回路I201を流れる電流も増加し、ノード209の電圧もGNDレベル近辺から上昇する。ノード209の電圧が上昇してインバータINV201のしきい値電圧を超えると、インバータINV201の出力がローレベル(L)からハイレベル(H)に変化され、そのハイレベル(H)出力がノード210に出力される。ノード210がハイレベル(H)になると、次のインバータINV2001の出力であるノード208はローレベル(L)になり、過電流保護動作を実施させる信号Vst2が出力される。その後の動作は第1の実施形態と同様となる。
【0077】
図6(b)は、図4の出力切替回路230aを、過電流保護回路部201内で電流比較により信号Vst2を出力させる出力切替回路231aに置き換えた図であり、出力切替回路231a以外の構成については、図4と同様であるので記載を省略する。
【0078】
図6(b)の出力切替回路231aは、図2に対する図4と同様に、図6(a)の出力切替回路231にイニシャルリセット回路400を追加した場合である。
【0079】
イニシャルリセット回路400は、第1の実施形態で説明した回路と同様な回路であり、参照電圧Vrefと立ち上がり検出用の電圧Vgpとが比較され、電圧Vgpの値が参照電圧Vrefの値よりも大きくなった場合に信号電圧Vrsをノード207に出力する回路である。
【0080】
図6(b)の出力切替回路231a内では、図6(a)のインバータINV2001の代わりに、NAND201が設けられている。NAND201は、ノード210の出力電圧と、信号電圧Vrsが入力されて、信号Vst2(オン)をノード208に出力する。他の動作は、図4の場合と同様であり、電圧Vgpが参照電圧Vrefよりも大きな値になるまでは、信号Vst2(オン)をノード208に出力せず、過電流保護動作を実施させない。
【0081】
図7は、図6(b)に示した回路の各部の電圧及び電流の状態を示すタイミングチャートである。
図7では、(a)がパワーダウン信号PDであり、(b)がクロック信号CKであり、(c)が反転信号PD2Nであり、(d)が合計出力電圧Voutであり、(e)が制御電圧Vc2であり、(f)が制御電圧Vc1であり、(g)がノード207の電圧Vrsであり、(h)がノード208の信号Vst2であり、(i)がノード209の電圧であり、(j)がノード210の電圧である。
【0082】
また、図7の(k)が負荷の電流源回路I401の電流値であり、(l)がP型MOS−FET素子P203の出力電流値であり、(m)が主出力用素子310であるP型MOS−FET素子P301の出力電流値であり、(n)がモニタ出力用素子320であるP型MOS−FET素子P302の出力電流値であり、(o)が上記した(m)と(n)の出力を合計した合計出力電流Ioutの出力電流値である。
【0083】
図7の(a)、(d)、(g)、(h)〜(j)および(l)からは、イニシャルリセット回路400を設けたことで、パワーダウン信号PDがローレベル(L)になった直後に、合計出力電圧Voutがノード209の値よりも高い電圧になるまでは、ノード207の電圧Vrsがローレベルであることから、過電流保護の動作を実施させるノード208の信号Vst2が出力されていないことがわかる。
【0084】
つまり、図6(b)の回路の場合も、図4の場合と同様に、イニシャルリセット回路400を設けたことで、パワーダウン信号PDがローレベル(L)になって、直流電源回路100が立ち上がる時には、合計出力電流値Ioutによる出力電圧値Voutが比較用電圧値(ノード209の電圧)よりも大きくなるまでは、出力切替回路231aから制御電圧Vc1を電源電圧Vddと同じ電圧レベルに引き上げる信号Vst2を出力させないようにできたことになる。
【0085】
また、図6(b)の場合にも、図4の場合と同様に、図7の(b)〜(f)および(h)〜(o)からは、一旦、ノード208の信号Vst2が出力されて過電流保護の動作に入っても、モニタ出力用素子320のみの出力電流Ioutの出力電流値を監視し、その電流値が過電流保護を解除するレベル以下になった場合には、ノード208の信号Vst2の出力を停止させることで、(d)の合計出力電圧Voutを復帰させることができることがわかる。
【0086】
このように本実施形態の過電流保護回路も、第1の実施形態と同様に、過電流保護の動作を実施した後に、出力電流Ioutが過電流状態でなくなった場合には、初期状態から立ち上げなくとも、自動的に出力電圧Voutを回復させることができ、また、パワーダウン信号PDがローレベル(L)になった直後には、すぐに過電流保護回路部201を動作させず、合計出力電圧Voutが比較用電圧値であるノード209の電圧値よりも高い電圧になるまでは、過電流保護の動作は実施しないようにして、電圧立ち上げ時の誤動作を避けることができる。
【0087】
また、本実施形態も、電源電圧Vddが上昇した場合、主出力用素子310内のP型MOS−FET素子P301の出力を停止させるために必要となる過電流値と通常電流値とのレベル差を減少させることができる。
【0088】
合計出力電圧Voutの電圧変化に対応するP型MOS−FET素子P203の出力電流値は、式C:Ids(P203)={(Vdd−Vout−P203しきい値電圧)/R201}によっても決定される。式Cは、電源電圧Vddが1/R201に比例して変化することを示している。ところが、合計出力電流Ioutの変化量は、P型MOS−FET素子P301のドレインコンダクタンスの変化量であるので、式Cの比例による変化量よりも大きくなる。
【0089】
P型MOS−FET素子P301の消費電力は、式B:(Ioutの2乗)*(Vdd−Vout)により決定されるため、電源電圧Vddが上昇すると、Ioutが同じでも消費電力が増大する。
【0090】
本実施形態では、電源電圧Vddの上昇により、P型MOS−FET素子P301の消費電力が増大するレベルよりも、P型MOS−FET素子P301の出力を停止させるために必要となる過電流値のレベル差の減少量の方が勝るため、電源電圧Vddの上昇時には、より早く過電流保護状態に移行することになる。
【0091】
従って、本実施形態も、第1の実施形態と同様に、例えば、熱抵抗が大きいパッケージに内蔵されることから、電源電圧Vddの変化の大きい場合等でも、安全に過電流保護を実施することができるという効果を有している。
【0092】
また、第1の実施形態では、合計出力電圧Voutの電圧変化を検出するための参照電圧に直列抵抗の抵抗比定数:{R201/(R201+R202)}を用いていたが、本実施形態では、合計出力電圧Voutの電圧変化を検出するための参照電圧に1/抵抗絶対値:(1/R201)を用いている。そのため、本実施形態では、参照電圧を変化させる要素として、抵抗素子R201の材質により決定される温度係数の反比例定数を含ませることができる。一般的に、P型MOS−FET素子P301およびP型MOS−FET素子P302の電流能力は、温度が上昇すると減少するので、例えば、抵抗素子R201の材質に温度係数が正である材質を用いることで、P型MOS−FET素子P301の温度上昇による電流能力の低下を緩和することができる。
【0093】
第3の実施形態.
上記した第2の実施形態では、出力切替回路内に電流源回路を設け、合計出力電流Ioutの電圧変化に対応するP型MOS−FET素子P203の電圧変化により、電流源回路I201の電圧が上昇することで、過電流保護動作を実施させる信号を出力させるように構成していたが、合計出力電圧Voutや合計出力電流Ioutによらず、制御電圧Vc1および制御電圧Vc2のみから過電流保護動作を実施させる信号を出力させることも可能である。
【0094】
図8は、本発明の第3の実施形態の過電流保護回路が第2の実施形態と異なる部分を抜粋して示す回路図である。
図8(a)は、図6(a)の過電流保護回路部201内でP型MOS−FET素子P203の電圧変化により信号Vst2を出力させる出力切替回路231を、過電流保護回路部202内で制御電圧Vc1および制御電圧Vc2のみから信号Vst3を出力させる出力切替回路(232+233)に置き換えた図であり、出力切替回路(232+233)以外の構成については、図6(a)と同様であるので記載を省略する。
【0095】
過電流保護回路部202の出力切替回路(232+233)は、出力電流監視回路232と切替制御回路233とから構成される。
【0096】
出力電流監視回路232内では、P型MOS−FET素子P203のソースとP型MOS−FET素子P204のソースが電源電圧Vddに接続されている。
また、P型MOS−FET素子P203のソースのドレインは、パワーダウン信号PDがローレベル(L)になった時に動作する電流源回路I201と接続されており、電流源回路I201の他端はGNDに接続されている。同様に、P型MOS−FET素子P204のソースのドレインは、パワーダウン信号PDがローレベル(L)になった時に動作する電流源回路I202と接続されており、電流源回路I202の他端もGNDに接続されている。
【0097】
P型MOS−FET素子P203のドレインと電流源回路I201との間がノード202であり、ノード202とインバータINV203との間には、パワーダウン信号PDを反転した信号PDNが入力されることで接続されるスイッチSW203が設けられている。同様に、P型MOS−FET素子P204のドレインと電流源回路I202との間がノード203であり、ノード203とインバータINV201との間には、パワーダウン信号PDを反転した信号PDNが入力されることで接続されるスイッチSW202が設けられている。
【0098】
スイッチSW202とインバータINV201との間にソースが接続され、GNDにドレイン接続され、パワーダウン信号PDがゲートに入力されることでオンされるN型MOS−FET素子N201が設けられる。さらに、N型MOS−FET素子N201のソースにゲートが接続され、GNDにソース接続およびドレイン接続されるN型MOS−FET素子N202が設けられる。
【0099】
同様に、スイッチSW203とインバータINV203との間にソースが接続され、GNDにドレイン接続され、パワーダウン信号PDがゲートに入力されることでオンされるN型MOS−FET素子N204が設けられる。さらに、N型MOS−FET素子N204のソースにゲートが接続され、GNDにソース接続およびドレイン接続されるN型MOS−FET素子N203が設けられる。
【0100】
インバータINV201の出力は、ノード205として出力され、ノード205の出力は、切替制御回路233内の次のインバータINV202に入力される。そして、インバータINV202の出力はNAND201の一方の入力に接続される。
【0101】
インバータINV203の出力は、ノード204として出力され、ノード204の出力は、切替制御回路233内のNAND202の一方の入力に接続される。
【0102】
NAND201の出力は、NAND202の他方の入力に接続され、NAND202の出力は、NAND201の他方の入力に接続されると共に、次のインバータINV2001に入力され、インバータINV2001からは、過電流保護動作を実施させる信Vst3が出力される。また、NAND201とNAND202によりセット・リセット回路が構築される。
【0103】
P型MOS−FET素子P201のゲートにパワーダウン信号PDを反転した信号PDNが入力され、パワーダウン時にP型MOS−FET素子P201はオンする。出力電流監視回路232内のP型MOS−FET素子P203およびP204のゲートには、制御電圧Vc1が入力されるが、パワーダウン時には電圧が電源電圧Vddの電圧レベルまで引き上げられるのでオフする。P型MOS−FET素子P205のゲートには、制御電圧Vc2が入力される。また、パワーダウン信号PDがローレベル(L)になった時に電流源回路I201およびI202は動作する。以上をまとめると、パワーダウン時にP型MOS−FET素子P203およびP204はオフしてP205がオンし、電流源回路I201およびI202がオンする。さらに、その時に、スイッチSW202およびSW203も接続状態になる。
【0104】
出力回路部300内の主出力用素子310であるP型MOS−FET素子P301と、モニタ出力用素子320であるP型MOS−FET素子P302を流れた電流は、合計電流Ioutとなり電流源回路I401へと流れる。負荷電流である合計出力電流Ioutが増加すると、合計出力電圧Voutが低下する。
【0105】
一方、P型MOS−FET素子P203には、P型MOS−FET素子P301との電流出力能力比(ディメンジョン比)に比例した電流Ids(P203)が流れ、同様に、P型MOS−FET素子P204には、P型MOS−FET素子P301との電流出力能力比(ディメンジョン比)に比例した電流Ids(P204)が流れ、P型MOS−FET素子P205には、P型MOS−FET素子P302との電流出力能力比(ディメンジョン比)に比例した電流Ids(P205)が流れる。また、電流Ids(P203)、電流Ids(P204)および電流Ids(P205)は、合計出力電流Ioutに比例する。
【0106】
合計出力電流Ioutが増加すると、電流Ids(P203)も増加し、前記両者の接続ポイントとなるノード202の電圧がGNDレベルから上昇する。同様に、合計出力電流Ioutが増加すると、電流Ids(P204)および電流Ids(P205)も増加し、前記両者の接続ポイントとなるノード203の電圧もGNDレベルから上昇する。
【0107】
ノード203の電圧が上昇し続けて、インバータINV201の高位側しきい値レベルVthを超えた場合、スイッチSW202とN型MOS−FET素子N202で構成されるローパスフィルタによる時間だけ遅延された後、インバータINV201の出力のノード205がハイレベル(H)からローレベル(L)に変化する。
【0108】
同様に、ノード202の電圧が上昇し続けて、インバータINV203の高位側しきい値レベルVthを超えた場合、スイッチSW203とN型MOS−FET素子N203で構成されるローパスフィルタによる時間だけ遅延された後、インバータINV203の出力のノード204がハイレベル(H)からローレベル(L)に変化する。
【0109】
ここで、ノード205がハイレベル(H)である場合、切替制御回路233内のインバータINV202はイネーブル付き3ステートインバータであるので、仮に、切替制御回路233の出力であるノード208がローレベル(L)とし、すると、インバータINV202の負論理イネーブル端子にローレベル(L)が入力されるため、インバータINV202が信号を反転させて、NAND201の一方の入力であるノード206がローレベル(L)になる。ノード206がローレベル(L)になると、NAND201の出力はハイレベル(H)になる。すると、NAND202の2入力は双方ともハイレベル(H)になり、NAND202の出力はローレベル(L)になる。そして、NAND202の出力がローレベル(L)になると、INV2001の出力はハイレベル(H)になる。これは、仮定したノード208がローレベル(L)ということに反する。
【0110】
つまり、切替制御回路233内のノード205がハイレベル(H)からローレベル(L)に変化する前のハイレベル(H)状態である時には、NAND201とNAND202からなるセット・リセット回路の状態は、ノード208がハイレベル(H)であり、インバータINV202は負論理イネーブル端子にはハイレベル(H)が入力され、インバータINV202は高インピーダンス状態となり、インバータINV202の出力であるノード206はP型MOS−FET素子P206により電源電圧Vddに引き上げられたハイレベル(H)になる。
【0111】
従って、この状態でインバータINV201の出力のノード205がハイレベル(H)からローレベル(L)に変化しても、NAND201とNAND202からなるセット・リセット回路の状態は変化しない。
【0112】
ところが、この状態でインバータINV203の出力のノード204がハイレベル(H)からローレベル(L)に変化すると、NAND201とNAND202からなるセット・リセット回路の状態が変化し、INV2001からの出力であるノード208の電圧(Vst3)をハイレベル(H)からローレベル(L)に変化させる。
【0113】
以降の動作は、上記した第1および第2の実施形態と同様となり、結果的に、Vst3によりスイッチSW201をオフさせて制御電圧Vc1を制御電圧Vc2から切り離すと共に、ノード201を電源電圧Vddの電圧レベルまで引き上げ、P型MOS−FET素子P301をオフさせる。P型MOS−FET素子P301のオフによりP型MOS−FET素子P302のみの電流出力となるが、P型MOS−FET素子P302の出力電流は、P型MOS−FET素子P301の数十分の1程度に抑えられるように設定されているので、本実施形態の過電流保護回路からの出力電流は低下する。
【0114】
図8(b)は、図6(b)の出力切替回路231aを、過電流保護回路部202内で電流比較により信号Vst3を出力させる出力切替回路(232+233a)に置き換えた図であり、出力切替回路(232+233a)以外の構成については、図6(b)と同様であるので説明を省略する。また、出力切替回路(232+233)は、出力電流監視回路232と切替制御回路233aとから構成され、出力電流監視回路232については、図8(a)により上記したとおりであるので、以下の説明では切替制御回路233aについて主に説明する。
【0115】
図8(b)の切替制御回路233aは、図6(a)に対する図6(b)の場合と同様に、図8(a)の切替制御回路233にイニシャルリセット回路400を追加した場合である。
【0116】
イニシャルリセット回路400は、第1および第2の実施形態で説明した回路と同様な回路であり、参照電圧Vrefと立ち上がり検出用の電圧Vgpとが比較され、電圧Vgpの値が参照電圧Vrefの値よりも大きくなった場合に信号電圧Vrsをノード207に出力する回路である。
【0117】
図8(b)の切替制御回路233a内では、図8(a)のインバータINV2001の代わりに、NAND203が設けられている。NAND203は、NAND202の出力電圧と、信号電圧Vrsが入力されて、信号Vst3(オン)をノード208に出力する。他の動作は、図8(a)の場合と同様であり、電圧Vgpが参照電圧Vrefよりも大きな値になるまでは、信号Vst3(オン)をノード208に出力せず、過電流保護動作を実施させない。
【0118】
図9は、図8(b)に示した回路の各部の電圧及び電流の状態を示すタイミングチャートである。
図9では、(a)がパワーダウン信号PDであり、(b)がクロック信号CKであり、(c)が反転信号PD2Nであり、(d)が合計出力電圧Voutであり、(e)が制御電圧Vc2であり、(f)が制御電圧Vc1であり、(g)がノード202の電圧であり、(h)がノード203の電圧であり、(i)がノード204の電圧であり、(j)がノード205の電圧であり、(k)がノード206の電圧であり、(l)がノード207の電圧Vrsであり、(m)がノード208の信号Vst3である。
【0119】
また、図9の(n)が負荷の電流源回路I401の電流値であり、(o)がP型MOS−FET素子P203の出力電流値であり、(p)がP型MOS−FET素子P204の出力電流値であり、(q)がP型MOS−FET素子P205の出力電流値であり、(r)が主出力用素子310であるP型MOS−FET素子P301の出力電流値であり、(s)がモニタ出力用素子320であるP型MOS−FET素子P302の出力電流値であり、(t)が上記した(m)と(n)の出力を合計した合計出力電流Ioutの出力電流値である。
【0120】
図9の(a)、(d)、(g)、(h)および(l)からは、イニシャルリセット回路400を設けたことで、パワーダウン信号PDがローレベル(L)になった直後に、ノード201が電源電圧Vddの電圧レベルまで引き上げられてP型MOS−FET素子P301、P203、P204がオフすることから、ノード202についてはGND(ロー)レベル(L)となり、インバータINV203を介したノード204はハイレベル(H)となる。
【0121】
ところが、ノード203については、P型MOS−FET素子P204のオフにより電流Ids(P204)は流れなくなる(ゼロ電流)ものの、P型MOS−FET素子P205のゲート電圧となるノード200はGND(ロー)レベル(L)まで下がるため、P型MOS−FET素子P205の電流Ids(P204)は増加してGND(ロー)レベル(L)にはならない。ノード203の電圧は、インバータINV201の低位側しきい値Vtl以上になり、ノード205はローレベル(L)で変化しない。
【0122】
ノード208の出力は、切替制御回路233a内のイネーブル付き3ステートインバータINV202における負論理イネーブル端子にローレベル(L)が入力されることで、インバータINV202による反転出力動作を可能にするが、ノード205がローレベル(L)であることから、ノード206はハイレベル(H)のままで変化しないことになる。つまり、ノード205がローレベル(L)である限りは、ノード206はハイレベル(H)のままで変化せず、NAND201とNAND202からなるセット・リセット回路の状態も変化しないので、INV2001からの出力であるノード208の電圧(Vst3)もハイレベル(H)のままとなり、インバータINV202による反転出力動作が実施されない。
【0123】
つまり、合計出力電圧Voutに比例するVgpが参照電圧Vrefよりも高くなるまでは、ノード207の電圧Vrsがローレベルであることから、過電流保護の動作を実施させるノード208の信号Vst3が出力されていないことがわかる。
【0124】
上記から、図8(b)の回路の場合も、図6(b)の場合と同様に、イニシャルリセット回路400を設けたことで、パワーダウン信号PDがローレベル(L)になって、直流電源回路100が立ち上がる時には、合計出力電流値Ioutによる出力電圧値Voutが所定の電圧値{(Vout/Vgp)*Vref}よりも大きくなるまでは、切替制御回路233aから制御電圧Vc1を電源電圧Vddと同じ電圧レベルに引き上げる信号Vst3を出力させないようにできたことになる。
【0125】
次に、過電流保護動作が一旦実施されてINV2001からの出力であるノード208の電圧(Vst3)がローレベル(L)になった状態で、出力電流Ioutが減少して、P型MOS−FET素子P302のゲート電圧がGNDレベル以上であり、P型MOS−FET素子P302の電流出力能力よりも少なくなった場合には、出力電圧Voutが増加し、図9(q)に示したようにP型MOS−FET素子P205の出力電流値が減少する。
【0126】
P型MOS−FET素子P205の出力電流値の減少により、ノード203の電圧も減少し、INV201の低位側しきい値Vtlよりも少なくなると、ノード205がローレベル(L)からハイレベル(H)に変化する。
【0127】
すると、切替制御回路233a内のセット・リセット回路を構成するNAND201の出力がローレベル(L)からハイレベル(H)に変化し、セット・リセット回路が動作する。
【0128】
セット・リセット回路が動作すると、INV2001からの出力であるノード208の電圧(Vst3)が再びハイレベル(H)になり、P型MOS−FET素子P301およびP302のゲート電圧を過電流保護動作前と同様の状態に復帰させることができる。
【0129】
また、図8(b)の場合にも、図6(b)の場合と同様に、図9の(b)〜(t)から、一旦、ノード208の信号Vst3が出力されて過電流保護の動作に入っても、モニタ出力用素子320のみの出力電流Ioutの出力電流値を監視し、その電流値が過電流保護を解除するレベル以下になった場合には、ノード208の信号Vst3の出力を停止させることで、(d)の合計出力電圧Voutを復帰させることができることがわかる。
【0130】
このように本実施形態の過電流保護回路も、第1および第2の実施形態と同様に、過電流保護の動作を実施した後に、出力電流Ioutが過電流状態でなくなった場合には、初期状態から立ち上げなくとも、自動的に出力電圧Voutを回復させることができ、また、パワーダウン信号PDがローレベル(L)になった直後には、すぐに過電流保護回路部202を動作させず、合計出力電圧Voutが比較用電圧値であるノード209の電圧値よりも高い電圧になるまでは、過電流保護の動作は実施しないようにして、電圧立ち上げ時の誤動作を避けることができる。
【0131】
また、本実施形態では、P型MOS−FET素子P301とP型MOS−FET素子P203とでカレントミラー回路を構成し、P型MOS−FET素子P203を流れる電流Ids(P203)と、定電流源I201の電流を比較することで過電流を検出している。さらに、P型MOS−FET素子P301とP型MOS−FET素子P204とでカレントミラー回路を構成し、P型MOS−FET素子P302とP型MOS−FET素子P205とでカレントミラー回路を構成しており、P型MOS−FET素子P204を流れる電流Ids(P204)とP型MOS−FET素子P205を流れる電流Ids(P205)の和電流と、定電流源I202の電流を比較することで電流を検出し、過電流保護状態からP型MOS−FET素子P301を復帰させるため役立てている。
【0132】
従って、本実施形態は、P型MOS−FET素子P301をオフさせる合計出力電流Ioutが、P型MOS−FET素子P203を流れる電流Ids(P203)と、定電流源I201の定電流値と、P型MOS−FET素子P301とP型MOS−FET素子P203との電流出力能力比(ディメンジョン比)により決定されることから、合計出力電流の規格値を定めて短絡保護を実施する場合に適している。また、本実施形態では、電圧値ではなく電流値で過電流状態を検出するので、電源電圧Vddが比較的低い場合であっても、電源電圧Vddが比較的高い場合と同様なタイミングで過電流保護状態に移行させることができるので、後段の回路に与えるダメージを軽減させることができる。
【0133】
第4の実施形態.
上記した第1の実施形態では、合計出力電流Ioutの値を電圧変化で捉えるようにし、過電流状態になると電圧降下が発生することから、合計出力電圧Voutの電圧値を、比較用電圧値(ノード209の電圧)と比較して、過電流保護動作を実施させる信号Vst1を出力させ、第3の実施形態では、カレントミラー回路と定電流源の電流を比較することで電流を検出して、過電流保護動作を実施させる信号Vst3を出力させていたが、以下に説明する第4の実施形態では、上記した両者を同時に組み合わせて実施する場合について説明する。
【0134】
図10は、本発明の第4の実施形態の過電流保護回路が第3の実施形態と異なる部分を抜粋して示す回路図である。
図10(a)は、概略的に言えば、図8(a)の過電流保護回路部202内の出力電流監視回路232と切替制御回路233に図2の出力切替回路230を追加し、切替制御回路233内に出力電流監視回路232の出力と出力切替回路230をAND演算するAND回路を追加した回路である。
【0135】
図10(a)の出力切替回路234は、図2の出力切替回路230のP型MOS−FET素子P203がP型MOS−FET素子P207に変更され、図2のインバータINV2001がインバータINV204に変更されてその出力がノード210に変更されている以外は同様である。
【0136】
また、図10(a)の出力電流監視回路232は図8(a)の出力電流監視回路232と全く同様であり、図10(a)の切替制御回路236は、上記したようにNAND201とNAND202からなるセット・リセット回路の内の、NAND202へのインバータINV203からの入力と、出力切替回路234のノード210の入力のAND回路であるAND201が追加され、AND201の出力がノード211となり、このノード211の電圧がNAND202に入力されるように変更されている。それ以外は、図8(a)の切替制御回路233と同様である。
【0137】
図10(b)の切替制御回路236aは、図8(a)に対する図8(b)の場合と同様に、図10(a)の切替制御回路236にイニシャルリセット回路400を追加した場合である。
【0138】
イニシャルリセット回路400は、第1〜第3の実施形態で説明した回路と同様な回路であり、参照電圧Vrefと立ち上がり検出用の電圧Vgpとが比較され、電圧Vgpの値が参照電圧Vrefの値よりも大きくなった場合に信号電圧Vrsをノード207に出力する回路である。
【0139】
図10(b)の切替制御回路236a内では、図10(a)のインバータINV2001の代わりに、NAND203が設けられている。NAND203は、NAND202の出力電圧と、信号電圧Vrsが入力されて、信号Vst4(オン)をノード208に出力する。他の動作は、図10(a)の場合と同様であり、電圧Vgpが参照電圧Vrefよりも大きな値になるまでは、信号Vst4(オン)をノード208に出力せず、過電流保護動作を実施させない。
【0140】
図11、図12は、図10(b)に示した回路の各部の電圧及び電流の状態を示すタイミングチャートである。図11が電源電圧Vddが比較的低い場合の図10(b)に示した回路のタイミングチャートであり、図11が電源電圧Vddが比較的高い場合の図10(b)に示した回路のタイミングチャートである。
【0141】
図11、図12では、(a)がパワーダウン信号PDであり、(b)がクロック信号CKであり、(c)が反転信号PD2Nであり、(d)が合計出力電圧Voutであり、(e)が制御電圧Vc2であり、(f)が制御電圧Vc1であり、(g)がノード202の電圧であり、(h)がノード203の電圧であり、(i)がノード204の電圧であり、(j)がノード205の電圧であり、(k)がノード206の電圧であり、(l)がノード207の電圧Vrsであり、(m)がノード208の信号Vst4であり、(n)がノード209の電圧であり、(o)がノード210の電圧であり、(p)がノード211の電圧である。
【0142】
また、図11、図12の(q)が負荷の電流源回路I401の電流値であり、(r)がP型MOS−FET素子P203の出力電流値であり、(s)がP型MOS−FET素子P204の出力電流値であり、(t)がP型MOS−FET素子P205の出力電流値であり、(u)が主出力用素子310であるP型MOS−FET素子P301の出力電流値であり、(v)がモニタ出力用素子320であるP型MOS−FET素子P302の出力電流値であり、(w)が上記した(u)と(v)の出力を合計した合計出力電流Ioutの出力電流値である。
【0143】
図11の(a)〜(m)は、図9の(a)〜(m)と同様であり、また、図11の(n)、(o)は、図5の(i)、(j)と同様であり、さらに、図11の(q)〜(w)は、図9の(n)〜(t)と同様である。電源電圧Vddが比較的低い場合の本実施形態に独特となる信号は(p)の信号であり、図10の切替制御回路236(236a)のAND201の出力であるノード211の信号である。
【0144】
電源電圧Vddが比較的高い場合の図12では、(i)のノード204の出力、(k)のノード206の出力、(o)のノード210の出力、(p)のノード211の出力が図11と異なる。図11では存在した(i)のノード204の出力が図12では無くなっており、(k)のノード206の出力は図11よりも図12の方がパルス幅が広くなっている。(o)のノード210の出力は図11よりも図12の方がパルス幅が広くなっており、(p)のノード211の出力には(i)のノード204の出力と(o)のノード210の出力の違いがAND演算でそのまま表れている。
【0145】
電源電圧Vddが比較的高い場合には、図12(d)に示したように、第1の実施形態と同様な出力切替回路234の出力により、出力電圧Voutを用いて、素早く過電流保護状態への移行、および、過電流保護状態から通常状態への復帰を実施することができる。しかし、電源電圧Vddが比較的高い場合には、出力電圧Voutにより過電流保護状態に移行しようとすると、図11(d)に示したように、図12(d)に示した場合よりも移行が遅れる。過電流保護を実施する場合には、例えば、後段回路に与えるダメージを減少させることができるので、わずかな時間でも早く保護状態に移行できることが望ましいが、出力電圧Voutのみにより過電流保護状態に移行しようとすると遅れることになる。しかし、図11の(p)のノード211に示したように、本実施形態では、電源電圧Vddが比較的低い場合には、第3の実施形態と同様にカレントミラー回路と定電流源の電流を比較することで電流を検出して、過電流保護動作を実施させる信号Vst4を出力させることができるので、電源電圧Vddが比較的高い場合と同様なタイミングで過電流保護状態に移行させることができる。
【0146】
このように本実施形態の過電流保護回路も、第1〜第3の実施形態と同様に、過電流保護の動作を実施した後に、出力電流Ioutが過電流状態でなくなった場合には、初期状態から立ち上げなくとも、自動的に出力電圧Voutを回復させることができ、また、パワーダウン信号PDがローレベル(L)になった直後には、すぐに過電流保護回路部203を動作させず、合計出力電圧Voutが比較用電圧値であるノード209の電圧値よりも高い電圧になるまでは、過電流保護の動作は実施しないようにして、電圧立ち上げ時の誤動作を避けることができる。また、本実施形態では、電源電圧Vddが比較的低い場合であっても、電源電圧Vddが比較的高い場合と同様なタイミングで過電流保護状態に移行させることができるので、後段の回路に与えるダメージを軽減させることができる。
【0147】
また、電源電圧Vddが比較的高い場合には、切替制御回路236の出力が第1の実施形態と同様になるため、電源電圧Vddが上昇した場合、主出力用素子310内のP型MOS−FET素子P301の出力を停止させるために必要となる過電流値と通常電流値とのレベル差を減少させることができ、電源電圧Vddの上昇時には、より早く過電流保護状態に移行することができ、例えば、熱抵抗が大きいパッケージに内蔵されることから、電源電圧Vddの変化の大きい場合等でも、安全に過電流保護を実施することができる。
【0148】
電源電圧Vddが比較的低い場合には、切替制御回路236の出力が第3の実施形態と同様になるため、合計出力電流Ioutが、P型MOS−FET素子P203を流れる電流Ids(P203)と、定電流源I201の定電流値と、P型MOS−FET素子P301とP型MOS−FET素子P203との電流出力能力比(ディメンジョン比)により決定され、合計出力電流の規格値を定めて短絡保護を実施する場合に適し、電源電圧Vddが比較的高い場合と同様なタイミングで過電流保護状態に移行させて、後段の回路に与えるダメージを軽減させることができる。
【0149】
第5の実施形態.
上記した第2の実施形態では、合計出力電流Ioutの値と定電流源I201の電流を比較して、過電流保護動作を実施させる信号Vst2を出力させ、第3の実施形態では、カレントミラー回路と定電流源の電流を比較することで電流を検出して、過電流保護動作を実施させる信号Vst3を出力させていたが、以下に説明する第5の実施形態では、上記した両者を同時に組み合わせて実施する場合について説明する。
【0150】
図13は、本発明の第5の実施形態の過電流保護回路が第4の実施形態と異なる部分を抜粋して示す回路図である。
図13の過電流保護回路部204は、概略的に言えば、図10(a)の過電流保護回路部203内の出力電流監視回路232と切替制御回路236を残し、出力切替回路234を図6の出力切替回路231と同様な出力切替回路237に変更した回路である。
【0151】
図13の出力切替回路237は、図6の出力切替回路231のP型MOS−FET素子P203がP型MOS−FET素子P207に変更され、図6の直列に並んだインバータINV201〜インバータINV2001がバッファBuf204に変更されて、その出力がノード210に変更されている以外は同様である。バッファBuf204は、所定のしきい値を有しており、入力側の電圧がしきい値電圧以上になると、出力をローレベル(L)からハイレベル(H)に変化させる素子である。
【0152】
また、図13の出力電流監視回路232と切替制御回路236は、図10の出力電流監視回路232と切替制御回路236と同様であり、それ以外も、図10の過電流保護回路部203と同様である。
【0153】
また、図13にイニシャルリセット回路400を追加した場合の回路については、図10(b)に示したイニシャルリセット回路400を図13に示した回路に追加すればよい。
【0154】
図14、図15は、図13に示した回路に図10(b)に示したイニシャルリセット回路400を追加した場合の各部の電圧及び電流の状態を示すタイミングチャートである。図14が電源電圧Vddが比較的低い場合の図13の回路のタイミングチャートであり、図15が電源電圧Vddが比較的高い場合の図13の回路のタイミングチャートである。
【0155】
図14、図15では、(a)がパワーダウン信号PDであり、(b)がクロック信号CKであり、(c)が反転信号PD2Nであり、(d)が合計出力電圧Voutであり、(e)が制御電圧Vc2であり、(f)が制御電圧Vc1であり、(g)がノード202の電圧であり、(h)がノード203の電圧であり、(i)がノード204の電圧であり、(j)がノード205の電圧であり、(k)がノード206の電圧であり、(l)がノード207の電圧Vrsであり、(m)がノード208の信号Vst5であり、(n)がノード209の電圧であり、(o)がノード210の電圧であり、(p)がノード211の電圧である。
【0156】
また、図14、図15の(q)が負荷の電流源回路I401の電流値であり、(r)がP型MOS−FET素子P203の出力電流値であり、(s)がP型MOS−FET素子P204の出力電流値であり、(t)がP型MOS−FET素子P205の出力電流値であり、(u)がP型MOS−FET素子P207の出力電流値であり、(v)が主出力用素子310であるP型MOS−FET素子P301の出力電流値であり、(w)がモニタ出力用素子320であるP型MOS−FET素子P302の出力電流値であり、(x)が上記した(u)と(v)の出力を合計した合計出力電流Ioutの出力電流値である。
【0157】
図14の(a)〜(m)は、図11の(a)〜(m)と同様であり、また、図14の(n)、(u)は、図7の(i)、(l)と同様であり、さらに、図14の(o)〜(t)、(v)〜(x)は、図11の(o)〜(w)と同様である。また、図14の(p)は図11の(p)と同様である。なお、図14の(n)のバッファBuf204のしきい値電圧は、図7の(i)では、インバータINV201のしきい値電圧になっている。
【0158】
電源電圧Vddが比較的高い場合の図15では、図12に対する図11の場合と同様に、(i)のノード204の出力、(k)のノード206の出力、(o)のノード210の出力、(p)のノード211の出力が図14と異なる。図14では存在した(i)のノード204の出力が図15では無くなっており、(k)のノード206の出力は図14よりも図15の方がパルス幅が広くなっている。(o)のノード210の出力は図14よりも図15の方がパルス幅が広くなっており、(p)のノード211の出力には(i)のノード204の出力と(o)のノード210の出力の違いがAND演算でそのまま表れている。
【0159】
電源電圧Vddが比較的高い場合には、図14(d)に示したように、第2の実施形態と同様な出力切替回路237の出力により、出力電流Ioutを用いて、素早く過電流保護状態への移行、および、過電流保護状態から通常状態への復帰を実施することができる。しかし、電源電圧Vddが比較的高い場合には、出力電流Ioutにより過電流保護状態に移行しようとすると、図14(d)に示したように、図15(d)に示した場合よりも移行が遅れる。過電流保護を実施する場合には、例えば、後段回路に与えるダメージを減少させることができるので、わずかな時間でも早く保護状態に移行できることが望ましいが、出力電流Ioutのみにより過電流保護状態に移行しようとすると遅れることになる。しかし、図14の(p)のノード211に示したように、本実施形態では、電源電圧Vddが比較的低い場合には、第3の実施形態と同様にカレントミラー回路と定電流源の電流を比較することで電流を検出して、過電流保護動作を実施させる信号Vst5を出力させることができるので、電源電圧Vddが比較的高い場合と同様なタイミングで過電流保護状態に移行させることができる。
【0160】
このように本実施形態の過電流保護回路も、第1〜第4の実施形態と同様に、過電流保護の動作を実施した後に、出力電流Ioutが過電流状態でなくなった場合には、初期状態から立ち上げなくとも、自動的に出力電圧Voutを回復させることができ、また、パワーダウン信号PDがローレベル(L)になった直後には、すぐに過電流保護回路部204を動作させず、合計出力電圧Voutが比較用電圧値であるノード209の電圧値よりも高い電圧になるまでは、過電流保護の動作は実施しないようにして、電圧立ち上げ時の誤動作を避けることができる。また、本実施形態では、電源電圧Vddが比較的低い場合であっても、電源電圧Vddが比較的高い場合と同様なタイミングで過電流保護状態に移行させることができるので、後段の回路に与えるダメージを軽減させることができる。
【0161】
また、電源電圧Vddが比較的高い場合には、切替制御回路236の出力が第2の実施形態と同様になるため、電源電圧Vddが上昇した場合、P型MOS−FET素子P301の出力を停止させるために必要となる過電流値と通常電流値とのレベル差を減少させることができ、電源電圧Vddの上昇時により早く過電流保護状態に移行でき、電源電圧Vddの変化の大きい場合等でも、安全に過電流保護を実施することができ、参照電圧を変化させる要素として、抵抗素子R201の材質により決定される温度係数の反比例定数を含ませることができ、例えば、抵抗素子R201の材質に温度係数が正である材質を用いることで、P型MOS−FET素子P301の温度上昇による電流能力の低下を緩和することができる。
【0162】
電源電圧Vddが比較的低い場合には、切替制御回路236の出力が第3の実施形態と同様になるため、合計出力電流Ioutが、P型MOS−FET素子P203を流れる電流Ids(P203)と、定電流源I201の定電流値と、P型MOS−FET素子P301とP型MOS−FET素子P203との電流出力能力比(ディメンジョン比)により決定され、合計出力電流の規格値を定めて短絡保護を実施する場合に適し、電源電圧Vddが比較的高い場合と同様なタイミングで過電流保護状態に移行させて、後段の回路に与えるダメージを軽減させることができる。
【0163】
第6の実施形態.
上記した第1〜第5の実施形態では、合計出力電圧Vout、合計出力電流Iout、あるいは、制御電圧Vc1およびVc2を用いて過電流状態を検出し、過電流状態から復帰させることができた。ところで、過電流状態になると、最も顕著に表れるのは、電力素子や抵抗素子等の発熱である。そこで、以下に示す第6の実施形態では、発熱状況により間接的に過電流状態を検出し、また、復帰させる場合について説明する。
【0164】
図16は、本発明の第6の実施形態の過電流保護回路が第2の実施形態と異なる部分を抜粋して示す回路図である。
図16(a)の過電流保護回路部205は、概略的に言えば、図6(a)の過電流保護回路部201内の出力切替回路231を発熱が検出できるように出力切替回路238に変更し、出力回路部301内では、主出力用素子310を構成するP型MOS−FET素子P301の近傍に、発熱検出用のP型MOS−FET素子P303を追加した回路と言える。
【0165】
図16の出力切替回路238は、ソースが電源電圧Vddに接続され、ゲートがノード200(制御電圧Vc2)に接続され、ドレインが別のN型MOS−FET素子N201のドレインに接続されるP型MOS−FET素子P203を備えている。
【0166】
N型MOS−FET素子N201は、ドレインがP型MOS−FET素子P203のドレインと接続され、ソースはGNDに接続され、ゲートは別のN型MOS−FET素子N202のゲートに接続される。
【0167】
N型MOS−FET素子N202は、ドレイン(ノード209)が出力回路部301内のP型MOS−FET素子P303のドレインと接続され、ソースはGNDに接続され、ゲートはN型MOS−FET素子N201のゲートに接続される。
【0168】
N型MOS−FET素子N201のゲートとN型MOS−FET素子N202のゲートは接続されると共に、パワーダウン信号の反転信号PDNにより接続されるスイッチSW203を介してN型MOS−FET素子N201のドレインとも接続され、別のN型MOS−FET素子N203のドレインにも接続される。
【0169】
N型MOS−FET素子N203は、ドレインがN型MOS−FET素子N201とN型MOS−FET素子N202のゲートと接続され、ソースはGNDに接続され、ゲートはパワーダウン信号PDに接続される。
【0170】
N型MOS−FET素子N202のドレイン出力であるノード209は、パワーダウン信号の反転信号PDNにより接続されるスイッチSW203を介してバッファBuf201の入力側と、別のN型MOS−FET素子N204のドレインにも接続される。
【0171】
N型MOS−FET素子N204は、ドレインがバッファBuf201の入力側と接続され、ソースはGNDに接続され、ゲートはパワーダウン信号PDに接続される。
【0172】
バッファBuf201は、所定のしきい値を有しており、入力側の電圧がしきい値電圧以上になると、出力をローレベル(L)からハイレベル(H)に変化させる素子であり、出力側がノード210となる。
【0173】
ノード210には、直列にインバータINV2001が接続され、インバータINV2001の出力側がノード208となり、出力信号がVst6となる。
【0174】
出力回路部301内のP型MOS−FET素子P303は、上記したように、主出力用素子310を構成するP型MOS−FET素子P301およびモニタ出力用素子320を構成するP型MOS−FET素子P301の近傍に、各々の素子の発熱が検出できるように配置され、ソースは電源電圧Vddに接続され、ゲートはノード200(制御電圧Vc2)に接続され、ドレインは出力切替回路238内のN型MOS−FET素子N202のドレインに接続される。
【0175】
図16(b)の切替制御回路238aは、図6(a)に対する図6(b)の場合と同様に、図16(a)の切替制御回路238にイニシャルリセット回路400を追加した場合である。
【0176】
イニシャルリセット回路400は、第1〜第5の実施形態で説明した回路と同様な回路であり、参照電圧Vrefと立ち上がり検出用の電圧Vgpとが比較され、電圧Vgpの値が参照電圧Vrefの値よりも大きくなった場合に信号電圧Vrsをノード207に出力する回路である。
【0177】
図16(b)の切替制御回路238a内では、図16(a)のインバータINV2001の代わりに、NAND201が設けられている。NAND201は、バッファBuf201(ノード210)の出力電圧と、信号電圧Vrs(ノード207)が入力されて、信号Vst6(オン)をノード208に出力する。他の動作は、図16(a)の場合と同様であり、電圧Vgpが参照電圧Vrefよりも大きな値になるまでは、信号Vst6(オン)をノード208に出力せず、過電流保護動作(本実施形態の場合は加熱保護動作による間接的な過電流保護動作)を実施させない。その他の構成は、図6(a)の過電流保護回路部201と同様である。
【0178】
図17は、図16(b)に示した回路の各部の電圧及び電流の状態を示すタイミングチャートである。
図17では、(a)がパワーダウン信号PDであり、(b)がクロック信号CKであり、(c)が反転信号PD2Nであり、(d)が合計出力電圧Voutであり、(e)が制御電圧Vc2であり、(f)が制御電圧Vc1であり、(g)がノード207の電圧Vrsであり、(h)がノード208の信号Vst6であり、(i)がノード209の電圧であり、(j)がノード210の電圧である。
【0179】
また、図17の(k)が負荷の電流源回路I401の電流値であり、(l)がP型MOS−FET素子P203の出力電流値であり、(m)がP型MOS−FET素子P303の出力電流値であり、(n)がN型MOS−FET素子N202の出力電流値であり、(o)がN型MOS−FET素子N202の出力電流値からP型MOS−FET素子P303の出力電流値を減算した値であり、(p)が主出力用素子310であるP型MOS−FET素子P301の出力電流値であり、(q)がモニタ出力用素子320であるP型MOS−FET素子P302の出力電流値であり、(r)が上記した(p)と(q)の出力を合計した合計出力電流Ioutの出力電流値である。
【0180】
図17の(a)〜(h)、(j)、(k)、(p)〜(r)は、図7の(a)〜(h)、(j)、(k)、(m)〜(o)と同様である。図17では、(i)のノード209の出力と、(l)〜(o)の出力が図7と異なる。
【0181】
出力回路部301内のP型MOS−FET素子P303と、出力切替回路238内のP型MOS−FET素子P203は、カレントミラー回路となっており、また、出力回路部301内のP型MOS−FET素子P303とP型MOS−FET素子P302もカレントミラー回路となっている。また、切替制御回路238内では、N型MOS−FET素子N201のゲートとN型MOS−FET素子N202のゲートは接続されてカレントミラー回路となっている。
【0182】
従って、出力回路部301内のP型MOS−FET素子P303には、P型MOS−FET素子P303とP型MOS−FET素子P302との電流出力能力の違い(ディメンジョン比)に比例した負荷電流Ids(P303)が流れる。
【0183】
また、出力切替回路238内のP型MOS−FET素子P203には、P型MOS−FET素子P203とP型MOS−FET素子P302との電流出力能力の違い(ディメンジョン比)に比例した負荷電流Ids(P203)が流れる。
【0184】
そして、負荷電流Ids(P203)は、N型MOS−FET素子N201にも流れるので、N型MOS−FET素子N202には、N型MOS−FET素子N201とN型MOS−FET素子N202のカレントミラー比に比例した電流が流れる。
【0185】
ここで、P型MOS−FET素子P203とP型MOS−FET素子P302とのディメンジョン比を1以下にするか、あるいは、N型MOS−FET素子N201とN型MOS−FET素子N202のカレントミラー比を1以下にすると、負荷電流Ids(P303)よりも、N型MOS−FET素子N202の負荷電流Ids(N202)を小さくすることができる{Ids(N202)<Ids(P303)}。この場合には、ノード209は電源電圧Vddの電圧レベルまで引き上げられる。
【0186】
主出力用素子310であるP型MOS−FET素子P301およびモニタ出力用素子320であるP型MOS−FET素子P302に過電流が流れると、各素子は発熱し、近傍の温度も上昇する。従って、それらの素子の近傍に配置されたP型MOS−FET素子P303の温度も上昇する。すると、P型MOS−FET素子P303のコンダクタンスgmが低下し、負荷電流Ids(P303)が減少する。そして、負荷電流Ids(P303)よりも、N型MOS−FET素子N202の負荷電流Ids(N202)が小さくならなくなる{Ids(N202)≧Ids(P303)}と、ノード209は電源電圧Vddの電圧レベルから低下し始める。
【0187】
ノード209の電圧が低下してバッファBuf201のしきい値電圧よりも低くなると、バッファBuf201の出力(ノード210)はハイレベル(H)からローレベル(L)に変化する。すると、インバータINV2001(又はNAND201)の出力(ノード208:Vst6)も、ハイレベル(H)からローレベル(L)に変化してスイッチSW201をオフし、ノード201の電圧を電源電圧Vddの電圧レベルまで引き上げる。以下の動作は、第1〜第5の実施形態と同様に過電流保護動作が実施される。
【0188】
次に、P型MOS−FET素子P301およびP型MOS−FET素子P302の過電流状態が解消されて、発熱が低下し、P型MOS−FET素子P303の温度が低下した場合、P型MOS−FET素子P303のコンダクタンスgmが上昇し、負荷電流Ids(P303)が増加する。そして、負荷電流Ids(P303)よりも、N型MOS−FET素子N202の負荷電流Ids(N202)が小さくなる{Ids(N202)<Ids(P303)}と、ノード209は電源電圧Vddの電圧レベルに戻る。
【0189】
すると、バッファBuf201の出力(ノード210)はローハイレベル(L)からハイレベル(H)に変化し、インバータINV2001(又はNAND201)の出力(ノード208:Vst6)も、ローレベル(L)からハイレベル(H)に変化してスイッチSW201がオンされ、ノード201の電圧が通常の制御電圧Vc1のレベルに戻り、過電流保護動作が停止される。
【0190】
なお、本実施形態では、主出力用素子310であるP型MOS−FET素子P301をオフさせる場合と再びオンさせる場合の負荷電流Ioutの値は、P型MOS−FET素子P203とP型MOS−FET素子P303とのディメンジョン比、N型MOS−FET素子N201とN型MOS−FET素子N202のカレントミラー比、電源電圧Vddの値、および、パッケージの熱抵抗比により決定する。また、P型MOS−FET素子P301がオフ状態で、過電流保護動作が実施状態の負荷電流Ioutの値は、電源電圧Vddの値と、P型MOS−FET素子P302の電流出力能力により決定する。
【0191】
このように本実施形態の過電流保護回路では、温度(発熱)検出によって間接的に第1〜第5の実施形態と同様な過電流保護動作を実施し、過電流保護の動作を実施した後に、温度が低下した場合には、間接的に出力電流Ioutが過電流状態でなくなったと判断して、初期状態から立ち上げなくとも、自動的に出力電圧Voutを回復させることができる。また、パワーダウン信号PDがローレベル(L)になった直後には、すぐに過電流保護回路部205を動作させず、合計出力電圧Voutが比較用電圧値であるノード209の電圧値よりも高い電圧になるまでは、過電流保護の動作は実施しないようにして、電圧立ち上げ時の誤動作を避けることができる。
【0192】
また、本実施形態では、過電流により生じる局所的な温度上昇を検知して過電流保護動作を実施することができるので、電源電圧Vddの変化が大きく、熱抵抗が大きいパッケージに回路が内蔵される場合に加えて、動作温度範囲が広い場合でも、局所的な温度上昇検出により確実に過電流保護状態に移行させることができるので、後段の回路に与えるダメージを軽減させることができる。
【0193】
また、上記した各実施形態の過電流保護回路は、例えば、少なくとも直流電源を供給する回路と共に集積回路の基板上に設けた場合、供給される直流電源が過電流状態になったことを検出して、過電流保護動作を実施し、過電流状態が解消されたら、過電流保護動作を自動的に解除することができる集積回路を供給することができる。
【0194】
また、集積回路として、特にレギュレータ等の直流電源用の集積回路に上記した各実施形態の過電流保護回路を設けた場合には、過電流保護動作を自動的に解除することができるレギュレータ用集積回路を供給することができる。
【0195】
【発明の効果】
上記のように本発明では、電源電圧の上昇により、主出力用素子の消費電力が増大するレベルよりも、主出力用素子の出力を停止させるために必要となる過電流値のレベル差の減少量が多いため、電源電圧の上昇時により早く過電流保護状態に移行させることができる。
【0196】
また、本発明では、熱抵抗が大きいパッケージに内蔵されて、電源電圧の変化が大きい場合でも、安全に過電流保護を実施することができる。
【0197】
また、本発明では、過電流保護の動作を実施した後に、出力電流が過電流状態でなくなった場合には、初期状態から立ち上げなくとも、自動的に出力電圧を回復させることができる。
【0198】
また、本発明では、パワーダウン信号がローレベル(L)になった直後には、過電流保護回路部を動作させず、出力電圧が比較用電圧値よりも高い電圧になってから、過電流保護が動作されるようにしたので、電圧立ち上げ時の誤動作を避けることができる。
【0199】
また、本発明では、出力電流値で過電流状態を検出することで、電源電圧が比較的低い場合であっても、電源電圧が比較的高い場合と同様なタイミングで過電流保護状態に移行させることができ、後段の回路に与えるダメージを軽減させることができる。
【0200】
また、本発明では、出力電圧の電圧変化を検出するための参照電圧に1/抵抗絶対値を用いることで、参照電圧を変化させる要素として、抵抗の材質により決定される温度係数の反比例定数を含ませることができる。従って、抵抗の材質に温度係数が正である材質を用いることで、主出力用素子の温度上昇による電流能力の低下を緩和することができる。
【0201】
また、本発明では主出力用素子をオフさせる出力電流を、回路中の素子の電流出力能力比(ディメンジョン比)と、定電流源の定電流値により決定させることができ、合計出力電流の規格値を定めて短絡保護を実施する場合に適用することができる。
【0202】
また、本発明では、出力電流値を検出することによる過電流保護動作と、回路中の素子の電流出力能力比(ディメンジョン比)と定電流源の定電流値による過電流保護動作とを組み合わせて構成し、電源電圧の大小に対応させて適切な方の過電流保護動作を実施させることができる。
【0203】
また、本発明では、出力電圧を検出することによる過電流保護動作と、回路中の素子の電流出力能力比(ディメンジョン比)と定電流源の定電流値による過電流保護動作とを組み合わせて構成し、電源電圧の大小に対応させて適切な方の過電流保護動作を実施させることができる。
【0204】
また、本発明では、過電流により生じる局所的な温度上昇を検知して過電流保護動作を実施することができるので、電源電圧の変化が大きく、熱抵抗が大きいパッケージに回路が内蔵される場合に加えて、動作温度範囲が広い場合でも、局所的な温度上昇検出により確実に過電流保護状態に移行させることができる。
【図面の簡単な説明】
【図1】 本発明の第1の実施形態の過電流保護回路の要部を示すブロック図である。
【図2】 図1にブロック図で示した構成の詳細な回路の一例を示す図である。
【図3】 図1の回路にイニシャルリセット回路を追加した場合を示した図である。
【図4】 図2の回路にイニシャルリセット回路を追加した場合を示した図である。
【図5】 図4に示した回路の各部の電圧及び電流の状態を示すタイミングチャートである。
【図6】 (a)、(b)は本発明の第2の実施形態の過電流保護回路が第1の実施形態と異なる部分を抜粋して示す回路図である。
【図7】 図6(b)に示した回路の各部の電圧及び電流の状態を示すタイミングチャートである。
【図8】 (a)、(b)は本発明の第3の実施形態の過電流保護回路が第2の実施形態と異なる部分を抜粋して示す回路図である。
【図9】 図8(b)に示した回路の各部の電圧及び電流の状態を示すタイミングチャートである。
【図10】 (a)、(b)は本発明の第4の実施形態の過電流保護回路が第3の実施形態と異なる部分を抜粋して示す回路図である。
【図11】 図10(b)に示した回路の各部の電圧及び電流の状態を示すタイミングチャートである。
【図12】 図10(b)に示した回路の各部の電圧及び電流の状態を示すタイミングチャートである。
【図13】 本発明の第5の実施形態の過電流保護回路が第4の実施形態と異なる部分を抜粋して示す回路図である。
【図14】 図13に示した回路に図10(b)に示したイニシャルリセット回路を追加した場合の各部の電圧及び電流の状態を示すタイミングチャートである。
【図15】 図13に示した回路に図10(b)に示したイニシャルリセット回路を追加した場合の各部の電圧及び電流の状態を示すタイミングチャートである。
【図16】 (a)、(b)は本発明の第6の実施形態の過電流保護回路が第2の実施形態と異なる部分を抜粋して示す回路図である。
【図17】 図16(b)に示した回路の各部の電圧及び電流の状態を示すタイミングチャートである。
【図18】 従来の過電流保護回路の要部を示すブロック図である。
【符号の説明】
100 直流電源回路部、 200 過電流保護回路部、 210、SW201〜SW203 スイッチ、 220 電圧引き上げ用素子、 230 出力切替回路、 300 出力回路部、 310 主出力用素子、 320 モニタ出力用素子、 330 抵抗素子、 P101〜P303 P型MOS−FET素子、 N101〜N204 N型MOS−FET素子、 I101〜I401 電流源回路、 R201〜R202,R301〜R303、R401 抵抗素子、 C401 コンデンサ、 COMP201 コンパレータ、 INV1〜INV2001 インバータ、 NAND201〜NAND203 NAND論理素子、 SN−FF1 同期型フリップフロップ、 AND201 AND論理素子、 Vdd 電源電圧、 GND 設置電圧、 Vc1,Vc2 制御電圧、 Vout (合計)出力電圧、 Iout (合計)出力電流、 Buf201、Buf204 バッファ。
Claims (9)
- 直流電源回路からの制御電圧により出力制御される主出力用素子からの出力が過電流状態であることが検出された場合に、主出力用素子の制御電圧を電源電圧まで引き上げることで、主出力用素子からの出力を停止させて後段の回路を保護する過電流保護回路であって、
直流電源回路からの制御電圧の出力経路を、主出力用経路に加えて、モニタ出力用経路を設けて2経路とし、
主出力用経路の制御電圧を電源電圧まで引き上げる電圧引上用素子と、
前記主出力用経路と、前記モニタ出力用経路とを電気的に切り離すスイッチ素子と、
直流電源回路から主出力用経路を経由して入力される制御電圧により出力が制御される主出力用素子と、
直流電源回路からモニタ出力用経路を経由して入力される制御電圧により出力が制御され、同じ制御電圧値が入力された場合の電流出力値が前記主出力用素子よりも小さいモニタ出力用素子と、
前記主出力用素子と前記モニタ出力用素子の合計出力電流値を検出し、該合計出力電流値が過電流保護が必要である第1所定電流値よりも大きくなった場合に、前記スイッチ素子を切り離し、前記電圧引上用素子で制御電圧を電源電圧まで引き上げる信号を出力する出力切替回路を備え、
前記出力切替回路は、制御電圧を電源電圧まで引き上げる信号を出力した後には、前記モニタ出力用素子のみの出力電流値を検出し、該出力電流値が過電流保護が必要でなくなる第2所定電流値よりも小さくなった場合に、前記電圧引上用素子で制御電圧を電源電圧まで引き上げる信号の出力を停止し、前記スイッチ素子を接続する
ことを特徴とする過電流保護回路。 - 前記出力切替回路は、前記出力電流値の検出を、該出力電流が抵抗回路を流れる際の出力電圧値により検出し、
前記合計出力電流値による出力電圧値が比較用電圧値よりも小さくなった場合に、前記スイッチ素子を切り離し、前記電圧引上用素子で制御電圧を引き上げ、
前記モニタ出力用素子のみの出力電流値による出力電圧値が比較用電圧値よりも大きくなった場合に、前記電圧引上用素子による制御電圧の引き上げを中止し、前記スイッチ素子を接続する
ことを特徴とする請求項1に記載の過電流保護回路。 - 前記出力切替回路は、電流源回路を有し、該電流源回路の電流と前記出力電流値とを比較して、該出力電流が前記電流源回路の電流よりも大きくなった場合に、前記スイッチ素子を切り離し、前記電圧引上用素子で制御電圧を引き上げ、
前記モニタ出力用素子のみの出力電流値による出力電流値が前記電流源回路の電流よりも小さくなった場合に、前記電圧引上用素子による制御電圧の引き上げを中止し、前記スイッチ素子を接続する
ことを特徴とする請求項1に記載の過電流保護回路。 - 前記出力切替回路は、前記出力電流値の検出を、主出力用素子およびモニタ出力用素子を流れる電流と定電流源の定電流値との比較、および、主出力用素子と出力切替回路内の素子とのディメンジョン比を用いて実施する
ことを特徴とする請求項1に記載の過電流保護回路。 - 請求項2に記載した構成の出力切替回路と、請求項4に記載した出力切替回路の双方の構成要素を有し、電源電圧が比較的大きい場合に請求項2に記載した構成の出力切替回路用い、電源電圧が比較的小さい場合に請求項4に記載した構成の出力切替回路用いる
ことを特徴とする過電流保護回路。 - 請求項3に記載した構成の出力切替回路と、請求項4に記載した出力切替回路の双方の構成要素を有し、電源電圧が比較的大きい場合に請求項3に記載した構成の出力切替回路用い、電源電圧が比較的小さい場合に請求項4に記載した構成の出力切替回路用いる
ことを特徴とする過電流保護回路。 - 前記直流電源回路が立ち上がる時には、前記合計出力電流値による出力電圧値が前記比較用電圧値よりも大きくなるまでは、前記出力切替回路から前記制御電圧を電源電圧と同じ電圧レベルに引き上げる信号を出力させないイニシャルリセット回路を有する
ことを特徴とする請求項2又は5に記載の過電流保護回路。 - 請求項1〜7の何れか1項に記載した過電流保護回路を、少なくとも直流電源を供給する回路と共に集積回路の基板上に設ける
ことを特徴とする集積回路。 - 請求項1〜7の何れか1項に記載した過電流保護回路を、直流電源回路用の集積回路の基板上に設ける
ことを特徴とする請求項8に記載の集積回路。
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