JP3623536B2 - 絶縁破壊強度の増加されたｃｍｏｓ回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、その動作電位が異なり、請求項１の前提部分に記載されたように第１、第２のノ−ドを経て共に結合されている第１、第２のサブ回路を少なくとも具備しているＣＭＯＳ回路の絶縁破壊強度を増加させるための回路に関する。
【０００２】
【従来の技術】
ＣＭＯＳ回路は５ボルト程度の許容可能な電圧範囲用に通常設計されており、即ち個々の領域の技術的製造パラメータと幾何学的設計規定はこの電圧範囲に最適化される。しかしながらこの通常の５Ｖ供給電源から外れたＣＭＯＳ回路の応用があり、別の安定な５Ｖ供給回路網の価格は非常に高価である。このような応用は例えば工業的または商業的装置における電子トランスデューサ、センサまたは制御装置用の空間的に分離されている回路である。１つの重要な応用は１２Ｖまたは２４Ｖの非常に不安定な搭載システムを有する自動車の分野である。例えば独国特許第Ｐ４２ ４２ ９８９．７ 号明細書に記載されているように、チップ上の５Ｖの調整された供給電圧の生成が可能であるが、これは必要なチップ面積の量と製造価格を増加する。
【０００３】
【発明が解決しようとする課題】
多くの場合、回路自体が比較的電圧の変動に不感であり、幾つかの回路部品だけが十分な絶縁破壊強度を必要とするならば、半導体チップ上の分離した電圧安定手段は必要ではない。以下にｐおよびｎチャンネルトランジスタの絶縁破壊強度の主な差についての簡単な解析を行う。最も臨界的な型はｎチャンネルトランジスタであり、そのドレインソース絶縁破壊電圧が最大の許容可能な供給電圧を決定する。しかしながら、高濃度にドープされたドレイン領域は空間電荷領域を受けるために低濃度にドープされたｎ型ウェル中に埋設されるならば最大の許容可能なドレインソース電圧は変化されていない製造パラメータで約２４Ｖよりも大きく増加される。従って耐電圧ｎチャンネルトランジスタが得られる。
【０００４】
ｐチャンネルトランジスタはチャンネルの長さが１．２ μｍよりも小さいならば−５ボルトのドレインバルク電圧しか許容しない。最大の許容可能なドレインバルク電圧はチャンネルの長さが３．７５μｍよりも大きいならば少なくとも−１２Ｖに増加される。以下の説明において、ｐチャンネルトランジスタの電圧値の場合、負の符号は簡明にするため省略し、即ち値は絶対値として理解すべきである。ｐチャンネルトランジスタのｎ型のウェル（バルク領域）がソース電極に接続されるならば絶縁破壊強度はｎ型ウェルのドレインソース電流通路に関する。ｎ型のウェルが別の電位に接続されるならば最大の許容可能なドレインソース電圧はｎ型のウェルとソース電極との間の電位の差だけ減少する。
それ故、本発明の目的は、ＣＭＯＳモノリシック集積回路内の異なった電圧レベルにあるサブ回路が所望の絶縁破壊強度を考慮する最も簡単な可能な方法で共に接続されることができる回路を提供することである。
【０００５】
【課題を解決するための手段】
この目的は、本発明のＣＭＯＳ回路の絶縁破壊強度を増加させるための回路により達成される。本発明の回路は、第１のノ−ドと第２のノ−ドを介して共に結合されている動作電位の異なる第１のサブ回路と第２のサブ回路とを少なくとも備え、第１のノ−ドと第２のノ−ドとの間に内部実効電圧を減少させるように構成されたカスコード回路が接続されている回路であり、カスコード回路は少なくとも１つのｐチャンネルトランジスタを具備し、このｐチャンネルトランジスタは、そのソース端子が第１のノ−ドに接続され、そのドレイン端子が第２のノ−ドに接続され、そのゲート端子が正の供給電圧と負の供給電圧との間に位置する固定されている電位を各出力で生成するバイアスソースの関連する出力に接続され、前記少なくとも１つのｐチャンネルトランジスタのウェル端子が各ソース電位と本質的に等しいかまたはそれより僅かに上である供給電位に接続され、バイアスソースが正の供給電圧の大きさに依存して１または複数の固定電位を生成し、その固定電位は開始範囲では負の供給電圧に対応し、前記固定電位は好ましくは一定して供給電圧の増加と共に増加しているＣＭＯＳ回路の絶縁破壊強度を増加させるための回路であるが、さらに本発明においては、第１のサブ回路は、正の供給電圧が供給されるコンタクトパッドと前記第１のノードとの間に接続されているｐチャンネルトランジスタ構造を具備し、第１のサブ回路は、そのｐチャンネルトランジスタ構造のゲート端子が調節信号により駆動される場合には調節された動作電流を供給する電流源として機能し、また、ゲート端子がスイッチング信号により駆動される場合には内部の正の供給電圧を生成するためのスイッチング回路として機能するように構成されており、ｐチャンネルトランジスタ構造はさらに正および負の供給電圧の極性反転に対する保護を行う第１の保護装置として機能するように構成されていることを特徴とする。
【０００６】
モノリシック集積回路の絶縁破壊強度は半導体材料中の空間電荷領域により本質的に決定される。本発明は２つのノ−ド間の大きな電圧の差が１または多数の段のｐチャンネルカスコード回路により段階的に減少されることができることの認識による利点を利用し、電圧は個々のカスコード段によりほぼ同等の大きさの部分的な電圧に分割される。部分的な電圧は勿論個々のカスコード段の許容可能な絶縁破壊電圧よりも小さくなければならない。各カスコード段の動作範囲は各ゲート電極がそこに接続される固定した電位により決定される。本発明によるとカスコード段は各ウェル電位がほぼ等しいか或いはソース電位よりも僅かに大きいｐチャンネルトランジスタによって構成される。ゲート電極はバイアス電源により生成され、供給電圧の大きさの関数として制御される関連する固定した電位に接続されている。制御はカスコード段を供給電圧の開始範囲で既に十分に能動的にする。十分な供給電圧における絶縁破壊強度を増加するために、ｐチャンネルカスコード段がより少ない臨界的なｎチャンネル通路のｐチャンネル電流通路および耐電圧のｎチャンネルトランジスタで使用されている。さらに、信号通路用の空間電荷のないポリシリコン抵抗が勿論、両方向で可能である。
本発明とさらにその実施例を添付図面を参照してより詳細に説明する。
【０００７】
【実施例】
図１の回路は接触パッド４を有し、これに正の供給電圧ＶＤＤが供給されている。この電源ＶＤＤは第１のサブ回路３とバイアスソース２に供給される。正の供給電圧の供給側と反対側で、第１のサブ回路３は第１のノ−ドｋ１を有し、これはカスコード回路１の正の入力に接続されている。カスコード回路１の負の出力は第２のノ−ドｋ２に結合され、これは第２のサブ回路５への正の入力でもあり、その負の出力は負の供給電圧ＶＳＳに接続され、これは接地電位Ｍに接続されている。
【０００８】
図１の実施例ではカスコード回路１は単一のｐチャンネルトランジスタｔにより形成され、そのソース端子Ｓとウェル端子Ｗは第１のノ−ドｋ１に接続され、そのドレイン端子Ｄは第２のノ−ドｋ２に結合される。ゲート端子Ｇはバイアスソース２の出力ｏにより与えられる固定電位ＨＶにあり、これは正の供給電圧ＶＤＤまたは第１のノ−ドｋ１の電位のいずれかにより供給される。簡明にするためカスコード回路を以後“カスコード”を呼ぶ。
【０００９】
図１の実施例では第１、第２のノ−ドｋ１、ｋ２を経て互いに結合されるサブ回路３、５の形式は固定されていない。第１のサブ回路３から第２のサブ回路５までの電流形態の信号流のみが存在する。さらに第１、第２のサブ回路３、５の入力と出力は図１では示されていない。
【００１０】
図２は図１のバイアスソース２の出力ｏから得られる固定した電位ＨＶの勾配を示している。例えばＶＤＤ＝２４Ｖの供給電圧で固定電位ＨＶは約１２Ｖの値Ｎであると仮定する。供給電圧ＶＤＤが減少するとき、固定電位ＨＶは第１の限界値Ｋまで比例して減少し、このＫの値はＶＤＤ軸上の値Ｋ´に対応する。ここから第２の限界値Ｆの接地基準レベルＭに到達するまで線形に減少する。
【００１１】
供給電圧ＶＤＤの開始範囲即ち、ＯＶと第２の限界値Ｆとの間の範囲では固定電位ＨＶができるだけ速く接地電位Ｍに接続され、その結果第１、第２のノ−ドｋ１、ｋ２の間のカスコード回路１により形成されるｐチャンネル電流通路ｐｋは可能ならば低いＶＤＤ電圧値で既に十分能動的である。第１、第２の限界値Ｆ、Ｋとの間の固定電位ＨＶの正確な勾配と最終的な最大値ｎは第１または第２のサブ回路３、５またはカスコード１のいずれかにおいて電圧値ＶＤＤで電圧絶縁破壊が生じない程度に予め定められなければならない。等しい大きさの２つの部分的な電圧に供給電圧ＶＤＤを比例的に分割することは遅くとも第１の限界値Ｋから行われる。従って２４Ｖの供給電圧ＶＤＤまで部分的な電圧が１２Ｖよりも大きくなる回路状態は図１の装置には存在しない。
【００１２】
図３は図１の実施例に非常に類似した本発明の実施例を概略的に示している。カスコード回路１はカスコードの組合わせとして動作する３つのｐチャンネルトランジスタｔ１、ｔ２、ｔ３を含んだ３段のカスコードで置換えられている。第１のｐチャンネルトランジスタｔ１のソース端子Ｓ１は第１のノ−ドｋ１に接続され、第３のｐチャンネルトランジスタｔ３のドレイン端子Ｄ３は第２のノ−ドｋ２に接続されている。第１、第２、第３のゲート端子ｇ１、ｇ２、ｇ３はそれぞれバイアスソース２の第１、第２、第３の出力ｏ１、ｏ２、ｏ３に接続され、これは各出力で第１、第２、第３の固定した電位Ｖ１、Ｖ２、Ｖ３を与える。多段のカスコード回路１は２４Ｖよりも大きい供給電圧ＶＤＤを供給することを可能にし、電位差は各カスコード段で１２Ｖまで減少される。それぞれの固定電位勾配Ｖ１、Ｖ２、Ｖ３が図４で概略的に示されている。
【００１３】
図３の実施例の第１のサブ回路３は出力が第１のノ−ドｋ１に結合されているｐチャンネル電流ミラーを含む。第２のサブ回路５は耐電圧のｎチャンネルトランジスタｔｎを含み、そのドレイン端子は第２のノ−ドｋ２に接続され、そのゲート端子は信号源６によりクロックされる。従って第２のノ−ドｋ２は回路状態に応じて接地電位Ｍまたはほぼ正の供給電圧ＶＤＤの一方に対応する出力電圧ｖｋを提供する。
【００１４】
耐電圧のｎチャンネルトランジスタｔｎの簡単な断面図がサブ回路５の横に示されている。ｐ型の基体には低濃度でドープされたｎ型ウェルｗが形成され、これはほぼ中間の高濃度にドープした（ｎ＋ ）型の領域を含む。高濃度にドープした（ｎ＋ ）型領域とｎ型ウェルｗはｎチャンネルトランジスタｔｎのドレイン領域を形成する。ソースＳは通常のように高濃度にドープした（ｎ＋ ）型領域により形成され、端子Ｇを有するゲート領域はソースＳとドレインＤとの間に延在する。ドレイン領域の高濃度にドープされた部分が低濃度にドープされたｎ型ウェルにより包囲されるので半導体材料の最大電界強度を低く維持する空間電荷領域をｎ型のウェル中に形成することができる。そうでなければｐ型の基体と高濃度にドープされた（ｎ＋ ）型の領域との間の接合境界で絶縁破壊が生じる。
【００１５】
図５では第１のサブ回路３が正と負の供給電圧ＶＤＤ、ＶＳＳの極性の反転に対して保護を与える保護回路として設計されている。保護回路は付加的に過電圧保護素子ｓｅを含んでいる。極性反転保護の動作は種々の半導体領域を示す図５の断面図と図６の（ａ）、（ｂ）の２つの等価回路により説明される。保護回路の本質的な部分はドレイン、ゲート、ソース領域ｄ、ｇ、ｓを有するｐチャンネルトランジスタ構造により構成されている。これらの領域はｎ型ウェルｗ中に形成される。ｎ型ウェルｗへの接触は高濃度にドープされた（ｎ＋ ）型領域を介して行われる。この保護回路の特質はウェル端子Ｗｏが抵抗Ｒを経てソース端子Ｓｏに接続される点にある。抵抗Ｒの代りにｎ型ウェルｗの特別に設計された領域が使用されることができる。例えばこれはソース端子Ｓｏをウェル端子Ｗｏに接続する抵抗領域Ｒ´として（ｐ＋ ）型のソース領域ｓを延長することにより達成される。図５で示されている保護回路は同時に出願された独国特許明細書で詳細に説明されている。
【００１６】
通常の動作状態は以下のように限定されている。正の供給電圧ＶＤＤが供給される接触パッド４は低インピーダンスの通路によりソース端子Ｓｏに接続される。ドレイン端子Ｄｏは第１のノ−ドｋ１に接続され、これはさらに内部の電源電圧供給端子としての役目をする。ゲート端子Ｇｏはスイッチング信号または調節信号のいずれかにより駆動される。スイッチング信号によりｐチャンネルトランジスタ構造ｔｏはオンに切換えられ、従って第１のノ−ドｋ１の電位ＶＤＤ´は正の供給電圧ＶＤＤにほぼ等しい。調節信号によりｐチャンネルトランジスタ構造ｔｏは第１のノ−ドｋ１から送られた電流を調節する役目をする。両者の応用は図８の実施例で与えられている。抵抗ＲまたはＲ´によりｎ型ウェルｗも正の供給電圧端子ＶＤＤに接続されるのでｐチャンネルトランジスタ構造の信頼性のある動作が確保される。
【００１７】
図６の（ａ）は通常の動作期間中の図５の装置の等価回路を示している。等価ｐｎｐトランジスタｔｏ´は以下のように形成される。ソース領域ｓはエミッタＥを形成し、ｎ型ウェルｗはベースＢを形成し、基体はコレクタＣを形成し、ドレイン領域ｄは横方向コレクタＣ´を形成する。ソース領域ｓが抵抗Ｒ´を形成するために延長されるならば（ｐ＋ ）型領域全体は勿論エミッタＥを形成する。通常の動作期間中、ベースＢとエミッタＥが電流のない抵抗ＲまたはＲ´を経て短絡されているので等価トランジスタｔｏ´はオフである。
【００１８】
極性反転の場合、基体とｎ型ウェルｗにより形成されるｐｎダイオードは順方向にバイアスされる。抵抗ＲまたはＲ´が能動的である。ウェル電流は接触パッドを経て直接流れないが、抵抗ＲまたはＲ´を通って流れなければならなく、それらの抵抗はその値を限定する。この抵抗ＲまたはＲ´の効果は図６の（ｂ）の等価回路により説明され、これは反対に動作された等価ｐｎｐトランジスタｔｏ´を含む。極性の反転によりｐチャンネルトランジスタ構造ｔｏと等価ｐｎｐトランジスタ構造ｔｏ´との間の電極の関係は以下のように変化する。基体はエミッタＥを形成し、これは主エミッタと考えられ、ｎ型ウェルｗはベースＢを形成し、横方向のドレイン領域ｄは横方向エミッタＥ´を形成し、ソース領域ｓは抵抗Ｒ´の（ｐ＋ ）型の延長部分と共に単一のコレクタＣを形成する。図６の（ａ）と比較して等価ｐｎｐトランジスタｔｏ´は反対のモードで動作される。図６の（ｂ）で示されているコレクタ電流ｉｃは以下のトランジスタ式により近似的に与えられる。
【００１９】
ｉｃ＝Ｂｉｎｖ×ｉｂ
ここで、ｉｂ＝ベース電流、ｉｒ＝抵抗Ｒを通る電流、Ｂｉｎｖ＝等価ｐｎｐトランジスタｔｏ´の逆方向のＤＣ電流利得である。横方向エミッタＥ´の効果はウェル電流の主部が順方向バイアスと大きな面積のウェル基体ダイオードにより生じるので無視できる。前述の式は最大の極性反転電流が逆電流利得Ｂｉｎｖとベース電流ｉｂの値、したがって抵抗Ｒの値の大きさに依存することを示している。回路形状と各領域のドーピングは逆電流利得がほぼ１以下の程度であるように選択される。多数のウェル端子Ｗｉが抵抗Ｒを通じて接続されるならば総合的な回路の他のｎ型ウェルを通じて流れる電流は臨界的であってもよい。これらの電流は抵抗電流ｉｒを形成するまで加算されるが、等価ｐｎｐトランジスタｔｏ´のベース電流ｉｂを増加させることはない。
【００２０】
過電圧保護素子ｓｅが過大な供給電圧ＶＤＤからの保護を与えるために図５の保護回路中に設けられるならば、この素子もウェル接触部Ｗｏに接続される。適切な過電圧保護素子ｓｅは例えば適切な領域を半導体表面に導入することにより形成される埋設されたツェナーダイオードであり、その絶縁破壊電圧は製造処理により比較的正確に設定されることができる。別の適切な過電圧保護素子ｓｅはフィールド酸化物トランジスタであり、そのスイッチングしきい値はフィールド酸化物の厚さにより広い範囲の限界内で調節可能であり、従って過電圧で導電状態になり低インピーダンス通路を接地に与える。このようなトランジスタはｎチャンネルトランジスタであるならば以下のように接続されなければならない。ソースとバルクな端子は接地電位Ｍに接続され、ゲートとドレイン端子は低インピーダンス通路を経てウェル端子Ｗｏに接続される。例えば２４Ｖの許容可能な供給電圧ＶＤＤの場合には、過電圧保護素子ｓｅが与えられなければならず、その絶縁破壊電圧は２７Ｖと３２Ｖとの間に位置する。分離した接触パッドがウェル接触部Ｗｏ用に存在するならば外部の過電圧保護素子が接続されることもできる。
【００２１】
図７は図１のバイアスソース２の簡単な実施例の回路図である。固定した電位ＨＶは出力ｏから得られる。回路は固定電位ＨＶの勾配を図２の理想的な勾配にほぼ対応させる。バイアスソース２は第１のノ−ドｋ１と負の供給電圧ＶＳＳの間に位置され、第１のノ−ドｋ１は電圧ＶＤＤ´に接続され、正の供給電圧ＶＤＤにほぼ等しい。開始範囲の接地電位Ｍへの固定した電位のクランプは第１の電流バンクｍ１によりトランジスタｔ７をオンに切換えることにより達成される。このトランジスタｔ７の入力は第１のノ−ドｋ１と電流バンク入力との間の直流電流通路として接続され、その抵抗が２つの直列接続のｐチャンネルトランジスタｔ４、ｔ５により形成されている電圧分割装置ｔ１から供給される。トランジスタｔ５のドレイン端子は電圧分割装置ｔ１の下端部であり、ｎチャンネルトランジスタｔ６の相互接続されたドレインゲート端子に接続され、これは電流バンク入力としての役目をする。絶縁破壊強度を確保にするために、トランジスタｔ４、ｔ５のウェル端子はそれぞれのソース電極に接続される。
【００２２】
第１の電流バンクｍ１はｎチャンネルトランジスタｔ６、ｔ７、ｔ８から形成される。トランジスタｔ７のドレイン端子は第４のノ−ドｋ４を介して比較的高いインピーダンスダイオードチェーンｎＤに接続され、これは電圧分割装置ｔ１のように直列接続のｐチャンネルトランジスタから構成されてもよく、ゲート領域の各ｗ／１比率は電圧分割装置ｔ１の場合よりも大きい値を有する。ダイオードチェーンｎＤの他方の端部は第１のノ−ドｋ１に接続される。第１の電流バンクｍ１の電流伝達比率はほぼ第２の限界値Ｆまでの開始範囲でトランジスタｔ７が接地電位ＭまでダイオードチェーンｎＤをオンに切換えることができるように選択される。
【００２３】
トランジスタｔ８により形成される第１の電流バンクｍ１の第２の出力は第５のノ−ドｋ５を介して第２の電流バンクｍ２の入力に結合される。後者の入力および出力はそれぞれｐチャンネルトランジスタｔ９、ｔ１０により構成される。トランジスタｔ１０のドレイン端子がカスコード構造で使用されるｐチャンネルトランジスタｔ１１を介して第３のノ−ドｋ３に接続され、プルアップ素子として動作し、この第３のノ−ドｋ３を正の電圧方向で引張る。バンドギャップ回路ｂｇの出力トランジスタｔ１２に結合されている第３のノ−ドｋ３から調節された補助電圧即ち、例えば３．８Ｖのバンドギャップ出力電圧ｖｒが得られることができる。トランジスタｔ１０と第３のノ−ドｋ３との間の絶縁破壊強度を増加する役目をするトランジスタｔ１１により形成されるカスコードは固定電位ＨＶに接続されたゲート端子を有する。開始範囲では固定電位ＨＶは接地電位Ｍに等しいのでｐチャンネルトランジスタｔ１１はスイッチモードであり十分にオンの状態である。
【００２４】
第３のノ−ドｋ３のプルダウン素子は前述のトランジスタｔ１２、すなわち図７の実施例のｐチャンネルトランジスタである。このトランジスタのゲート電極はバンドギャップ回路ｂｇの出力により駆動され、その供給電圧と基準入力は第３のノ−ドｋ３に直接接続されている。適切なバンドギャップ回路ｂｇの１例は前述の独国特許第Ｐ４２ ４２ ９８９．７ 号明細書中に詳細に説明されている。調節された電圧ｖｒにそれほど重要な必要条件がないならば、もっと簡単な回路でプルダウン素子ｔ１２を付勢することができる。
【００２５】
バンドギャップ回路ｂｇが正の供給電圧ＶＤＤの開始範囲でまだ能動的でないならば、プルダウン素子ｔ１２もまだ能動的ではない。それ故、第３のノ−ドｋ３は各供給電圧ＶＤＤ´より僅かに下の電位ｖｒである。電圧ｖｒは非常に大きいとき、バンドギャップ回路ｂｇは能動的な状態に入り、バンドギャップ出力電圧ｖｒは制御動作のために前述の例の値３．８Ｖになることができる。さらにバンドギャップ回路ｂｇの出力はｎチャンネルトランジスタｔ１３のゲート端子を駆動し、そのドレイン端子は第５のノ−ドｋ５に結合する。トランジスタｔ１３により第２の電流バンクｍ２は付加的な入力電流で駆動される。この電流は後に第１の電流バンクｍ１からの入力電流を置換え、バンドギャップ出力電圧である基準電圧ｖｒの開始位相後に第２の限界値Ｆより下でオフに切換えられる。
【００２６】
第２と第１の限界値Ｆ、Ｋ（図２参照）の間の固定電位ＨＶのほぼ線形特性はバンドギャップ回路ｂｇのさらに別の出力により駆動されるｎチャンネルトランジスタｔ１６によって与えられる。トランジスタｔ１６は一定電流でこの範囲Ｆ、Ｋでノ−ドｋ４を負荷し、ソースＦＦｔ１５の電流は限界値Ｋからそこに付加される。
【００２７】
バンドギャップ回路ｂｇの付勢のときに、例えば図８を参照して調節された出力電圧ｖｒが総合的な回路の他のサブ回路にも伝送され、安全な動作モードに到達し、供給電圧ＶＤＤが依然として比較的低くても全体的な回路は限定されていないモードでラッチアップすることはできない。例えば十分な供給電圧ＶＤＤではカスコード回路に対する固定電位ＨＶが偽の値にロックされるならば限定されていないモードは絶縁破壊を生じる。均一な動作範囲はスイッチングしきい値を決定する電圧分割装置を介してバンドギャップ出力電圧ｖｒにより駆動されるｎチャンネルトランジスタｔ１４を有するスイッチ装置ｓｗにより図７で決定される。この電圧ｖｒが予め定められた値を超過するとすぐにトランジスタｔ１４はオンに切換えられ、電圧分割装置ｔ１の下端部を接地電位Ｍに接続することにより第１の電流バンクｍ１を切離す。一般的にスイッチングしきい値はバンドギャップ回路ｂｇが既に能動的であるならば限界値Ｆより下で既にトランジスタｔ１４がスイッチするように設定される。
【００２８】
図７ではスイッチ装置ｓｗは図面を簡単にするためにバンドギャップ出力電圧端子ｖｒに接続されている。しかしながらスイッチ付勢がバンドギャップ回路ｂｇの電流通路即ち、最後にオンに切換えられた電流通路により開始されるならば、これは全ての重要なサブ回路が既に能動的であることを確実にするのでより適切である。これを達成する回路装置は例えば開始回路と組合わされて前述の独国特許第Ｐ４２ ４２ ９８９．７ 号明細書に記載されている。
【００２９】
第１の電流バンクｍ１の接続切離しにより後者の出力トランジスタｔ７、ｔ８は切離される。結果として、ダイオードチェーンｎＤは接地電位Ｍから高い電位まで第４のノ−ドｋ４の電位を引上げる。前述したように第２の電流バンクｍ２の入力電流はトランジスタｔ１３により供給され、これはバンドギャップ回路ｂｇにより制御される。第４のノ−ドｋ４における電圧は固定電位ＨＶを表し、これは通常、供給電圧の半分ＶＤＤ／２に等しいから、第４のノ−ドｋ４は低いソースインピーダンスを具備しなければならない。これはゲート端子が電圧分割装置ｔ１の中心タップに接続されているｐチャンネルトランジスタｔ１５からなるソースフォロアにより達成される。固定電位ＨＶは従って安定化され、種々のカスコード回路のゲート電位を固定することができ、例えばトランジスタｔ１１のゲート電位を含む。固定した電位ＨＶが電圧分割装置のタップに結合されることは限界値ＫからのＶＤＤの比例的依存を生じさせる。第２の限界値Ｆと第１の限界値Ｋとの間の転移領域はスイッチングしきい値と、含まれる段の電流変換特性に依存する。バイアスソース２が図３のように幾つかの固定電位Ｖ１、Ｖ２、Ｖ３を生成しなければならない場合には、電圧分割装置ｔ１は各１つのソースフォロアに接続される対応するタップを有する。各固定電位生成装置は比較的高いインピーダンスのプルアップ装置を含む。
【００３０】
図８は２４Ｖの調節されていない供給電圧源に直接接続されることができるホールセンサ回路と組合わせた本発明の実施例を示している。ホールセンサ回路は正と負の供給電圧ＶＤＤ、ＶＳＳの極性の反転から保護されている。さらに図８の回路は２つの過電圧保護素子ｓｅを含み、それぞれ各２つのｐチャンネルトランジスタ構造ｔｏのウェル端子Ｗｏに接続されている。図８で示されているホールセンサ回路は３つの端子を有する装置であり、それに対して正の供給電圧ＶＤＤと負の供給電圧ＶＳＳと出力信号０のための接触パッド４、８、９が関連される。
【００３１】
接触パッド４は低インピーダンス通路を経てそれに接続された調節された保護回路３．１ と切換え保護回路３．５ とを有する。調節された保護回路３．１ はモノリシックな集積ホールプレート５．１ 用の動作電流ｉｒを生成し、ホールプレート５．１ の下端部は接地電位Ｍに接続されている。調節された回路３．１ の出力部は第１のノ−ドｋ１．１ により形成され、ホールプレートの動作電流ｉｈ用の入力は第２のノ−ドｋ２．１ により形成される。第１、第２のノ−ドｋ１．１ とｋ２．１ との間のほぼ２０−Ｖの差電圧はｐチャンネルトランジスタｔにより形成されるカスコード回路１．１ により克服され、そのゲート端子はバイアスソース２の出力ｏにより与えられるほぼ１２Ｖの固定した電位ＨＶに接続される。バイアスソース２には図７で示されているような回路が設けられている。ホールプレート５．１ 用の調節された動作電流ｉｈは調節された保護回路３．１ のゲート端子Ｇｏを調節回路７からの調節信号ｓｉによって駆動することにより生成される。調節された保護回路３．１ ではウェル端子Ｗｏ用の抵抗Ｒとソースおよびドレイン端子Ｓｏ、Ｄｏ（図５参照）を有するｐチャンネルトランジスタ構造ｔｏが概略的に示されている。
【００３２】
低インピーダンス通路を経て接触パッド４にも接続する切換え保護回路３．５ は調節された保護回路３．１ と同様の素子を含む。出力ノ−ドｋ１．５ から接触パッド４の電位ＶＤＤより僅かに下の正の供給電圧ＶＤＤ´が得られる。これはこのｐチャンネルトランジスタ構造ｔｏのゲート端子Ｇｏが固定した電位ＨＶに接続される事実により結果として生じ、その結果ｐチャンネルトランジスタ構造ｔｏは完全にオンに切換えられる。ノ−ドｋ１．５ はそれ故、ＣＭＯＳ回路の正の供給電圧ＶＤＤ´用の内部端子としての役目をする。この回路の一部分にはアナログおよびまたは信号処理回路５．５ が設けられ、その入力にはホール電圧差ｕｈが与えられる。この電圧差ｕｈはホールプレート５．１ の電圧タップから得られる。これはアナログ、デジタルまたはそれらの混合した形態の回路５．５ 中で評価されることができる。図８の例では単一の出力端子９のみが出力信号ｏのために存在している。簡単な場合にはホールセンサ回路はスイッチとして動作し、ホールプレートにより測定される磁界が予め定められた値を超過するかその値よりも下に落ちるとき出力端子９の出力でスイッチング信号を提供する。この応用では廉価の３導線パッケージが必要であるにすぎないが、しかしながらフックアップエラーの危険を含んでいる。しかしながら２つの保護回路３．１ と３．５ のためにこのようなフックアップエラーは装置の動作に悪影響を与えない。
【００３３】
パワーが第１、第２のノ−ドｋ１．５ 、ｋ２．５ 間のｐチャンネル電流通路として挿入された単一の段のカスコード１．５ を経て回路５．５ に供給される。関連するｐチャンネルトランジスタｔは固定電位ＨＶに結合されたゲート端子を有する。同様に調節回路７および存在してもよい制御回路１０はそれぞれカスコード回路１．７ よ１．１０を経てノ−ドｋ１．５ に接続される。調節回路７と評価回路５．５ はバイアスソース２の調節されたバンドギャップ回路電圧ｖｒに接続されてもよい。調節回路７ではバンドギャップ出力電圧ｖｒはホールプレートのレプリカにより動作電流ｉｈを調節するための基準電圧の役目をする。評価回路５．５ ではバンドギャップ出力電圧ｖｒは例えば出力端子９でスイッチング機能を制御するためホール差電圧ｕｈ用の電圧基準の役目をする。ホールプレート５．１ は非常に概略的に図８で示されている。例えば欧州特許明細書第ＥＰ−Ａ−０ ５４８ ３９１ 号明細書を参照するようにこれは勿論、多重ホールプレート装置であってもよく、この各動作電流と電圧タップは制御回路１０により周期的に切換えられる。
【００３４】
ノ−ドｋ１．５ と各カスコード回路１．１０、１．７ 、１．５ の間にはｐチャンネルトランジスタｔｒが挿入され、そのゲートはそれぞれ調節回路７の出力により制御される。この装置では保護回路３．５ は反転動作に対して保護され、一度のみ存在する必要がある。電流の各調節は通常のｐチャンネルトランジスタｔｒにより同様の方法で達成され、これは破壊が生じる反転モードに対して保護される必要はない。調節された保護回路３．１ はノ−ドｋ１．５ に接続されるｐチャンネルトランジスタｔｒにより置換えられることができるがこれはホールプレート５．１ の大きな動作電流ｉｈのために望ましくないことが指摘される。
【図面の簡単な説明】
【図１】本発明の簡単な実施例のブロック図。
【図２】図１のカスコード回路の駆動のための電圧波形図。
【図３】本発明の別の実施例の概略図。
【図４】図３の多段カスコード回路の駆動のための電圧波形図。
【図５】モノリシックな集積保護回路の領域の概略断面図。
【図６】通常および反対の極性の状態の図５の保護回路の等価回路図。
【図７】固定した電位を生成するための簡単な実施例の回路図。
【図８】ホールセンサ回路と組合わせた本発明の実施例の装置の概略図。
【産業上の利用分野】
本発明は、その動作電位が異なり、請求項１の前提部分に記載されたように第１、第２のノ−ドを経て共に結合されている第１、第２のサブ回路を少なくとも具備しているＣＭＯＳ回路の絶縁破壊強度を増加させるための回路に関する。
【０００２】
【従来の技術】
ＣＭＯＳ回路は５ボルト程度の許容可能な電圧範囲用に通常設計されており、即ち個々の領域の技術的製造パラメータと幾何学的設計規定はこの電圧範囲に最適化される。しかしながらこの通常の５Ｖ供給電源から外れたＣＭＯＳ回路の応用があり、別の安定な５Ｖ供給回路網の価格は非常に高価である。このような応用は例えば工業的または商業的装置における電子トランスデューサ、センサまたは制御装置用の空間的に分離されている回路である。１つの重要な応用は１２Ｖまたは２４Ｖの非常に不安定な搭載システムを有する自動車の分野である。例えば独国特許第Ｐ４２ ４２ ９８９．７ 号明細書に記載されているように、チップ上の５Ｖの調整された供給電圧の生成が可能であるが、これは必要なチップ面積の量と製造価格を増加する。
【０００３】
【発明が解決しようとする課題】
多くの場合、回路自体が比較的電圧の変動に不感であり、幾つかの回路部品だけが十分な絶縁破壊強度を必要とするならば、半導体チップ上の分離した電圧安定手段は必要ではない。以下にｐおよびｎチャンネルトランジスタの絶縁破壊強度の主な差についての簡単な解析を行う。最も臨界的な型はｎチャンネルトランジスタであり、そのドレインソース絶縁破壊電圧が最大の許容可能な供給電圧を決定する。しかしながら、高濃度にドープされたドレイン領域は空間電荷領域を受けるために低濃度にドープされたｎ型ウェル中に埋設されるならば最大の許容可能なドレインソース電圧は変化されていない製造パラメータで約２４Ｖよりも大きく増加される。従って耐電圧ｎチャンネルトランジスタが得られる。
【０００４】
ｐチャンネルトランジスタはチャンネルの長さが１．２ μｍよりも小さいならば−５ボルトのドレインバルク電圧しか許容しない。最大の許容可能なドレインバルク電圧はチャンネルの長さが３．７５μｍよりも大きいならば少なくとも−１２Ｖに増加される。以下の説明において、ｐチャンネルトランジスタの電圧値の場合、負の符号は簡明にするため省略し、即ち値は絶対値として理解すべきである。ｐチャンネルトランジスタのｎ型のウェル（バルク領域）がソース電極に接続されるならば絶縁破壊強度はｎ型ウェルのドレインソース電流通路に関する。ｎ型のウェルが別の電位に接続されるならば最大の許容可能なドレインソース電圧はｎ型のウェルとソース電極との間の電位の差だけ減少する。
それ故、本発明の目的は、ＣＭＯＳモノリシック集積回路内の異なった電圧レベルにあるサブ回路が所望の絶縁破壊強度を考慮する最も簡単な可能な方法で共に接続されることができる回路を提供することである。
【０００５】
【課題を解決するための手段】
この目的は、本発明のＣＭＯＳ回路の絶縁破壊強度を増加させるための回路により達成される。本発明の回路は、第１のノ−ドと第２のノ−ドを介して共に結合されている動作電位の異なる第１のサブ回路と第２のサブ回路とを少なくとも備え、第１のノ−ドと第２のノ−ドとの間に内部実効電圧を減少させるように構成されたカスコード回路が接続されている回路であり、カスコード回路は少なくとも１つのｐチャンネルトランジスタを具備し、このｐチャンネルトランジスタは、そのソース端子が第１のノ−ドに接続され、そのドレイン端子が第２のノ−ドに接続され、そのゲート端子が正の供給電圧と負の供給電圧との間に位置する固定されている電位を各出力で生成するバイアスソースの関連する出力に接続され、前記少なくとも１つのｐチャンネルトランジスタのウェル端子が各ソース電位と本質的に等しいかまたはそれより僅かに上である供給電位に接続され、バイアスソースが正の供給電圧の大きさに依存して１または複数の固定電位を生成し、その固定電位は開始範囲では負の供給電圧に対応し、前記固定電位は好ましくは一定して供給電圧の増加と共に増加しているＣＭＯＳ回路の絶縁破壊強度を増加させるための回路であるが、さらに本発明においては、第１のサブ回路は、正の供給電圧が供給されるコンタクトパッドと前記第１のノードとの間に接続されているｐチャンネルトランジスタ構造を具備し、第１のサブ回路は、そのｐチャンネルトランジスタ構造のゲート端子が調節信号により駆動される場合には調節された動作電流を供給する電流源として機能し、また、ゲート端子がスイッチング信号により駆動される場合には内部の正の供給電圧を生成するためのスイッチング回路として機能するように構成されており、ｐチャンネルトランジスタ構造はさらに正および負の供給電圧の極性反転に対する保護を行う第１の保護装置として機能するように構成されていることを特徴とする。
【０００６】
モノリシック集積回路の絶縁破壊強度は半導体材料中の空間電荷領域により本質的に決定される。本発明は２つのノ−ド間の大きな電圧の差が１または多数の段のｐチャンネルカスコード回路により段階的に減少されることができることの認識による利点を利用し、電圧は個々のカスコード段によりほぼ同等の大きさの部分的な電圧に分割される。部分的な電圧は勿論個々のカスコード段の許容可能な絶縁破壊電圧よりも小さくなければならない。各カスコード段の動作範囲は各ゲート電極がそこに接続される固定した電位により決定される。本発明によるとカスコード段は各ウェル電位がほぼ等しいか或いはソース電位よりも僅かに大きいｐチャンネルトランジスタによって構成される。ゲート電極はバイアス電源により生成され、供給電圧の大きさの関数として制御される関連する固定した電位に接続されている。制御はカスコード段を供給電圧の開始範囲で既に十分に能動的にする。十分な供給電圧における絶縁破壊強度を増加するために、ｐチャンネルカスコード段がより少ない臨界的なｎチャンネル通路のｐチャンネル電流通路および耐電圧のｎチャンネルトランジスタで使用されている。さらに、信号通路用の空間電荷のないポリシリコン抵抗が勿論、両方向で可能である。
本発明とさらにその実施例を添付図面を参照してより詳細に説明する。
【０００７】
【実施例】
図１の回路は接触パッド４を有し、これに正の供給電圧ＶＤＤが供給されている。この電源ＶＤＤは第１のサブ回路３とバイアスソース２に供給される。正の供給電圧の供給側と反対側で、第１のサブ回路３は第１のノ−ドｋ１を有し、これはカスコード回路１の正の入力に接続されている。カスコード回路１の負の出力は第２のノ−ドｋ２に結合され、これは第２のサブ回路５への正の入力でもあり、その負の出力は負の供給電圧ＶＳＳに接続され、これは接地電位Ｍに接続されている。
【０００８】
図１の実施例ではカスコード回路１は単一のｐチャンネルトランジスタｔにより形成され、そのソース端子Ｓとウェル端子Ｗは第１のノ−ドｋ１に接続され、そのドレイン端子Ｄは第２のノ−ドｋ２に結合される。ゲート端子Ｇはバイアスソース２の出力ｏにより与えられる固定電位ＨＶにあり、これは正の供給電圧ＶＤＤまたは第１のノ−ドｋ１の電位のいずれかにより供給される。簡明にするためカスコード回路を以後“カスコード”を呼ぶ。
【０００９】
図１の実施例では第１、第２のノ−ドｋ１、ｋ２を経て互いに結合されるサブ回路３、５の形式は固定されていない。第１のサブ回路３から第２のサブ回路５までの電流形態の信号流のみが存在する。さらに第１、第２のサブ回路３、５の入力と出力は図１では示されていない。
【００１０】
図２は図１のバイアスソース２の出力ｏから得られる固定した電位ＨＶの勾配を示している。例えばＶＤＤ＝２４Ｖの供給電圧で固定電位ＨＶは約１２Ｖの値Ｎであると仮定する。供給電圧ＶＤＤが減少するとき、固定電位ＨＶは第１の限界値Ｋまで比例して減少し、このＫの値はＶＤＤ軸上の値Ｋ´に対応する。ここから第２の限界値Ｆの接地基準レベルＭに到達するまで線形に減少する。
【００１１】
供給電圧ＶＤＤの開始範囲即ち、ＯＶと第２の限界値Ｆとの間の範囲では固定電位ＨＶができるだけ速く接地電位Ｍに接続され、その結果第１、第２のノ−ドｋ１、ｋ２の間のカスコード回路１により形成されるｐチャンネル電流通路ｐｋは可能ならば低いＶＤＤ電圧値で既に十分能動的である。第１、第２の限界値Ｆ、Ｋとの間の固定電位ＨＶの正確な勾配と最終的な最大値ｎは第１または第２のサブ回路３、５またはカスコード１のいずれかにおいて電圧値ＶＤＤで電圧絶縁破壊が生じない程度に予め定められなければならない。等しい大きさの２つの部分的な電圧に供給電圧ＶＤＤを比例的に分割することは遅くとも第１の限界値Ｋから行われる。従って２４Ｖの供給電圧ＶＤＤまで部分的な電圧が１２Ｖよりも大きくなる回路状態は図１の装置には存在しない。
【００１２】
図３は図１の実施例に非常に類似した本発明の実施例を概略的に示している。カスコード回路１はカスコードの組合わせとして動作する３つのｐチャンネルトランジスタｔ１、ｔ２、ｔ３を含んだ３段のカスコードで置換えられている。第１のｐチャンネルトランジスタｔ１のソース端子Ｓ１は第１のノ−ドｋ１に接続され、第３のｐチャンネルトランジスタｔ３のドレイン端子Ｄ３は第２のノ−ドｋ２に接続されている。第１、第２、第３のゲート端子ｇ１、ｇ２、ｇ３はそれぞれバイアスソース２の第１、第２、第３の出力ｏ１、ｏ２、ｏ３に接続され、これは各出力で第１、第２、第３の固定した電位Ｖ１、Ｖ２、Ｖ３を与える。多段のカスコード回路１は２４Ｖよりも大きい供給電圧ＶＤＤを供給することを可能にし、電位差は各カスコード段で１２Ｖまで減少される。それぞれの固定電位勾配Ｖ１、Ｖ２、Ｖ３が図４で概略的に示されている。
【００１３】
図３の実施例の第１のサブ回路３は出力が第１のノ−ドｋ１に結合されているｐチャンネル電流ミラーを含む。第２のサブ回路５は耐電圧のｎチャンネルトランジスタｔｎを含み、そのドレイン端子は第２のノ−ドｋ２に接続され、そのゲート端子は信号源６によりクロックされる。従って第２のノ−ドｋ２は回路状態に応じて接地電位Ｍまたはほぼ正の供給電圧ＶＤＤの一方に対応する出力電圧ｖｋを提供する。
【００１４】
耐電圧のｎチャンネルトランジスタｔｎの簡単な断面図がサブ回路５の横に示されている。ｐ型の基体には低濃度でドープされたｎ型ウェルｗが形成され、これはほぼ中間の高濃度にドープした（ｎ＋ ）型の領域を含む。高濃度にドープした（ｎ＋ ）型領域とｎ型ウェルｗはｎチャンネルトランジスタｔｎのドレイン領域を形成する。ソースＳは通常のように高濃度にドープした（ｎ＋ ）型領域により形成され、端子Ｇを有するゲート領域はソースＳとドレインＤとの間に延在する。ドレイン領域の高濃度にドープされた部分が低濃度にドープされたｎ型ウェルにより包囲されるので半導体材料の最大電界強度を低く維持する空間電荷領域をｎ型のウェル中に形成することができる。そうでなければｐ型の基体と高濃度にドープされた（ｎ＋ ）型の領域との間の接合境界で絶縁破壊が生じる。
【００１５】
図５では第１のサブ回路３が正と負の供給電圧ＶＤＤ、ＶＳＳの極性の反転に対して保護を与える保護回路として設計されている。保護回路は付加的に過電圧保護素子ｓｅを含んでいる。極性反転保護の動作は種々の半導体領域を示す図５の断面図と図６の（ａ）、（ｂ）の２つの等価回路により説明される。保護回路の本質的な部分はドレイン、ゲート、ソース領域ｄ、ｇ、ｓを有するｐチャンネルトランジスタ構造により構成されている。これらの領域はｎ型ウェルｗ中に形成される。ｎ型ウェルｗへの接触は高濃度にドープされた（ｎ＋ ）型領域を介して行われる。この保護回路の特質はウェル端子Ｗｏが抵抗Ｒを経てソース端子Ｓｏに接続される点にある。抵抗Ｒの代りにｎ型ウェルｗの特別に設計された領域が使用されることができる。例えばこれはソース端子Ｓｏをウェル端子Ｗｏに接続する抵抗領域Ｒ´として（ｐ＋ ）型のソース領域ｓを延長することにより達成される。図５で示されている保護回路は同時に出願された独国特許明細書で詳細に説明されている。
【００１６】
通常の動作状態は以下のように限定されている。正の供給電圧ＶＤＤが供給される接触パッド４は低インピーダンスの通路によりソース端子Ｓｏに接続される。ドレイン端子Ｄｏは第１のノ−ドｋ１に接続され、これはさらに内部の電源電圧供給端子としての役目をする。ゲート端子Ｇｏはスイッチング信号または調節信号のいずれかにより駆動される。スイッチング信号によりｐチャンネルトランジスタ構造ｔｏはオンに切換えられ、従って第１のノ−ドｋ１の電位ＶＤＤ´は正の供給電圧ＶＤＤにほぼ等しい。調節信号によりｐチャンネルトランジスタ構造ｔｏは第１のノ−ドｋ１から送られた電流を調節する役目をする。両者の応用は図８の実施例で与えられている。抵抗ＲまたはＲ´によりｎ型ウェルｗも正の供給電圧端子ＶＤＤに接続されるのでｐチャンネルトランジスタ構造の信頼性のある動作が確保される。
【００１７】
図６の（ａ）は通常の動作期間中の図５の装置の等価回路を示している。等価ｐｎｐトランジスタｔｏ´は以下のように形成される。ソース領域ｓはエミッタＥを形成し、ｎ型ウェルｗはベースＢを形成し、基体はコレクタＣを形成し、ドレイン領域ｄは横方向コレクタＣ´を形成する。ソース領域ｓが抵抗Ｒ´を形成するために延長されるならば（ｐ＋ ）型領域全体は勿論エミッタＥを形成する。通常の動作期間中、ベースＢとエミッタＥが電流のない抵抗ＲまたはＲ´を経て短絡されているので等価トランジスタｔｏ´はオフである。
【００１８】
極性反転の場合、基体とｎ型ウェルｗにより形成されるｐｎダイオードは順方向にバイアスされる。抵抗ＲまたはＲ´が能動的である。ウェル電流は接触パッドを経て直接流れないが、抵抗ＲまたはＲ´を通って流れなければならなく、それらの抵抗はその値を限定する。この抵抗ＲまたはＲ´の効果は図６の（ｂ）の等価回路により説明され、これは反対に動作された等価ｐｎｐトランジスタｔｏ´を含む。極性の反転によりｐチャンネルトランジスタ構造ｔｏと等価ｐｎｐトランジスタ構造ｔｏ´との間の電極の関係は以下のように変化する。基体はエミッタＥを形成し、これは主エミッタと考えられ、ｎ型ウェルｗはベースＢを形成し、横方向のドレイン領域ｄは横方向エミッタＥ´を形成し、ソース領域ｓは抵抗Ｒ´の（ｐ＋ ）型の延長部分と共に単一のコレクタＣを形成する。図６の（ａ）と比較して等価ｐｎｐトランジスタｔｏ´は反対のモードで動作される。図６の（ｂ）で示されているコレクタ電流ｉｃは以下のトランジスタ式により近似的に与えられる。
【００１９】
ｉｃ＝Ｂｉｎｖ×ｉｂ
ここで、ｉｂ＝ベース電流、ｉｒ＝抵抗Ｒを通る電流、Ｂｉｎｖ＝等価ｐｎｐトランジスタｔｏ´の逆方向のＤＣ電流利得である。横方向エミッタＥ´の効果はウェル電流の主部が順方向バイアスと大きな面積のウェル基体ダイオードにより生じるので無視できる。前述の式は最大の極性反転電流が逆電流利得Ｂｉｎｖとベース電流ｉｂの値、したがって抵抗Ｒの値の大きさに依存することを示している。回路形状と各領域のドーピングは逆電流利得がほぼ１以下の程度であるように選択される。多数のウェル端子Ｗｉが抵抗Ｒを通じて接続されるならば総合的な回路の他のｎ型ウェルを通じて流れる電流は臨界的であってもよい。これらの電流は抵抗電流ｉｒを形成するまで加算されるが、等価ｐｎｐトランジスタｔｏ´のベース電流ｉｂを増加させることはない。
【００２０】
過電圧保護素子ｓｅが過大な供給電圧ＶＤＤからの保護を与えるために図５の保護回路中に設けられるならば、この素子もウェル接触部Ｗｏに接続される。適切な過電圧保護素子ｓｅは例えば適切な領域を半導体表面に導入することにより形成される埋設されたツェナーダイオードであり、その絶縁破壊電圧は製造処理により比較的正確に設定されることができる。別の適切な過電圧保護素子ｓｅはフィールド酸化物トランジスタであり、そのスイッチングしきい値はフィールド酸化物の厚さにより広い範囲の限界内で調節可能であり、従って過電圧で導電状態になり低インピーダンス通路を接地に与える。このようなトランジスタはｎチャンネルトランジスタであるならば以下のように接続されなければならない。ソースとバルクな端子は接地電位Ｍに接続され、ゲートとドレイン端子は低インピーダンス通路を経てウェル端子Ｗｏに接続される。例えば２４Ｖの許容可能な供給電圧ＶＤＤの場合には、過電圧保護素子ｓｅが与えられなければならず、その絶縁破壊電圧は２７Ｖと３２Ｖとの間に位置する。分離した接触パッドがウェル接触部Ｗｏ用に存在するならば外部の過電圧保護素子が接続されることもできる。
【００２１】
図７は図１のバイアスソース２の簡単な実施例の回路図である。固定した電位ＨＶは出力ｏから得られる。回路は固定電位ＨＶの勾配を図２の理想的な勾配にほぼ対応させる。バイアスソース２は第１のノ−ドｋ１と負の供給電圧ＶＳＳの間に位置され、第１のノ−ドｋ１は電圧ＶＤＤ´に接続され、正の供給電圧ＶＤＤにほぼ等しい。開始範囲の接地電位Ｍへの固定した電位のクランプは第１の電流バンクｍ１によりトランジスタｔ７をオンに切換えることにより達成される。このトランジスタｔ７の入力は第１のノ−ドｋ１と電流バンク入力との間の直流電流通路として接続され、その抵抗が２つの直列接続のｐチャンネルトランジスタｔ４、ｔ５により形成されている電圧分割装置ｔ１から供給される。トランジスタｔ５のドレイン端子は電圧分割装置ｔ１の下端部であり、ｎチャンネルトランジスタｔ６の相互接続されたドレインゲート端子に接続され、これは電流バンク入力としての役目をする。絶縁破壊強度を確保にするために、トランジスタｔ４、ｔ５のウェル端子はそれぞれのソース電極に接続される。
【００２２】
第１の電流バンクｍ１はｎチャンネルトランジスタｔ６、ｔ７、ｔ８から形成される。トランジスタｔ７のドレイン端子は第４のノ−ドｋ４を介して比較的高いインピーダンスダイオードチェーンｎＤに接続され、これは電圧分割装置ｔ１のように直列接続のｐチャンネルトランジスタから構成されてもよく、ゲート領域の各ｗ／１比率は電圧分割装置ｔ１の場合よりも大きい値を有する。ダイオードチェーンｎＤの他方の端部は第１のノ−ドｋ１に接続される。第１の電流バンクｍ１の電流伝達比率はほぼ第２の限界値Ｆまでの開始範囲でトランジスタｔ７が接地電位ＭまでダイオードチェーンｎＤをオンに切換えることができるように選択される。
【００２３】
トランジスタｔ８により形成される第１の電流バンクｍ１の第２の出力は第５のノ−ドｋ５を介して第２の電流バンクｍ２の入力に結合される。後者の入力および出力はそれぞれｐチャンネルトランジスタｔ９、ｔ１０により構成される。トランジスタｔ１０のドレイン端子がカスコード構造で使用されるｐチャンネルトランジスタｔ１１を介して第３のノ−ドｋ３に接続され、プルアップ素子として動作し、この第３のノ−ドｋ３を正の電圧方向で引張る。バンドギャップ回路ｂｇの出力トランジスタｔ１２に結合されている第３のノ−ドｋ３から調節された補助電圧即ち、例えば３．８Ｖのバンドギャップ出力電圧ｖｒが得られることができる。トランジスタｔ１０と第３のノ−ドｋ３との間の絶縁破壊強度を増加する役目をするトランジスタｔ１１により形成されるカスコードは固定電位ＨＶに接続されたゲート端子を有する。開始範囲では固定電位ＨＶは接地電位Ｍに等しいのでｐチャンネルトランジスタｔ１１はスイッチモードであり十分にオンの状態である。
【００２４】
第３のノ−ドｋ３のプルダウン素子は前述のトランジスタｔ１２、すなわち図７の実施例のｐチャンネルトランジスタである。このトランジスタのゲート電極はバンドギャップ回路ｂｇの出力により駆動され、その供給電圧と基準入力は第３のノ−ドｋ３に直接接続されている。適切なバンドギャップ回路ｂｇの１例は前述の独国特許第Ｐ４２ ４２ ９８９．７ 号明細書中に詳細に説明されている。調節された電圧ｖｒにそれほど重要な必要条件がないならば、もっと簡単な回路でプルダウン素子ｔ１２を付勢することができる。
【００２５】
バンドギャップ回路ｂｇが正の供給電圧ＶＤＤの開始範囲でまだ能動的でないならば、プルダウン素子ｔ１２もまだ能動的ではない。それ故、第３のノ−ドｋ３は各供給電圧ＶＤＤ´より僅かに下の電位ｖｒである。電圧ｖｒは非常に大きいとき、バンドギャップ回路ｂｇは能動的な状態に入り、バンドギャップ出力電圧ｖｒは制御動作のために前述の例の値３．８Ｖになることができる。さらにバンドギャップ回路ｂｇの出力はｎチャンネルトランジスタｔ１３のゲート端子を駆動し、そのドレイン端子は第５のノ−ドｋ５に結合する。トランジスタｔ１３により第２の電流バンクｍ２は付加的な入力電流で駆動される。この電流は後に第１の電流バンクｍ１からの入力電流を置換え、バンドギャップ出力電圧である基準電圧ｖｒの開始位相後に第２の限界値Ｆより下でオフに切換えられる。
【００２６】
第２と第１の限界値Ｆ、Ｋ（図２参照）の間の固定電位ＨＶのほぼ線形特性はバンドギャップ回路ｂｇのさらに別の出力により駆動されるｎチャンネルトランジスタｔ１６によって与えられる。トランジスタｔ１６は一定電流でこの範囲Ｆ、Ｋでノ−ドｋ４を負荷し、ソースＦＦｔ１５の電流は限界値Ｋからそこに付加される。
【００２７】
バンドギャップ回路ｂｇの付勢のときに、例えば図８を参照して調節された出力電圧ｖｒが総合的な回路の他のサブ回路にも伝送され、安全な動作モードに到達し、供給電圧ＶＤＤが依然として比較的低くても全体的な回路は限定されていないモードでラッチアップすることはできない。例えば十分な供給電圧ＶＤＤではカスコード回路に対する固定電位ＨＶが偽の値にロックされるならば限定されていないモードは絶縁破壊を生じる。均一な動作範囲はスイッチングしきい値を決定する電圧分割装置を介してバンドギャップ出力電圧ｖｒにより駆動されるｎチャンネルトランジスタｔ１４を有するスイッチ装置ｓｗにより図７で決定される。この電圧ｖｒが予め定められた値を超過するとすぐにトランジスタｔ１４はオンに切換えられ、電圧分割装置ｔ１の下端部を接地電位Ｍに接続することにより第１の電流バンクｍ１を切離す。一般的にスイッチングしきい値はバンドギャップ回路ｂｇが既に能動的であるならば限界値Ｆより下で既にトランジスタｔ１４がスイッチするように設定される。
【００２８】
図７ではスイッチ装置ｓｗは図面を簡単にするためにバンドギャップ出力電圧端子ｖｒに接続されている。しかしながらスイッチ付勢がバンドギャップ回路ｂｇの電流通路即ち、最後にオンに切換えられた電流通路により開始されるならば、これは全ての重要なサブ回路が既に能動的であることを確実にするのでより適切である。これを達成する回路装置は例えば開始回路と組合わされて前述の独国特許第Ｐ４２ ４２ ９８９．７ 号明細書に記載されている。
【００２９】
第１の電流バンクｍ１の接続切離しにより後者の出力トランジスタｔ７、ｔ８は切離される。結果として、ダイオードチェーンｎＤは接地電位Ｍから高い電位まで第４のノ−ドｋ４の電位を引上げる。前述したように第２の電流バンクｍ２の入力電流はトランジスタｔ１３により供給され、これはバンドギャップ回路ｂｇにより制御される。第４のノ−ドｋ４における電圧は固定電位ＨＶを表し、これは通常、供給電圧の半分ＶＤＤ／２に等しいから、第４のノ−ドｋ４は低いソースインピーダンスを具備しなければならない。これはゲート端子が電圧分割装置ｔ１の中心タップに接続されているｐチャンネルトランジスタｔ１５からなるソースフォロアにより達成される。固定電位ＨＶは従って安定化され、種々のカスコード回路のゲート電位を固定することができ、例えばトランジスタｔ１１のゲート電位を含む。固定した電位ＨＶが電圧分割装置のタップに結合されることは限界値ＫからのＶＤＤの比例的依存を生じさせる。第２の限界値Ｆと第１の限界値Ｋとの間の転移領域はスイッチングしきい値と、含まれる段の電流変換特性に依存する。バイアスソース２が図３のように幾つかの固定電位Ｖ１、Ｖ２、Ｖ３を生成しなければならない場合には、電圧分割装置ｔ１は各１つのソースフォロアに接続される対応するタップを有する。各固定電位生成装置は比較的高いインピーダンスのプルアップ装置を含む。
【００３０】
図８は２４Ｖの調節されていない供給電圧源に直接接続されることができるホールセンサ回路と組合わせた本発明の実施例を示している。ホールセンサ回路は正と負の供給電圧ＶＤＤ、ＶＳＳの極性の反転から保護されている。さらに図８の回路は２つの過電圧保護素子ｓｅを含み、それぞれ各２つのｐチャンネルトランジスタ構造ｔｏのウェル端子Ｗｏに接続されている。図８で示されているホールセンサ回路は３つの端子を有する装置であり、それに対して正の供給電圧ＶＤＤと負の供給電圧ＶＳＳと出力信号０のための接触パッド４、８、９が関連される。
【００３１】
接触パッド４は低インピーダンス通路を経てそれに接続された調節された保護回路３．１ と切換え保護回路３．５ とを有する。調節された保護回路３．１ はモノリシックな集積ホールプレート５．１ 用の動作電流ｉｒを生成し、ホールプレート５．１ の下端部は接地電位Ｍに接続されている。調節された回路３．１ の出力部は第１のノ−ドｋ１．１ により形成され、ホールプレートの動作電流ｉｈ用の入力は第２のノ−ドｋ２．１ により形成される。第１、第２のノ−ドｋ１．１ とｋ２．１ との間のほぼ２０−Ｖの差電圧はｐチャンネルトランジスタｔにより形成されるカスコード回路１．１ により克服され、そのゲート端子はバイアスソース２の出力ｏにより与えられるほぼ１２Ｖの固定した電位ＨＶに接続される。バイアスソース２には図７で示されているような回路が設けられている。ホールプレート５．１ 用の調節された動作電流ｉｈは調節された保護回路３．１ のゲート端子Ｇｏを調節回路７からの調節信号ｓｉによって駆動することにより生成される。調節された保護回路３．１ ではウェル端子Ｗｏ用の抵抗Ｒとソースおよびドレイン端子Ｓｏ、Ｄｏ（図５参照）を有するｐチャンネルトランジスタ構造ｔｏが概略的に示されている。
【００３２】
低インピーダンス通路を経て接触パッド４にも接続する切換え保護回路３．５ は調節された保護回路３．１ と同様の素子を含む。出力ノ−ドｋ１．５ から接触パッド４の電位ＶＤＤより僅かに下の正の供給電圧ＶＤＤ´が得られる。これはこのｐチャンネルトランジスタ構造ｔｏのゲート端子Ｇｏが固定した電位ＨＶに接続される事実により結果として生じ、その結果ｐチャンネルトランジスタ構造ｔｏは完全にオンに切換えられる。ノ−ドｋ１．５ はそれ故、ＣＭＯＳ回路の正の供給電圧ＶＤＤ´用の内部端子としての役目をする。この回路の一部分にはアナログおよびまたは信号処理回路５．５ が設けられ、その入力にはホール電圧差ｕｈが与えられる。この電圧差ｕｈはホールプレート５．１ の電圧タップから得られる。これはアナログ、デジタルまたはそれらの混合した形態の回路５．５ 中で評価されることができる。図８の例では単一の出力端子９のみが出力信号ｏのために存在している。簡単な場合にはホールセンサ回路はスイッチとして動作し、ホールプレートにより測定される磁界が予め定められた値を超過するかその値よりも下に落ちるとき出力端子９の出力でスイッチング信号を提供する。この応用では廉価の３導線パッケージが必要であるにすぎないが、しかしながらフックアップエラーの危険を含んでいる。しかしながら２つの保護回路３．１ と３．５ のためにこのようなフックアップエラーは装置の動作に悪影響を与えない。
【００３３】
パワーが第１、第２のノ−ドｋ１．５ 、ｋ２．５ 間のｐチャンネル電流通路として挿入された単一の段のカスコード１．５ を経て回路５．５ に供給される。関連するｐチャンネルトランジスタｔは固定電位ＨＶに結合されたゲート端子を有する。同様に調節回路７および存在してもよい制御回路１０はそれぞれカスコード回路１．７ よ１．１０を経てノ−ドｋ１．５ に接続される。調節回路７と評価回路５．５ はバイアスソース２の調節されたバンドギャップ回路電圧ｖｒに接続されてもよい。調節回路７ではバンドギャップ出力電圧ｖｒはホールプレートのレプリカにより動作電流ｉｈを調節するための基準電圧の役目をする。評価回路５．５ ではバンドギャップ出力電圧ｖｒは例えば出力端子９でスイッチング機能を制御するためホール差電圧ｕｈ用の電圧基準の役目をする。ホールプレート５．１ は非常に概略的に図８で示されている。例えば欧州特許明細書第ＥＰ−Ａ−０ ５４８ ３９１ 号明細書を参照するようにこれは勿論、多重ホールプレート装置であってもよく、この各動作電流と電圧タップは制御回路１０により周期的に切換えられる。
【００３４】
ノ−ドｋ１．５ と各カスコード回路１．１０、１．７ 、１．５ の間にはｐチャンネルトランジスタｔｒが挿入され、そのゲートはそれぞれ調節回路７の出力により制御される。この装置では保護回路３．５ は反転動作に対して保護され、一度のみ存在する必要がある。電流の各調節は通常のｐチャンネルトランジスタｔｒにより同様の方法で達成され、これは破壊が生じる反転モードに対して保護される必要はない。調節された保護回路３．１ はノ−ドｋ１．５ に接続されるｐチャンネルトランジスタｔｒにより置換えられることができるがこれはホールプレート５．１ の大きな動作電流ｉｈのために望ましくないことが指摘される。
【図面の簡単な説明】
【図１】本発明の簡単な実施例のブロック図。
【図２】図１のカスコード回路の駆動のための電圧波形図。
【図３】本発明の別の実施例の概略図。
【図４】図３の多段カスコード回路の駆動のための電圧波形図。
【図５】モノリシックな集積保護回路の領域の概略断面図。
【図６】通常および反対の極性の状態の図５の保護回路の等価回路図。
【図７】固定した電位を生成するための簡単な実施例の回路図。
【図８】ホールセンサ回路と組合わせた本発明の実施例の装置の概略図。
Claims (8)
- 第１のノ−ド(k1)と第２のノ−ド(k2)を介して共に結合されている動作電位の異なる第１のサブ回路(3) と第２のサブ回路(5) とを少なくとも具備し、第１のノ−ド (k1) と第２のノ−ド (k2) との間に内部実効電圧を減少させるように構成されたカスコード回路(1) が接続されており、
前記カスコード回路 (1) は少なくとも１つのｐチャンネルトランジスタ(t) を含み、前記ｐチャンネルトランジスタ(t) は、
そのソース端子(s) が第１のノ−ド(k1)に接続され、
そのドレイン端子(Do)が第２のノ−ド(k2)に接続され、
そのゲート端子(G) が正の供給電圧(VDD) と負の供給電圧(VSS) との間に位置する固定されている電位(HV)を各出力で生成するバイアスソース(2) の関連する出力(o) に接続され、
前記少なくとも１つのｐチャンネルトランジスタ(t) のウェル端子(w) が各ソース電位と本質的に等しいかまたはそれより僅かに上である供給電位に接続され、
バイアスソース(2) が正の供給電圧の大きさに依存して１または複数の固定電位を生成し、その固定電位は開始範囲では負の供給電圧に対応し、前記固定電位は好ましくは一定して供給電圧の増加と共に増加しているＣＭＯＳ回路の絶縁破壊強度を増加させるための回路において、
前記第１のサブ回路 (3, 3.1, 3.5) は、正の供給電圧 (VDD) が供給されるコンタクトパッド (4) と前記第１のノード (k1) との間に接続されているｐチャンネルトランジスタ構造 (to) を具備し、
前記第１のサブ回路 (3, 3.1, 3.5) は、前記ｐチャンネルトランジスタ構造 (to) のゲート端子 (Go) が調節信号により駆動される場合には調節された動作電流（ ih ）を供給する電流源 (3.1) として機能し、また、前記ゲート端子 (Go) がスイッチング信号により駆動される場合には内部の正の供給電圧 (VDD') を生成するためのスイッチング回路 (3.5) として機能するように構成され、
前記ｐチャンネルトランジスタ構造 (to) はさらに、正および負の供給電圧 (VDD, VSS) の極性反転に対する保護を行う第１の保護装置として機能するように構成されていることを特徴とするＣＭＯＳ回路の絶縁破壊強度を増加させるための回路。 - バイアスソースが複数の固定電位を生成し、それらの固定電位は最終的に正の供給電圧(VDD) の最大値を得た時に、各固定電位のセクションは本質的に、等しい大きさの部分となるように規定されている請求項１記載の回路。
- 第１のサブ回路(3) が過電圧に対する１以上の保護装置 (se)を具備している請求項１または２記載の回路。
- 保護回路(3.1; 3.5) として機能する前記ｐチャンネルトランジスタ構造 (to) がｎ型ウェル中に形成され、ソース領域(s) とドレイン領域(d) とゲート領域(g) とを有しており、ｎ型ウェル(w) は極性反転の場合に電流の流れを限定する役目をする抵抗(R, R') を介してｐチャンネルトランジスタ構造(to)のソース端子(So)に接続され、このソース端子(So)は低インピーダンス通路を経て正の供給電圧(VDD) に結合され、
前記ｐチャンネルトランジスタ構造(to)のドレイン端子(Do)が第１のノ−ド(k1)に結合され、
ｐチャンネルトランジスタ構造(to)のゲート端子(Go)はスイッチング信号の供給される保護回路(3.5) の場合にはバイアスソース(2) から固定電位の１つを供給され、調節信号の供給される保護回路(3.1) の場合には、調節回路(7) からの出力信号を供給され、前記調節回路(7) は調節された保護回路(3.1) の出力電流を調節し、その電流はカスコード回路(1) を通って流れるように構成されている請求項１記載の回路。 - 前記調節回路(7) によって調節された電流が集積されたホールプレート(5.1) の動作電流である請求項４記載の回路。
- 第２のサブ回路(5) がアナログおよび／またはデジタル信号処理回路を含んでいる請求項１乃至５のいずれか１項記載の回路。
- 第２のサブ回路(5) が少なくとも１つの耐電圧ｎチャンネルトランジスタ(tn)を含んでいる請求項１乃至６のいずれか１項記載の回路。
- 保護回路(3.1; 3.5)が過電圧保護素子として動作するツェナーダイオードまたはフィールド酸化物トランジスタに接続されたウェル端子(WO)を有している請求項４記載の回路。
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