JP3623536B2 - 絶縁破壊強度の増加されたcmos回路 - Google Patents
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Description
【産業上の利用分野】
本発明は、その動作電位が異なり、請求項1の前提部分に記載されたように第1、第2のノ−ドを経て共に結合されている第1、第2のサブ回路を少なくとも具備しているCMOS回路の絶縁破壊強度を増加させるための回路に関する。
【0002】
【従来の技術】
CMOS回路は5ボルト程度の許容可能な電圧範囲用に通常設計されており、即ち個々の領域の技術的製造パラメータと幾何学的設計規定はこの電圧範囲に最適化される。しかしながらこの通常の5V供給電源から外れたCMOS回路の応用があり、別の安定な5V供給回路網の価格は非常に高価である。このような応用は例えば工業的または商業的装置における電子トランスデューサ、センサまたは制御装置用の空間的に分離されている回路である。1つの重要な応用は12Vまたは24Vの非常に不安定な搭載システムを有する自動車の分野である。例えば独国特許第P42 42 989.7 号明細書に記載されているように、チップ上の5Vの調整された供給電圧の生成が可能であるが、これは必要なチップ面積の量と製造価格を増加する。
【0003】
【発明が解決しようとする課題】
多くの場合、回路自体が比較的電圧の変動に不感であり、幾つかの回路部品だけが十分な絶縁破壊強度を必要とするならば、半導体チップ上の分離した電圧安定手段は必要ではない。以下にpおよびnチャンネルトランジスタの絶縁破壊強度の主な差についての簡単な解析を行う。最も臨界的な型はnチャンネルトランジスタであり、そのドレインソース絶縁破壊電圧が最大の許容可能な供給電圧を決定する。しかしながら、高濃度にドープされたドレイン領域は空間電荷領域を受けるために低濃度にドープされたn型ウェル中に埋設されるならば最大の許容可能なドレインソース電圧は変化されていない製造パラメータで約24Vよりも大きく増加される。従って耐電圧nチャンネルトランジスタが得られる。
【0004】
pチャンネルトランジスタはチャンネルの長さが1.2 μmよりも小さいならば−5ボルトのドレインバルク電圧しか許容しない。最大の許容可能なドレインバルク電圧はチャンネルの長さが3.75μmよりも大きいならば少なくとも−12Vに増加される。以下の説明において、pチャンネルトランジスタの電圧値の場合、負の符号は簡明にするため省略し、即ち値は絶対値として理解すべきである。pチャンネルトランジスタのn型のウェル(バルク領域)がソース電極に接続されるならば絶縁破壊強度はn型ウェルのドレインソース電流通路に関する。n型のウェルが別の電位に接続されるならば最大の許容可能なドレインソース電圧はn型のウェルとソース電極との間の電位の差だけ減少する。
それ故、本発明の目的は、CMOSモノリシック集積回路内の異なった電圧レベルにあるサブ回路が所望の絶縁破壊強度を考慮する最も簡単な可能な方法で共に接続されることができる回路を提供することである。
【0005】
【課題を解決するための手段】
この目的は、本発明のCMOS回路の絶縁破壊強度を増加させるための回路により達成される。本発明の回路は、第1のノ−ドと第2のノ−ドを介して共に結合されている動作電位の異なる第1のサブ回路と第2のサブ回路とを少なくとも備え、第1のノ−ドと第2のノ−ドとの間に内部実効電圧を減少させるように構成されたカスコード回路が接続されている回路であり、カスコード回路は少なくとも1つのpチャンネルトランジスタを具備し、このpチャンネルトランジスタは、そのソース端子が第1のノ−ドに接続され、そのドレイン端子が第2のノ−ドに接続され、そのゲート端子が正の供給電圧と負の供給電圧との間に位置する固定されている電位を各出力で生成するバイアスソースの関連する出力に接続され、前記少なくとも1つのpチャンネルトランジスタのウェル端子が各ソース電位と本質的に等しいかまたはそれより僅かに上である供給電位に接続され、バイアスソースが正の供給電圧の大きさに依存して1または複数の固定電位を生成し、その固定電位は開始範囲では負の供給電圧に対応し、前記固定電位は好ましくは一定して供給電圧の増加と共に増加しているCMOS回路の絶縁破壊強度を増加させるための回路であるが、さらに本発明においては、第1のサブ回路は、正の供給電圧が供給されるコンタクトパッドと前記第1のノードとの間に接続されているpチャンネルトランジスタ構造を具備し、第1のサブ回路は、そのpチャンネルトランジスタ構造のゲート端子が調節信号により駆動される場合には調節された動作電流を供給する電流源として機能し、また、ゲート端子がスイッチング信号により駆動される場合には内部の正の供給電圧を生成するためのスイッチング回路として機能するように構成されており、pチャンネルトランジスタ構造はさらに正および負の供給電圧の極性反転に対する保護を行う第1の保護装置として機能するように構成されていることを特徴とする。
【0006】
モノリシック集積回路の絶縁破壊強度は半導体材料中の空間電荷領域により本質的に決定される。本発明は2つのノ−ド間の大きな電圧の差が1または多数の段のpチャンネルカスコード回路により段階的に減少されることができることの認識による利点を利用し、電圧は個々のカスコード段によりほぼ同等の大きさの部分的な電圧に分割される。部分的な電圧は勿論個々のカスコード段の許容可能な絶縁破壊電圧よりも小さくなければならない。各カスコード段の動作範囲は各ゲート電極がそこに接続される固定した電位により決定される。本発明によるとカスコード段は各ウェル電位がほぼ等しいか或いはソース電位よりも僅かに大きいpチャンネルトランジスタによって構成される。ゲート電極はバイアス電源により生成され、供給電圧の大きさの関数として制御される関連する固定した電位に接続されている。制御はカスコード段を供給電圧の開始範囲で既に十分に能動的にする。十分な供給電圧における絶縁破壊強度を増加するために、pチャンネルカスコード段がより少ない臨界的なnチャンネル通路のpチャンネル電流通路および耐電圧のnチャンネルトランジスタで使用されている。さらに、信号通路用の空間電荷のないポリシリコン抵抗が勿論、両方向で可能である。
本発明とさらにその実施例を添付図面を参照してより詳細に説明する。
【0007】
【実施例】
図1の回路は接触パッド4を有し、これに正の供給電圧VDDが供給されている。この電源VDDは第1のサブ回路3とバイアスソース2に供給される。正の供給電圧の供給側と反対側で、第1のサブ回路3は第1のノ−ドk1を有し、これはカスコード回路1の正の入力に接続されている。カスコード回路1の負の出力は第2のノ−ドk2に結合され、これは第2のサブ回路5への正の入力でもあり、その負の出力は負の供給電圧VSSに接続され、これは接地電位Mに接続されている。
【0008】
図1の実施例ではカスコード回路1は単一のpチャンネルトランジスタtにより形成され、そのソース端子Sとウェル端子Wは第1のノ−ドk1に接続され、そのドレイン端子Dは第2のノ−ドk2に結合される。ゲート端子Gはバイアスソース2の出力oにより与えられる固定電位HVにあり、これは正の供給電圧VDDまたは第1のノ−ドk1の電位のいずれかにより供給される。簡明にするためカスコード回路を以後“カスコード”を呼ぶ。
【0009】
図1の実施例では第1、第2のノ−ドk1、k2を経て互いに結合されるサブ回路3、5の形式は固定されていない。第1のサブ回路3から第2のサブ回路5までの電流形態の信号流のみが存在する。さらに第1、第2のサブ回路3、5の入力と出力は図1では示されていない。
【0010】
図2は図1のバイアスソース2の出力oから得られる固定した電位HVの勾配を示している。例えばVDD=24Vの供給電圧で固定電位HVは約12Vの値Nであると仮定する。供給電圧VDDが減少するとき、固定電位HVは第1の限界値Kまで比例して減少し、このKの値はVDD軸上の値K´に対応する。ここから第2の限界値Fの接地基準レベルMに到達するまで線形に減少する。
【0011】
供給電圧VDDの開始範囲即ち、OVと第2の限界値Fとの間の範囲では固定電位HVができるだけ速く接地電位Mに接続され、その結果第1、第2のノ−ドk1、k2の間のカスコード回路1により形成されるpチャンネル電流通路pkは可能ならば低いVDD電圧値で既に十分能動的である。第1、第2の限界値F、Kとの間の固定電位HVの正確な勾配と最終的な最大値nは第1または第2のサブ回路3、5またはカスコード1のいずれかにおいて電圧値VDDで電圧絶縁破壊が生じない程度に予め定められなければならない。等しい大きさの2つの部分的な電圧に供給電圧VDDを比例的に分割することは遅くとも第1の限界値Kから行われる。従って24Vの供給電圧VDDまで部分的な電圧が12Vよりも大きくなる回路状態は図1の装置には存在しない。
【0012】
図3は図1の実施例に非常に類似した本発明の実施例を概略的に示している。カスコード回路1はカスコードの組合わせとして動作する3つのpチャンネルトランジスタt1、t2、t3を含んだ3段のカスコードで置換えられている。第1のpチャンネルトランジスタt1のソース端子S1は第1のノ−ドk1に接続され、第3のpチャンネルトランジスタt3のドレイン端子D3は第2のノ−ドk2に接続されている。第1、第2、第3のゲート端子g1、g2、g3はそれぞれバイアスソース2の第1、第2、第3の出力o1、o2、o3に接続され、これは各出力で第1、第2、第3の固定した電位V1、V2、V3を与える。多段のカスコード回路1は24Vよりも大きい供給電圧VDDを供給することを可能にし、電位差は各カスコード段で12Vまで減少される。それぞれの固定電位勾配V1、V2、V3が図4で概略的に示されている。
【0013】
図3の実施例の第1のサブ回路3は出力が第1のノ−ドk1に結合されているpチャンネル電流ミラーを含む。第2のサブ回路5は耐電圧のnチャンネルトランジスタtnを含み、そのドレイン端子は第2のノ−ドk2に接続され、そのゲート端子は信号源6によりクロックされる。従って第2のノ−ドk2は回路状態に応じて接地電位Mまたはほぼ正の供給電圧VDDの一方に対応する出力電圧vkを提供する。
【0014】
耐電圧のnチャンネルトランジスタtnの簡単な断面図がサブ回路5の横に示されている。p型の基体には低濃度でドープされたn型ウェルwが形成され、これはほぼ中間の高濃度にドープした(n+ )型の領域を含む。高濃度にドープした(n+ )型領域とn型ウェルwはnチャンネルトランジスタtnのドレイン領域を形成する。ソースSは通常のように高濃度にドープした(n+ )型領域により形成され、端子Gを有するゲート領域はソースSとドレインDとの間に延在する。ドレイン領域の高濃度にドープされた部分が低濃度にドープされたn型ウェルにより包囲されるので半導体材料の最大電界強度を低く維持する空間電荷領域をn型のウェル中に形成することができる。そうでなければp型の基体と高濃度にドープされた(n+ )型の領域との間の接合境界で絶縁破壊が生じる。
【0015】
図5では第1のサブ回路3が正と負の供給電圧VDD、VSSの極性の反転に対して保護を与える保護回路として設計されている。保護回路は付加的に過電圧保護素子seを含んでいる。極性反転保護の動作は種々の半導体領域を示す図5の断面図と図6の(a)、(b)の2つの等価回路により説明される。保護回路の本質的な部分はドレイン、ゲート、ソース領域d、g、sを有するpチャンネルトランジスタ構造により構成されている。これらの領域はn型ウェルw中に形成される。n型ウェルwへの接触は高濃度にドープされた(n+ )型領域を介して行われる。この保護回路の特質はウェル端子Woが抵抗Rを経てソース端子Soに接続される点にある。抵抗Rの代りにn型ウェルwの特別に設計された領域が使用されることができる。例えばこれはソース端子Soをウェル端子Woに接続する抵抗領域R´として(p+ )型のソース領域sを延長することにより達成される。図5で示されている保護回路は同時に出願された独国特許明細書で詳細に説明されている。
【0016】
通常の動作状態は以下のように限定されている。正の供給電圧VDDが供給される接触パッド4は低インピーダンスの通路によりソース端子Soに接続される。ドレイン端子Doは第1のノ−ドk1に接続され、これはさらに内部の電源電圧供給端子としての役目をする。ゲート端子Goはスイッチング信号または調節信号のいずれかにより駆動される。スイッチング信号によりpチャンネルトランジスタ構造toはオンに切換えられ、従って第1のノ−ドk1の電位VDD´は正の供給電圧VDDにほぼ等しい。調節信号によりpチャンネルトランジスタ構造toは第1のノ−ドk1から送られた電流を調節する役目をする。両者の応用は図8の実施例で与えられている。抵抗RまたはR´によりn型ウェルwも正の供給電圧端子VDDに接続されるのでpチャンネルトランジスタ構造の信頼性のある動作が確保される。
【0017】
図6の(a)は通常の動作期間中の図5の装置の等価回路を示している。等価pnpトランジスタto´は以下のように形成される。ソース領域sはエミッタEを形成し、n型ウェルwはベースBを形成し、基体はコレクタCを形成し、ドレイン領域dは横方向コレクタC´を形成する。ソース領域sが抵抗R´を形成するために延長されるならば(p+ )型領域全体は勿論エミッタEを形成する。通常の動作期間中、ベースBとエミッタEが電流のない抵抗RまたはR´を経て短絡されているので等価トランジスタto´はオフである。
【0018】
極性反転の場合、基体とn型ウェルwにより形成されるpnダイオードは順方向にバイアスされる。抵抗RまたはR´が能動的である。ウェル電流は接触パッドを経て直接流れないが、抵抗RまたはR´を通って流れなければならなく、それらの抵抗はその値を限定する。この抵抗RまたはR´の効果は図6の(b)の等価回路により説明され、これは反対に動作された等価pnpトランジスタto´を含む。極性の反転によりpチャンネルトランジスタ構造toと等価pnpトランジスタ構造to´との間の電極の関係は以下のように変化する。基体はエミッタEを形成し、これは主エミッタと考えられ、n型ウェルwはベースBを形成し、横方向のドレイン領域dは横方向エミッタE´を形成し、ソース領域sは抵抗R´の(p+ )型の延長部分と共に単一のコレクタCを形成する。図6の(a)と比較して等価pnpトランジスタto´は反対のモードで動作される。図6の(b)で示されているコレクタ電流icは以下のトランジスタ式により近似的に与えられる。
【0019】
ic=Binv×ib
ここで、ib=ベース電流、ir=抵抗Rを通る電流、Binv=等価pnpトランジスタto´の逆方向のDC電流利得である。横方向エミッタE´の効果はウェル電流の主部が順方向バイアスと大きな面積のウェル基体ダイオードにより生じるので無視できる。前述の式は最大の極性反転電流が逆電流利得Binvとベース電流ibの値、したがって抵抗Rの値の大きさに依存することを示している。回路形状と各領域のドーピングは逆電流利得がほぼ1以下の程度であるように選択される。多数のウェル端子Wiが抵抗Rを通じて接続されるならば総合的な回路の他のn型ウェルを通じて流れる電流は臨界的であってもよい。これらの電流は抵抗電流irを形成するまで加算されるが、等価pnpトランジスタto´のベース電流ibを増加させることはない。
【0020】
過電圧保護素子seが過大な供給電圧VDDからの保護を与えるために図5の保護回路中に設けられるならば、この素子もウェル接触部Woに接続される。適切な過電圧保護素子seは例えば適切な領域を半導体表面に導入することにより形成される埋設されたツェナーダイオードであり、その絶縁破壊電圧は製造処理により比較的正確に設定されることができる。別の適切な過電圧保護素子seはフィールド酸化物トランジスタであり、そのスイッチングしきい値はフィールド酸化物の厚さにより広い範囲の限界内で調節可能であり、従って過電圧で導電状態になり低インピーダンス通路を接地に与える。このようなトランジスタはnチャンネルトランジスタであるならば以下のように接続されなければならない。ソースとバルクな端子は接地電位Mに接続され、ゲートとドレイン端子は低インピーダンス通路を経てウェル端子Woに接続される。例えば24Vの許容可能な供給電圧VDDの場合には、過電圧保護素子seが与えられなければならず、その絶縁破壊電圧は27Vと32Vとの間に位置する。分離した接触パッドがウェル接触部Wo用に存在するならば外部の過電圧保護素子が接続されることもできる。
【0021】
図7は図1のバイアスソース2の簡単な実施例の回路図である。固定した電位HVは出力oから得られる。回路は固定電位HVの勾配を図2の理想的な勾配にほぼ対応させる。バイアスソース2は第1のノ−ドk1と負の供給電圧VSSの間に位置され、第1のノ−ドk1は電圧VDD´に接続され、正の供給電圧VDDにほぼ等しい。開始範囲の接地電位Mへの固定した電位のクランプは第1の電流バンクm1によりトランジスタt7をオンに切換えることにより達成される。このトランジスタt7の入力は第1のノ−ドk1と電流バンク入力との間の直流電流通路として接続され、その抵抗が2つの直列接続のpチャンネルトランジスタt4、t5により形成されている電圧分割装置t1から供給される。トランジスタt5のドレイン端子は電圧分割装置t1の下端部であり、nチャンネルトランジスタt6の相互接続されたドレインゲート端子に接続され、これは電流バンク入力としての役目をする。絶縁破壊強度を確保にするために、トランジスタt4、t5のウェル端子はそれぞれのソース電極に接続される。
【0022】
第1の電流バンクm1はnチャンネルトランジスタt6、t7、t8から形成される。トランジスタt7のドレイン端子は第4のノ−ドk4を介して比較的高いインピーダンスダイオードチェーンnDに接続され、これは電圧分割装置t1のように直列接続のpチャンネルトランジスタから構成されてもよく、ゲート領域の各w/1比率は電圧分割装置t1の場合よりも大きい値を有する。ダイオードチェーンnDの他方の端部は第1のノ−ドk1に接続される。第1の電流バンクm1の電流伝達比率はほぼ第2の限界値Fまでの開始範囲でトランジスタt7が接地電位MまでダイオードチェーンnDをオンに切換えることができるように選択される。
【0023】
トランジスタt8により形成される第1の電流バンクm1の第2の出力は第5のノ−ドk5を介して第2の電流バンクm2の入力に結合される。後者の入力および出力はそれぞれpチャンネルトランジスタt9、t10により構成される。トランジスタt10のドレイン端子がカスコード構造で使用されるpチャンネルトランジスタt11を介して第3のノ−ドk3に接続され、プルアップ素子として動作し、この第3のノ−ドk3を正の電圧方向で引張る。バンドギャップ回路bgの出力トランジスタt12に結合されている第3のノ−ドk3から調節された補助電圧即ち、例えば3.8Vのバンドギャップ出力電圧vrが得られることができる。トランジスタt10と第3のノ−ドk3との間の絶縁破壊強度を増加する役目をするトランジスタt11により形成されるカスコードは固定電位HVに接続されたゲート端子を有する。開始範囲では固定電位HVは接地電位Mに等しいのでpチャンネルトランジスタt11はスイッチモードであり十分にオンの状態である。
【0024】
第3のノ−ドk3のプルダウン素子は前述のトランジスタt12、すなわち図7の実施例のpチャンネルトランジスタである。このトランジスタのゲート電極はバンドギャップ回路bgの出力により駆動され、その供給電圧と基準入力は第3のノ−ドk3に直接接続されている。適切なバンドギャップ回路bgの1例は前述の独国特許第P42 42 989.7 号明細書中に詳細に説明されている。調節された電圧vrにそれほど重要な必要条件がないならば、もっと簡単な回路でプルダウン素子t12を付勢することができる。
【0025】
バンドギャップ回路bgが正の供給電圧VDDの開始範囲でまだ能動的でないならば、プルダウン素子t12もまだ能動的ではない。それ故、第3のノ−ドk3は各供給電圧VDD´より僅かに下の電位vrである。電圧vrは非常に大きいとき、バンドギャップ回路bgは能動的な状態に入り、バンドギャップ出力電圧vrは制御動作のために前述の例の値3.8Vになることができる。さらにバンドギャップ回路bgの出力はnチャンネルトランジスタt13のゲート端子を駆動し、そのドレイン端子は第5のノ−ドk5に結合する。トランジスタt13により第2の電流バンクm2は付加的な入力電流で駆動される。この電流は後に第1の電流バンクm1からの入力電流を置換え、バンドギャップ出力電圧である基準電圧vrの開始位相後に第2の限界値Fより下でオフに切換えられる。
【0026】
第2と第1の限界値F、K(図2参照)の間の固定電位HVのほぼ線形特性はバンドギャップ回路bgのさらに別の出力により駆動されるnチャンネルトランジスタt16によって与えられる。トランジスタt16は一定電流でこの範囲F、Kでノ−ドk4を負荷し、ソースFFt15の電流は限界値Kからそこに付加される。
【0027】
バンドギャップ回路bgの付勢のときに、例えば図8を参照して調節された出力電圧vrが総合的な回路の他のサブ回路にも伝送され、安全な動作モードに到達し、供給電圧VDDが依然として比較的低くても全体的な回路は限定されていないモードでラッチアップすることはできない。例えば十分な供給電圧VDDではカスコード回路に対する固定電位HVが偽の値にロックされるならば限定されていないモードは絶縁破壊を生じる。均一な動作範囲はスイッチングしきい値を決定する電圧分割装置を介してバンドギャップ出力電圧vrにより駆動されるnチャンネルトランジスタt14を有するスイッチ装置swにより図7で決定される。この電圧vrが予め定められた値を超過するとすぐにトランジスタt14はオンに切換えられ、電圧分割装置t1の下端部を接地電位Mに接続することにより第1の電流バンクm1を切離す。一般的にスイッチングしきい値はバンドギャップ回路bgが既に能動的であるならば限界値Fより下で既にトランジスタt14がスイッチするように設定される。
【0028】
図7ではスイッチ装置swは図面を簡単にするためにバンドギャップ出力電圧端子vrに接続されている。しかしながらスイッチ付勢がバンドギャップ回路bgの電流通路即ち、最後にオンに切換えられた電流通路により開始されるならば、これは全ての重要なサブ回路が既に能動的であることを確実にするのでより適切である。これを達成する回路装置は例えば開始回路と組合わされて前述の独国特許第P42 42 989.7 号明細書に記載されている。
【0029】
第1の電流バンクm1の接続切離しにより後者の出力トランジスタt7、t8は切離される。結果として、ダイオードチェーンnDは接地電位Mから高い電位まで第4のノ−ドk4の電位を引上げる。前述したように第2の電流バンクm2の入力電流はトランジスタt13により供給され、これはバンドギャップ回路bgにより制御される。第4のノ−ドk4における電圧は固定電位HVを表し、これは通常、供給電圧の半分VDD/2に等しいから、第4のノ−ドk4は低いソースインピーダンスを具備しなければならない。これはゲート端子が電圧分割装置t1の中心タップに接続されているpチャンネルトランジスタt15からなるソースフォロアにより達成される。固定電位HVは従って安定化され、種々のカスコード回路のゲート電位を固定することができ、例えばトランジスタt11のゲート電位を含む。固定した電位HVが電圧分割装置のタップに結合されることは限界値KからのVDDの比例的依存を生じさせる。第2の限界値Fと第1の限界値Kとの間の転移領域はスイッチングしきい値と、含まれる段の電流変換特性に依存する。バイアスソース2が図3のように幾つかの固定電位V1、V2、V3を生成しなければならない場合には、電圧分割装置t1は各1つのソースフォロアに接続される対応するタップを有する。各固定電位生成装置は比較的高いインピーダンスのプルアップ装置を含む。
【0030】
図8は24Vの調節されていない供給電圧源に直接接続されることができるホールセンサ回路と組合わせた本発明の実施例を示している。ホールセンサ回路は正と負の供給電圧VDD、VSSの極性の反転から保護されている。さらに図8の回路は2つの過電圧保護素子seを含み、それぞれ各2つのpチャンネルトランジスタ構造toのウェル端子Woに接続されている。図8で示されているホールセンサ回路は3つの端子を有する装置であり、それに対して正の供給電圧VDDと負の供給電圧VSSと出力信号0のための接触パッド4、8、9が関連される。
【0031】
接触パッド4は低インピーダンス通路を経てそれに接続された調節された保護回路3.1 と切換え保護回路3.5 とを有する。調節された保護回路3.1 はモノリシックな集積ホールプレート5.1 用の動作電流irを生成し、ホールプレート5.1 の下端部は接地電位Mに接続されている。調節された回路3.1 の出力部は第1のノ−ドk1.1 により形成され、ホールプレートの動作電流ih用の入力は第2のノ−ドk2.1 により形成される。第1、第2のノ−ドk1.1 とk2.1 との間のほぼ20−Vの差電圧はpチャンネルトランジスタtにより形成されるカスコード回路1.1 により克服され、そのゲート端子はバイアスソース2の出力oにより与えられるほぼ12Vの固定した電位HVに接続される。バイアスソース2には図7で示されているような回路が設けられている。ホールプレート5.1 用の調節された動作電流ihは調節された保護回路3.1 のゲート端子Goを調節回路7からの調節信号siによって駆動することにより生成される。調節された保護回路3.1 ではウェル端子Wo用の抵抗Rとソースおよびドレイン端子So、Do(図5参照)を有するpチャンネルトランジスタ構造toが概略的に示されている。
【0032】
低インピーダンス通路を経て接触パッド4にも接続する切換え保護回路3.5 は調節された保護回路3.1 と同様の素子を含む。出力ノ−ドk1.5 から接触パッド4の電位VDDより僅かに下の正の供給電圧VDD´が得られる。これはこのpチャンネルトランジスタ構造toのゲート端子Goが固定した電位HVに接続される事実により結果として生じ、その結果pチャンネルトランジスタ構造toは完全にオンに切換えられる。ノ−ドk1.5 はそれ故、CMOS回路の正の供給電圧VDD´用の内部端子としての役目をする。この回路の一部分にはアナログおよびまたは信号処理回路5.5 が設けられ、その入力にはホール電圧差uhが与えられる。この電圧差uhはホールプレート5.1 の電圧タップから得られる。これはアナログ、デジタルまたはそれらの混合した形態の回路5.5 中で評価されることができる。図8の例では単一の出力端子9のみが出力信号oのために存在している。簡単な場合にはホールセンサ回路はスイッチとして動作し、ホールプレートにより測定される磁界が予め定められた値を超過するかその値よりも下に落ちるとき出力端子9の出力でスイッチング信号を提供する。この応用では廉価の3導線パッケージが必要であるにすぎないが、しかしながらフックアップエラーの危険を含んでいる。しかしながら2つの保護回路3.1 と3.5 のためにこのようなフックアップエラーは装置の動作に悪影響を与えない。
【0033】
パワーが第1、第2のノ−ドk1.5 、k2.5 間のpチャンネル電流通路として挿入された単一の段のカスコード1.5 を経て回路5.5 に供給される。関連するpチャンネルトランジスタtは固定電位HVに結合されたゲート端子を有する。同様に調節回路7および存在してもよい制御回路10はそれぞれカスコード回路1.7 よ1.10を経てノ−ドk1.5 に接続される。調節回路7と評価回路5.5 はバイアスソース2の調節されたバンドギャップ回路電圧vrに接続されてもよい。調節回路7ではバンドギャップ出力電圧vrはホールプレートのレプリカにより動作電流ihを調節するための基準電圧の役目をする。評価回路5.5 ではバンドギャップ出力電圧vrは例えば出力端子9でスイッチング機能を制御するためホール差電圧uh用の電圧基準の役目をする。ホールプレート5.1 は非常に概略的に図8で示されている。例えば欧州特許明細書第EP−A−0 548 391 号明細書を参照するようにこれは勿論、多重ホールプレート装置であってもよく、この各動作電流と電圧タップは制御回路10により周期的に切換えられる。
【0034】
ノ−ドk1.5 と各カスコード回路1.10、1.7 、1.5 の間にはpチャンネルトランジスタtrが挿入され、そのゲートはそれぞれ調節回路7の出力により制御される。この装置では保護回路3.5 は反転動作に対して保護され、一度のみ存在する必要がある。電流の各調節は通常のpチャンネルトランジスタtrにより同様の方法で達成され、これは破壊が生じる反転モードに対して保護される必要はない。調節された保護回路3.1 はノ−ドk1.5 に接続されるpチャンネルトランジスタtrにより置換えられることができるがこれはホールプレート5.1 の大きな動作電流ihのために望ましくないことが指摘される。
【図面の簡単な説明】
【図1】本発明の簡単な実施例のブロック図。
【図2】図1のカスコード回路の駆動のための電圧波形図。
【図3】本発明の別の実施例の概略図。
【図4】図3の多段カスコード回路の駆動のための電圧波形図。
【図5】モノリシックな集積保護回路の領域の概略断面図。
【図6】通常および反対の極性の状態の図5の保護回路の等価回路図。
【図7】固定した電位を生成するための簡単な実施例の回路図。
【図8】ホールセンサ回路と組合わせた本発明の実施例の装置の概略図。
Claims (8)
- 第1のノ−ド(k1)と第2のノ−ド(k2)を介して共に結合されている動作電位の異なる第1のサブ回路(3) と第2のサブ回路(5) とを少なくとも具備し、第1のノ−ド (k1) と第2のノ−ド (k2) との間に内部実効電圧を減少させるように構成されたカスコード回路(1) が接続されており、
前記カスコード回路 (1) は少なくとも1つのpチャンネルトランジスタ(t) を含み、前記pチャンネルトランジスタ(t) は、
そのソース端子(s) が第1のノ−ド(k1)に接続され、
そのドレイン端子(Do)が第2のノ−ド(k2)に接続され、
そのゲート端子(G) が正の供給電圧(VDD) と負の供給電圧(VSS) との間に位置する固定されている電位(HV)を各出力で生成するバイアスソース(2) の関連する出力(o) に接続され、
前記少なくとも1つのpチャンネルトランジスタ(t) のウェル端子(w) が各ソース電位と本質的に等しいかまたはそれより僅かに上である供給電位に接続され、
バイアスソース(2) が正の供給電圧の大きさに依存して1または複数の固定電位を生成し、その固定電位は開始範囲では負の供給電圧に対応し、前記固定電位は好ましくは一定して供給電圧の増加と共に増加しているCMOS回路の絶縁破壊強度を増加させるための回路において、
前記第1のサブ回路 (3, 3.1, 3.5) は、正の供給電圧 (VDD) が供給されるコンタクトパッド (4) と前記第1のノード (k1) との間に接続されているpチャンネルトランジスタ構造 (to) を具備し、
前記第1のサブ回路 (3, 3.1, 3.5) は、前記pチャンネルトランジスタ構造 (to) のゲート端子 (Go) が調節信号により駆動される場合には調節された動作電流( ih )を供給する電流源 (3.1) として機能し、また、前記ゲート端子 (Go) がスイッチング信号により駆動される場合には内部の正の供給電圧 (VDD') を生成するためのスイッチング回路 (3.5) として機能するように構成され、
前記pチャンネルトランジスタ構造 (to) はさらに、正および負の供給電圧 (VDD, VSS) の極性反転に対する保護を行う第1の保護装置として機能するように構成されていることを特徴とするCMOS回路の絶縁破壊強度を増加させるための回路。 - バイアスソースが複数の固定電位を生成し、それらの固定電位は最終的に正の供給電圧(VDD) の最大値を得た時に、各固定電位のセクションは本質的に、等しい大きさの部分となるように規定されている請求項1記載の回路。
- 第1のサブ回路(3) が過電圧に対する1以上の保護装置 (se)を具備している請求項1または2記載の回路。
- 保護回路(3.1; 3.5) として機能する前記pチャンネルトランジスタ構造 (to) がn型ウェル中に形成され、ソース領域(s) とドレイン領域(d) とゲート領域(g) とを有しており、n型ウェル(w) は極性反転の場合に電流の流れを限定する役目をする抵抗(R, R') を介してpチャンネルトランジスタ構造(to)のソース端子(So)に接続され、このソース端子(So)は低インピーダンス通路を経て正の供給電圧(VDD) に結合され、
前記pチャンネルトランジスタ構造(to)のドレイン端子(Do)が第1のノ−ド(k1)に結合され、
pチャンネルトランジスタ構造(to)のゲート端子(Go)はスイッチング信号の供給される保護回路(3.5) の場合にはバイアスソース(2) から固定電位の1つを供給され、調節信号の供給される保護回路(3.1) の場合には、調節回路(7) からの出力信号を供給され、前記調節回路(7) は調節された保護回路(3.1) の出力電流を調節し、その電流はカスコード回路(1) を通って流れるように構成されている請求項1記載の回路。 - 前記調節回路(7) によって調節された電流が集積されたホールプレート(5.1) の動作電流である請求項4記載の回路。
- 第2のサブ回路(5) がアナログおよび/またはデジタル信号処理回路を含んでいる請求項1乃至5のいずれか1項記載の回路。
- 第2のサブ回路(5) が少なくとも1つの耐電圧nチャンネルトランジスタ(tn)を含んでいる請求項1乃至6のいずれか1項記載の回路。
- 保護回路(3.1; 3.5)が過電圧保護素子として動作するツェナーダイオードまたはフィールド酸化物トランジスタに接続されたウェル端子(WO)を有している請求項4記載の回路。
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