KR20180092430A - 데이터 저장 장치 및 그것의 동작 방법 - Google Patents

데이터 저장 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 데이터 저장 장치는 불휘발성 메모리 장치; 호스트 장치로부터 입력되는 소스 전압의 전압 레벨이 기 설정된 기준 전압 레벨 이하가 될 때마다 로우 전압 검출 신호를 출력하는 전원 관리 유닛; 및 상기 전원 관리 유닛으로부터 상기 로우 전압 검출 신호가 출력될 때마다 현재 출력된 제1 로우 전압 검출 신호와 상기 제1 로우 전압 검출 신호가 출력되기 직전에 출력된 제2 로우 전압 검출 신호 간의 검출 간격을 연산하고, 연산된 검출 간격과 기 설정된 임계 검출 간격을 비교하고, 및 비교 결과에 근거하여 로우 전압 발생에 따른 복구 동작을 주도적으로 진행할 주체를 판단하는 프로세서를 포함한다.

Description

데이터 저장 장치 및 그것의 동작 방법{Data storage device and operating method thereof}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 데이터 저장 장치 및 그것의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치에서 사용되는 데이터를 저장하기 위해서 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive)를 포함한다.
본 발명의 실시 예는 로우 전압이 빈번하게 발생하는 상황에서도 안정적으로 동작할 수 있는 데이터 저장 장치 및 그것의 동작 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 데이터 저장 장치는 불휘발성 메모리 장치; 호스트 장치로부터 입력되는 소스 전압의 전압 레벨이 기 설정된 기준 전압 레벨 이하가 될 때마다 로우 전압 검출 신호를 출력하는 전원 관리 유닛; 및 상기 전원 관리 유닛으로부터 상기 로우 전압 검출 신호가 출력될 때마다 현재 출력된 제1 로우 전압 검출 신호와 상기 제1 로우 전압 검출 신호가 출력되기 직전에 출력된 제2 로우 전압 검출 신호 간의 검출 간격을 연산하고, 연산된 검출 간격과 기 설정된 임계 검출 간격을 비교하고, 및 비교 결과에 근거하여 로우 전압 발생에 따른 복구 동작을 주도적으로 진행할 주체를 판단하는 프로세서를 포함한다.
본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은 호스트 장치로부터 입력되는 소스 전압의 전압 레벨이 기 설정된 기준 전압 레벨 범위를 벗어남을 나타내는 로우 전압 검출 신호가 수신되는지 여부를 판단하는 단계; 현재 수신된 제1 로우 전압 검출 신호와 상기 제1 로우 전압 검출 신호가 수신되기 직전에 수신된 제2 로우 전압 검출 신호 사이의 검출 간격을 연산하는 단계; 및 상기 연산된 검출 간격과 기 설정된 임계 검출 간격을 비교하고, 및 비교 결과에 근거하여 로우 전압 발생에 따른 복구 동작을 주도적으로 진행할 주체를 판단하는 단계를 포함한다.
본 실시 예들에 따르면, 로우 전압 레벨이 검출되는 간격에 따라 호스트 장치의 지시에 의해 복구 동작을 진행할 지 또는 호스트 장치와 관계 없이 데이터 저장 장치에서 독립적으로 복구 동작을 진행할 지 여부를 판단할 수 있다.
이에 따라, 빈번한 로우 전압 발생으로 인한 데이터 저장 장치의 빈번한 리셋에 의해 발생되는 시스템 전체의 병목 현상(bottleneck)을 방지할 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 도시한 블록도이다.
도 2는 프로세서가 로우 전압 레벨이 검출될 때마다 대응하는 시리얼 번호와 매칭시켜 로우 전압 검출 테이블에 저장하고, 및 검출 간격 연산을 위해 로우 전압 검출 테이블을 참조하는 것을 개념적으로 도시한 도면이다.
도 3은 로우 전압 검출 테이블의 구성을 개념적으로 도시한 도면이다.
도 4는 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 도시한 순서도이다.
도 5는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 6은 도 5에 도시된 컨트롤러를 예시적으로 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템을 예시적으로 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 보여주는 블럭도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 도시한 블록도이다.
도 1을 참조하면, 본 실시 예에 따른 데이터 저장 장치(10)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(도시되지 않음)에 의해서 액세스되는 데이터를 저장할 수 있다. 데이터 저장 장치(10)는 메모리 시스템으로 불릴 수 있다.
데이터 저장 장치(10)는 호스트 장치(도시되지 않음)와 연결되는 인터페이스 프로토콜에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들어, 데이터 저장 장치(10)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI-express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
데이터 저장 장치(10)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들어, 데이터 저장 장치(10)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
데이터 저장 장치(10)는 불휘발성 메모리 장치(100), 컨트롤러(200) 및 전원 관리 유닛(300)을 포함할 수 있다.
불휘발성 메모리 장치(100)는 데이터 저장 장치(10)의 저장 매체로서 동작할 수 있다. 불휘발성 메모리 장치(100)는 메모리 셀에 따라서 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory, FRAM), 티엠알(tunneling magneto-resistive, TMR) 막을 이용한 마그네틱 램(magnetic random access memory, MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory, PRAM), 전이 금속 화합물(transition metal oxide)을 이용한 저항성 램(resistive random access memory, RERAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.
도 1에서는 데이터 저장 장치(10)가 하나의 불휘발성 메모리 장치(100)를 포함하는 것으로 도시하였으나, 이는 설명의 편의를 위한 것으로, 데이터 저장 장치(10)는 복수의 불휘발성 메모리 장치들을 포함할 수 있으며, 본 발명은 복수의 불휘발성 메모리 장치들을 포함하는 데이터 저장 장치(10)에 대해서도 동일하게 적용될 수 있다.
불휘발성 메모리 장치(100)는 복수의 비트라인들(도시되지 않음) 및 복수의 워드라인들(도시되지 않음)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 갖는 메모리 셀 어레이(도시되지 않음)를 포함할 수 있다.
또한, 불휘발성 메모리 장치(100)는 복수의 메모리 블록들(도시되지 않음)을 포함할 수 있고, 각 메모리 블록은 복수의 페이지들을 포함할 수 있다.
컨트롤러(200)는 데이터 저장 장치(100)의 제반 동작을 제어할 수 있다. 컨트롤러(200)는 펌웨어 또는 소프트웨어와 같은 코드 형태의 명령(instruction) 또는 알고리즘을 해독하고 구동할 수 있다. 컨트롤러(200)는 하드웨어, 또는 하드웨어와 소프트웨어가 조합된 형태로 구현될 수 있다.
컨트롤러(200)는 호스트 인터페이스 유닛(210), 랜덤 액세스 메모리(220), 메모리 컨트롤 유닛(230), 프로세서(240), 및 전원 관리 유닛(250)을 포함할 수 있다. 도 1에 도시되지는 않았으나, 컨트롤러(200)는 호스트 장치의 라이트 요청에 의해 불휘발성 메모리 장치(100)로 전송될 라이트 데이터의 패리티 데이터를 생성하고, 패리티 데이터에 근거하여 호스트 장치의 리드 요청에 의해 불휘발성 메모리 장치(100)로부터 독출된 리드 데이터의 에러를 검출하고 정정하는 에러 정정 코드(ECC) 유닛을 더 포함할 수 있다. 에러 정정 코드(ECC) 유닛은 메모리 컨트롤 유닛(230) 내에 포함될 수도 있다.
호스트 인터페이스 유닛(210)은 호스트 장치의 프로토콜에 대응하여 호스트 장치와 데이터 저장 장치(10) 사이를 인터페이싱할 수 있다. 예를 들어, 호스트 인터페이스 유닛(210)은 USB(universal serial bus), UFS(universal flash storage), MMC(multimedia card), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI express) 프로토콜 중 어느 하나를 통해 호스트 장치와 통신할 수 있다.
랜덤 액세스 메모리(220)는 프로세서(240)에 의해 구동되는 펌웨어 또는 소프트웨어를 저장할 수 있다. 또한, 랜덤 액세스 메모리(220)는 펌웨어 또는 소프트웨어의 구동에 필요한 데이터들을 저장하도록 구성될 수 있다. 즉, 랜덤 액세스 메모리(220)는 프로세서(240)의 동작 메모리(working memory)로서 동작할 수 있다.
랜덤 액세스 메모리(220)는 호스트 장치로부터 불휘발성 메모리 장치(100)로 전송될 데이터 또는 불휘발성 메모리 장치(100)로부터 호스트 장치로 전송될 데이터를 임시 저장하도록 구성될 수 있다. 즉, 랜덤 액세스 메모리(220)는 버퍼 메모리(buffer memory)로서 동작할 수 있다.
메모리 컨트롤 유닛(230)은 프로세서(240)의 제어에 따라서 불휘발성 메모리 장치(100)를 제어할 수 있다. 메모리 컨트롤 유닛(230)은 메모리 인터페이스 유닛으로도 불릴 수 있다. 메모리 컨트롤 유닛(230)은 프로세서(240)의 제어에 따라 제어 신호들을 생성하고, 생성된 제어 신호들을 불휘발성 메모리 장치(100)로 제공할 수 있다. 제어 신호들은 불휘발성 메모리 장치(100)를 제어하기 위한 명령 및 어드레스 등을 포함할 수 있다.
예를 들어, 메모리 컨트롤 유닛(230)은 호스트 장치의 라이트 요청 및 라이트할 논리 어드레스에 대응하는 제어 신호 및 호스트 장치로부터 전송된 라이트 데이터를 불휘발성 메모리 장치(100)로 제공할 수 있다. 또한, 메모리 컨트롤 유닛(230)은 호스트 장치의 리드 요청 및 리드할 논리 어드레스에 대응하는 제어 신호를 불휘발성 메모리 장치(100)로 제공하고, 불휘발성 메모리 장치(100)로부터 독출된 리드 데이터를 제공받을 수 있다.
프로세서(240)는 컨트롤러(200)의 제반 동작을 제어할 수 있다. 프로세서(240)는 랜덤 액세스 메모리(220)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 소프트웨어를 구동하고, 내부의 기능 블럭들의 동작을 제어할 수 있다. 프로세서(240)는 소프트웨어의 구동에 필요한 기능 블록들(도시되지 않음)을 포함할 수 있다. 프로세서(240)는 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)로 구성될 수 있다.
전원 관리 유닛(250)은 데이터 저장 장치(10)의 내부의 기능 블록들(예를 들어, 불휘발성 메모리 장치(100) 및 컨트롤러(200) 등)에 동작 전압을 공급하도록 구성될 수 있다. 예를 들어, 전원 관리 유닛(250)은 외부, 예를 들어, 호스트 장치로부터 입력된 소스 전압에 근거하여 불휘발성 메모리 장치(100)로 공급할 메모리 동작 전압 및 컨트롤러(200)로 공급할 컨트롤러 동작 전압을 생성하고, 생성된 메모리 동작 전압 및 컨트롤러 동작 전압을 각각 불휘발성 메모리 장치(100) 및 컨트롤러(200)로 공급하도록 구성될 수 있다.
전원 관리 유닛(250)은 파워 서플라이(power supply), 전원 관리 집적 회로(power management integrated circuit)(PMIC) 등으로 구성될 수 있다. 전원 관리 유닛(250)은 데이터 저장 장치(10)의 동작에 사용되는 전원을 관리할 수 있다. 예를 들어, 전원 관리 유닛(250)은 프로세서(240)의 제어에 따라서 데이터 저장 장치(10)의 전원 모드(예를 들면, 정상 모드, 절전 모드 등)를 관리할 수 있다.
전원 관리 유닛(250)은 외부로부터 입력된 소스 전압의 전압 레벨이 기 설정된 기준 전압 레벨의 범위를 벗어나는지 여부를 검출할 수 있다. 예를 들어, 기준 전압 레벨의 범위는 제1 기준 전압 레벨 이상 제2 기준 전압 레벨 이하일 있다. 예를 들어, 제1 기준 전압 레벨은 불휘발성 메모리 장치(100) 또는 컨트롤러(200)의 최소 동작 전압에 해당하고, 제2 기준 전압 레벨은 불휘발성 메모리 장치(100) 또는 컨트롤러(200)의 정상 동작 전압에 해당할 수 있으나, 특별히 이에 한정되는 것은 아니다.
소스 전압의 전압 레벨이 기준 전압 레벨 범위 내에 포함되면, 전원 관리 유닛(250)은 소스 전압의 전압 레벨이 노멀 전압(normal voltage) 레벨인 것으로 판단할 수 있다. 한편, 외부로부터 입력된 소스 전압이 기준 전압 레벨 범위를 벗어나고 기준 전압 레벨 범위의 제1 기준 전압 레벨보다 낮으면, 전원 관리 유닛(250)은 소스 전압의 전압 레벨이 로우 전압(low voltage) 레벨인 것으로 판단할 수 있다.
전원 관리 유닛(250)은 소스 전압의 전압 레벨에 대한 검출 신호 즉, 전압 레벨 검출 신호(VDS)를 프로세서(240)로 제공할 수 있다. 전압 레벨 검출 신호(VDS)는 노멀 전압 검출 신호(NVDS) 및 로우 전압 검출 신호(LVDS) 등을 포함할 수 있다.
예를 들어, 소스 전압의 전압 레벨이 노멀 전압(normal voltage) 레벨로 판단되면, 전원 관리 유닛(250)은 프로세서(240)로 노멀 전압 검출 신호(NVDS)를 제공할 수 있다. 한편, 소스 전압의 전압 레벨이 로우 전압(low voltage) 레벨로 판단되면, 전원 관리 유닛(250)은 프로세서(240)로 로우 전압 검출 신호(LVDS)를 전송할 수 있다.
도 2는 프로세서가 로우 전압 레벨이 검출될 때마다 대응하는 시리얼 번호와 매칭시켜 로우 전압 검출 테이블에 저장하고, 검출 간격 연산을 위해 로우 전압 검출 테이블을 참조하는 것을 개념적으로 도시한 도면이고, 도 3은 로우 전압 검출 테이블의 구성을 개념적으로 도시한 도면이다.
도 2를 참조하면, 외부로부터 입력된 소스 전압의 전압 레벨이 로우 전압(low voltage) 레벨로 판단되면, 전원 관리 유닛(250)은 프로세서(240)로 로우 전압 검출 신호를 전송할 수 있다. 설명의 편의를 위하여, 전원 관리 유닛(250)이 프로세서(240)로 n 번째 로우 전압 검출 신호(LVDSn)(이하, ‘제n 로우 전압 검출 신호’라 함)를 전송한 것으로 가정한다.
프로세서(240)는 전원 관리 유닛(250)으로부터 전송된 제n 로우 전압 검출 신호(LVDSn)와 대응하는 시리얼 번호를 매칭시켜 불휘발성 메모리 장치(100)의 시스템 데이터 영역 내에 마련된 로우 전압 검출 테이블(LVD table)에 저장할 수 있다.
도 3을 참조하면, 로우 전압 검출 테이블(LVD table)는 로우 전압 검출 신호의 번호(LVD NO.)가 저장되는 제1 영역 및 대응하는 시리얼 번호(Serial NO.)가 저장되는 제2 영역을 포함할 수 있다.
로우 전압 검출 신호의 번호(LVD NO.)는 전원 관리 유닛(250)으로부터 전송된 로우 전압 검출 신호의 횟수와 대응하도록 표현될 수 있다. 예를 들어, 전원 관리 유닛(250)으로부터 첫 번째로 전송된 로우 전압 검출 신호의 번호(LVD NO.)는 ‘1’로 표현될 수 있고, 두 번째로 전송된 로우 전압 검출 신호의 번호(LVD NO.)는 ‘2’로 표현될 수 있고, n 번째로 전송된 로우 전압 검출 신호의 번호(LVD NO.)는 ‘n’으로 표현될 수 있으나, 특별히 이에 한정되는 것은 아니다.
시리얼 번호(Serial NO.)는 시간에 비례하여 증가하는 번호로서 불휘발성 메모리 장치(100)의 동작 순서와 대응되도록 표현될 수 있다. 예를 들어, 불휘발성 메모리 장치(100)에서 하나의 동작이 수행될 때마다 시리얼 번호는 하나씩 증가될 수 있다. 즉, 불휘발성 메모리 장치(100)가 호스트 장치의 요청에 응답하여 리드 동작, 라이트 동작 또는 기타 동작 등을 하나씩 수행할 때마다 시리얼 번호는 하나씩 증가될 수 있다. 이에 따라, 시리얼 번호는 불휘발성 메모리 장치(100)에서 수행된 동작들의 개수와 대응될 수 있다.
프로세서(240)는 전원 관리 유닛(250)으로부터 수신된 로우 전압 검출 신호의 번호를 로우 전압 검출 테이블(LVD table)의 제1 영역에 저장하는 동시에 해당 동작에 대응하는 시리얼 번호를 로우 전압 검출 테이블(LVD table)의 제2 영역에 저장하도록 불휘발성 메모리 장치(100)를 제어할 수 있다. 본 실시 예에서, 로우 전압 검출 테이블(LVD table)에 저장된 로우 전압 검출 신호 별 시리얼 번호는 로우 전압 레벨이 검출된 시점으로 사용될 수 있다.
프로세서(240)는 전원 관리 유닛(250)으로부터 로우 전압 검출 신호가 수신될 때마다, 로우 전압 검출 테이블(LVD table)을 참조하여 현재 수신된 로우 전압 검출 신호(이하, ‘제1 로우 전압 검출 신호’라 함)에 대응하는 검출 시점(이하, ‘제1 검출 시점’이라 함)과 직전에 수신된 로우 전압 검출 신호(이하, ‘제2 로우 전압 검출 신호’라 함)에 대응하는 검출 시점(이하, ‘제2 검출 시점’이라 함) 간의 차이 값(이하, ‘검출 간격’라 함)을 연산할 수 있다.
예를 들어, 전원 관리 유닛(250)으로부터 제n 로우 전압 검출 신호(LVDSn)가 수신되면, 프로세서(240)는 제n 로우 전압 검출 신호(LVDSn)의 번호 ‘n’ 및 대응하는 시리얼 번호 ‘m’을 매칭시켜 로우 전압 검출 테이블(LVD table)에 저장할 수 있다. 이후, 프로세서(240)는 로우 전압 검출 테이블(LVD table)을 참조하여 제n 로우 전압 검출 신호(LVDSn)에 대한 시리얼 번호 ‘m’과 제n-1 로우 전압 검출 신호(LVDSn-1)에 대한 시리얼 번호 ‘m-1’의 차이 값 즉, 검출 간격(Δmn)를 연산할 수 있다.
검출 간격이 증가하는 것은 제1 로우 전압 검출 신호에 대응하는 제1 검출 시점과 제2 로우 전압 검출 신호에 대응하는 제2 검출 시점 사이에 불휘발성 메모리 장치(100)에서 수행된 동작들의 수가 증가하는 것을 의미할 수 있다. 즉, 일정 시간 내에 로우 전압이 검출되는 횟수가 감소하는 것을 의미할 수 있다.
마찬가지로, 검출 간격이 감소하는 것은 제1 로우 전압 검출 신호에 대응하는 제1 검출 시점과 제2 로우 전압 검출 신호에 대응하는 제2 검출 시점 사이에 불휘발성 메모리 장치(100)에서 수행된 동작들의 수가 감소하는 것을 의미할 수 있다. 즉, 일정 시간 내에 로우 전압이 검출되는 횟수가 증가하는 것을 의미할 수 있다.
프로세서(240)는 연산된 검출 간격과 기 설정된 임계 검출 간격을 비교할 수 있다. 프로세서(240)는 연산된 검출 간격과 임계 검출 간격의 비교 결과에 근거하여 로우 전압 발생에 따른 복구 동작을 주도적으로 진행할 주체를 판단할 수 있다. 즉, 프로세서(240)는 연산된 검출 간격과 임계 검출 간격의 비교 결과에 근거하여 호스트 장치가 복구 동작을 주도적으로 진행하도록 하거나 또는 데이터 저장 장치(10)가 호스트 장치와 관계 없이 복구 동작을 주도적으로 진행하도록 할 수 있다.
예를 들어, 연산된 검출 간격이 임계 검출 간격보다 크면, 프로세서(240)는 호스트 장치가 복구 동작을 주도적으로 진행하도록 동작할 수 있다. 이를 위해, 프로세서(240)는 데이터 저장 장치(10)를 리셋(reset)할 수 있다. 또한, 프로세서(240)는 리셋 완료된 데이터 저장 장치(10)가 호스트 장치로부터 다음 요청이 입력될 때까지 대기 상태를 유지하도록 제어할 수 있다. 이와 같이, 데이터 저장 장치(10)가 리셋됨에 따라, 데이터 저장 장치(10)가 리셋되기 전까지 호스트 장치로부터 수신된 요청들, 데이터들 및 불휘발성 메모리 장치(100)로부터 독출된 데이터들은 모두 삭제될 수 있다. 즉, 호스트 장치로부터 수신되어 컨트롤러(200)의 요청 큐(도시되지 않음)에 큐잉된 요청들, 및 랜덤 액세스 메모리(220)에 저장된 라이트 데이터 및/또는 리드 데이터가 모두 삭제될 수 있다.
호스트 장치는 데이터 저장 장치(10)가 리셋됨에 따라 로우 전압 레벨이 검출된 상황임을 판단할 수 있고, 데이터 저장 장치(10)가 리셋된 시점에서 수행이 완료되지 못한 요청(이하, ‘미완료 요청’이라 함) 또는 처리되지 못한 요청(이하, ‘미처리 요청’이라 함)을 리셋 완료된 데이터 저장 장치(10)로 재전송할 수 있다. 여기에서, 미완료 요청은 수행 도중 데이터 저장 장치(10)의 리셋에 의해 수행이 완료되지 못한 요청을 의미할 수 있다. 여기에서, 수행 도중은 해당 요청에 응답하여 컨트롤러(200)로부터 불휘발성 메모리 장치(100)로 또는 불휘발성 메모리 장치(100)로부터 컨트롤러(200)로 데이터를 전송 중인 상태를 의미할 수 있으며, 수행이 완료되지 못한 것은 데이터의 전송이 완료되지 못한 것을 의미할 수 있다.
미처리 요청은 컨트롤러(200)의 요청 큐에 큐잉된 상태 즉, 수행 대기중인 상태에서 데이터 저장 장치(10)의 리셋에 의해 요청 큐로부터 삭제된 요청을 의미할 수 있다.
프로세서(240)는 호스트 장치로부터 전송된 요청들을 처리하도록 메모리 컨트롤 유닛(230)을 이용하여 불휘발성 메모리 장치(100)를 제어할 수 있다.
한편, 연산된 검출 간격이 임계 검출 간격보다 작으면, 프로세서(240)는 데이터 저장 장치(10)가 호스트 장치와 관계 없이 복구 동작을 주도적으로 진행하도록 동작할 수 있다. 이를 위해, 프로세서(240)는 임의의 요청에 대한 동작을 수행중인 불휘발성 메모리 장치(100)의 동작을 중단시키고, 전원 관리 유닛(250)으로부터 노멀 전압 검출 신호가 수신되는지 여부를 판단할 수 있다. 전원 관리 유닛(250)으로부터 노멀 전압 검출 신호가 수신되면, 프로세서(240)는 현재 입력되는 전압의 상태가 안정적인 것으로 판단하고 메모리 컨트롤 유닛(230)을 리셋(reset)할 수 있다.
이와 같이, 메모리 컨트롤 유닛(230)만이 리셋됨에 따라, 호스트 장치로부터 수신되어 요청 큐에 큐잉된 요청들, 및 랜덤 액세스 메모리(220)에 저장된 라이트 데이터 및/또는 리드 데이터는 삭제되지 않고, 메모리 컨트롤 유닛(230) 내에 저장된 제어 신호들 및 데이터들은 삭제될 수 있다.
전술한 바와 같이, 메모리 컨트롤 유닛(230)은 호스트 장치로부터 수신된 요청들에 근거하여 불휘발성 메모리 장치(100)로 제공할 제어 신호를 생성 및 저장할 수 있다. 또한, 메모리 컨트롤 유닛(230)은 불휘발성 메모리 장치(100)로 제공할 데이터(즉, 라이트 데이터) 또는 불휘발성 메모리 장치(100)로부터 제공된 데이터(즉, 리드 데이터)를 저장할 수 있다.
즉, 프로세서(240)에 의해 메모리 컨트롤 유닛(230)이 리셋되는 시점에 메모리 컨트롤 유닛(230)에 저장되어 있던 제어 신호, 라이트 데이터 및/또는 리드 데이터는 삭제될 수 있다.
메모리 컨트롤 유닛(230)의 리셋(reset)이 완료되면, 프로세서(240)는 호스트 장치로부터 수신된 요청들 중에서 제1 로우 전압 검출 신호에 대응하는 제1 검출 시점에서의 미완료 요청 또는 제1 검출 시점에서의 미처리 요청부터 다시 처리할 수 있도록 메모리 컨트롤 유닛(230)을 통하여 불휘발성 메모리 장치(100)를 제어할 수 있다.
여기에서의 미완료 요청은 수행 도중 메모리 컨트롤 유닛(230)의 리셋에 의해 수행이 완료되지 못한 요청을 의미할 수 있다. 여기에서, 수행 도중은 해당 요청에 응답하여 메모리 컨트롤 유닛(230)로부터 불휘발성 메모리 장치(100)로 또는 불휘발성 메모리 장치(100)로부터 메모리 컨트롤 유닛(230)으로 데이터를 전송 중인 상태를 의미할 수 있으며, 수행이 완료되지 못한 것은 데이터의 전송이 완료되지 못한 것을 의미할 수 있다. 미처리 요청은 컨트롤러(200)의 요청 큐에 큐잉된 상태 즉, 수행 대기중인 상태이며 대응하는 제어 신호가 아직 생성되지 않은 요청을 의미할 수 있다.
이때, 프로세서(240)는 미완료 요청에 대하여 제1 검출 시점까지 처리된 부분은 제외하고, 제1 검출 시점 직후부터 처리되지 않은 부분에 대해서만 처리하도록 메모리 컨트롤 유닛(230)을 통하여 불휘발성 메모리 장치(100)를 제어할 수 있다.
즉, 본 실시 예에서는 연산된 검출 간격이 임계 검출 간격 이하가 되면 데이터 저장 장치(10)가 아닌 메모리 컨트롤 유닛(230)을 리셋함으로써, 호스트 장치와 관계 없이 데이터 저장 장치(10) 내에서 독립적으로 로우 전압 발생에 따른 복구 동작을 수행할 수 있다. 이에 따라, 빈번한 로우 전압 발생으로 인한 데이터 저장 장치(10)의 빈번한 리셋에 의해 발생되는 시스템 전체의 병목 현상(bottleneck)을 방지할 수 있다.
도 4는 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 도시한 순서도이다. 도 4를 참조하여 데이터 저장 장치의 동작 방법을 설명함에 있어서, 도 1 내지 도 3이 참조될 것이다.
S401 단계에서, 컨트롤러(200)의 프로세서(240)는 전원 관리 유닛(250)으로부터 로우 전압 검출 신호가 수신되는지 여부를 판단할 수 있다. 로우 전압 검출 신호가 수신되면, S403 단계가 진행될 수 있다.
S403 단계에서, 프로세서(240)는 현재 수신된 로우 전압 검출 신호 즉, 제1 로우 전압 검출 신호에 대응하는 제1 검출 시점과 직전에 수신된 로우 전압 검출 신호 즉, 제2 로우 전압 검출 신호에 대응하는 제2 검출 시점 간의 차이 값인 검출 간격을 연산할 수 있다. 도 4에 도시되지는 않았으나, S403 단계에서, 프로세서(240)는 현재 수신된 제1 로우 전압 검출 신호의 번호 및 이에 대응하는 시리얼 번호를 로우 전압 검출 테이블(LVD table)에 저장할 수 있다.
S405 단계에서, 프로세서(240)는 연산된 검출 간격이 기 설정된 임계 검출 간격보다 작은 지 여부를 판단할 수 있다. 연산된 검출 간격이 임계 검출 간격보다 크면, S413 단계가 진행될 수 있다. 반면, 연산된 검출 간격이 임계 검출 간격보다 작으면, S407 단계가 진행될 수 있다.
S407 단계에서, 프로세서(240)는 전원 관리 유닛(250)으로부터 노멀 전압 검출 신호가 수신되는지 여부를 판단할 수 있다. 노멀 전압 검출 신호가 수신되면, S409 단계가 진행될 수 있다. 도 4에 도시되지는 않았으나, S407 단계 이전에, 프로세서(240)는 임의의 요청에 대한 처리를 위한 동작을 수행중인 불휘발성 메모리 장치(100)의 동작을 중단시킬 수 있다.
S409 단계에서, 프로세서(240)는 메모리 컨트롤 유닛(230)을 리셋할 수 있다. 이에 따라, 제1 검출 시점까지 메모리 컨트롤 유닛(230)에서 생성된 제어 신호들 및 메모리 컨트롤 유닛(230)에 저장된 데이터들이 모두 삭제될 수 있다.
S411 단계에서, 프로세서(240)는 제1 검출 시점에서 처리가 비정상적으로 중단된 미완료 요청 또는 제1 검출 시점에서 처리되지 않은 요청들 중 가장 먼저 처리해야 할 미처리 요청을 처리하도록 메모리 컨트롤 유닛(230)을 통하여 불휘발성 메모리 장치(100)를 제어할 수 있다.
S413 단계에서, 프로세서(240)는 데이터 저장 장치(10)를 리셋할 수 있다. 이에 따라, 제1 검출 시점까지 호스트 장치로부터 수신되어 저장된 요청들 및 생성된 제어 신호들이 모두 삭제될 수 있다.
S415 단계에서, 프로세서(240)는 호스트 장치로부터 요청이 수신되는지 여부를 판단할 수 있다. 이때, 호스트 장치로부터 수신되는 요청들은 로우 전압 발생으로 인한 미완료 요청 또는 미처리 요청을 포함할 수 있다. 호스트 장치로부터 요청이 수신되면, S417 단계가 진행될 수 있다.
S417 단계에서, 프로세서(240)는 호스트 장치로부터 수신된 요청을 처리하도록 메모리 컨트롤 유닛(230)을 통하여 불휘발성 메모리 장치(100)를 제어할 수 있다.
도 5는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 5를 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 솔리드 스테이트 드라이브(solid state drive)(2200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.
컨트롤러(2210)는 SSD(2200)의 제반 동작을 제어할 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.
도 6은 도 5에 도시된 컨트롤러를 예시적으로 보여주는 도면이다. 도 6을 참조하면, 컨트롤러(2210)는 호스트 인터페이스 유닛(2211), 컨트롤 유닛(2212), 랜덤 액세스 메모리(2213), 에러 정정 코드(ECC) 유닛(2214) 및 메모리 인터페이스 유닛(2215)을 포함할 수 있다.
호스트 인터페이스 유닛(2211)은, 호스트 장치(2100)의 프로토콜에 따라서, 호스트 장치(2100)와 SSD(2200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(2211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해서 호스트 장치(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2211)은 호스트 장치(2100)가 SSD(2200)를 범용 데이터 저장 장치, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
컨트롤 유닛(2212)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2212)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(2214)은 불휘발성 메모리 장치들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리 장치들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2214)은 패리티 데이터에 근거하여 불휘발성 메모리 장치들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(2215)은 버퍼 메모리 장치(2220)에 저장된 데이터를 불휘발성 메모리 장치들(2231~223n)로 제공하거나, 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 제공할 수 있다.
도 7은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 7을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 데이터 저장 장치(3200)를 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 데이터 저장 장치(3200)는 접속 터미널(3110)에 마운트(mount)될 수 있다.
데이터 저장 장치(3200)는 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 데이터 저장 장치(3200)는 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 데이터 저장 장치(3200)는 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 데이터 저장 장치(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 6에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
불휘발성 메모리 장치들(3231~3232)은 데이터 저장 장치(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 데이터 저장 장치(3200) 내부에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 데이터 저장 장치(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 데이터 저장 장치(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 데이터 저장 장치(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 데이터 저장 장치(3200)의 어느 한 변에 배치될 수 있다.
도 8은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 8을 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 데이터 저장 장치(4200)를 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
데이터 저장 장치(4200)는 표면 실장형 패키지 형태로 구성될 수 있다. 데이터 저장 장치(4200)는 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 데이터 저장 장치(4200)는 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 불휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 데이터 저장 장치(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 6에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 불휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 불휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 불휘발성 메모리 장치(4230)로 전송될 수 있다.
불휘발성 메모리 장치(4230)는 데이터 저장 장치(4200)의 저장 매체로 사용될 수 있다.
도 9는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템(5000)을 예시적으로 보여주는 도면이다. 도 9를 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 데이터 저장 장치(5200)를 포함할 수 있다. 데이터 저장 장치(5200)는 도 1의 데이터 저장 장치(100), 도 5의 데이터 저장 장치(2200), 도 7의 데이터 저장 장치(3200), 도 8의 데이터 저장 장치(4200)로 구성될 수 있다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 10을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 열 디코더(130), 데이터 읽기/쓰기 블럭(140), 전압 발생기(150) 및 제어 로직(160)을 포함할 수 있다.
메모리 셀 어레이(110)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(120)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 행 디코더(120)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 행 디코더(120)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(120)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(120)는 전압 발생기(150)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(140)은 제어 로직(160)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(140)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(140)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(110)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(140)은 읽기 동작 시 메모리 셀 어레이(110)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(130)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 열 디코더(130)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(130)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(140)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(150)는 불휘발성 메모리 장치(100)의 내부 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(150)에 의해서 생성된 전압들은 메모리 셀 어레이(110)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(160)은 외부 장치로부터 제공된 제어 신호에 근거하여 불휘발성 메모리 장치(100)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(160)은 불휘발성 메모리 장치(100)의 읽기, 쓰기, 소거 동작과 같은 불휘발성 메모리 장치(100)의 동작을 제어할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 데이터 저장 장치 100: 불휘발성 메모리 장치
200: 컨트롤러 210: 호스트 인터페이스 유닛
220: 랜덤 액세스 메모리 230: 메모리 컨트롤 유닛
240: 프로세서 250: 전원 관리 유닛

Claims (16)

  1. 불휘발성 메모리 장치;
    호스트 장치로부터 입력되는 소스 전압의 전압 레벨이 기 설정된 기준 전압 레벨 이하가 될 때마다 로우 전압 검출 신호를 출력하는 전원 관리 유닛; 및
    상기 전원 관리 유닛으로부터 상기 로우 전압 검출 신호가 출력될 때마다 현재 출력된 제1 로우 전압 검출 신호와 상기 제1 로우 전압 검출 신호가 출력되기 직전에 출력된 제2 로우 전압 검출 신호 간의 검출 간격을 연산하고, 연산된 검출 간격과 기 설정된 임계 검출 간격을 비교하고, 및 비교 결과에 근거하여 로우 전압 발생에 따른 복구 동작을 주도적으로 진행할 주체를 판단하는 프로세서
    를 포함하는 데이터 저장 장치.
  2. 제1항에 있어서,
    상기 프로세서는 상기 전원 관리 유닛으로부터 출력되는 상기 로우 전압 검출 신호를 입력 받아 대응하는 검출 시점을 매칭시켜 상기 불휘발성 메모리 장치에 마련된 로우 전압 검출 테이블에 저장하는 데이터 저장 장치.
  3. 제2항에 있어서,
    상기 프로세서는 상기 로우 전압 검출 테이블을 참조하여 상기 제1 로우 전압 검출 신호에 대응하는 제1 검출 시점 및 상기 제2 전압 검출 신호에 대응하는 제2 검출 시점에 근거하여 상기 검출 간격을 연산하는 데이터 저장 장치.
  4. 제1항에 있어서,
    상기 불휘발성 메모리 장치의 동작을 제어하기 위한 제어 신호를 생성하고, 생성된 상기 제어 신호를 상기 불휘발성 메모리 장치로 제공하는 메모리 컨트롤 유닛을 더 포함하는 데이터 저장 장치.
  5. 제4항에 있어서,
    상기 연산된 검출 간격이 상기 임계 검출 간격보다 작으면 상기 프로세서는 상기 메모리 컨트롤 유닛을 리셋하고, 및 상기 메모리 컨트롤 유닛의 리셋이 완료되면 상기 로우 전압 발생으로 인해 미완료된 요청 또는 미처리된 요청을 처리하도록 상기 메모리 컨트롤 유닛을 제어하는 데이터 저장 장치.
  6. 제5항에 있어서,
    상기 프로세서는 상기 전원 관리 유닛으로부터 노멀 전압 검출 신호가 입력되면 상기 메모리 컨트롤 유닛을 리셋하는 데이터 저장 장치.
  7. 제4항에 있어서,
    상기 연산된 검출 간격이 상기 임계 검출 간격보다 크면 상기 프로세서는 상기 데이터 저장 장치를 리셋하고, 상기 호스트 장치로부터 요청이 수신되는지 여부를 판단하고, 및 상기 호스트 장치로부터 수신된 요청을 처리하도록 상기 메모리 컨트롤 유닛을 제어하는 데이터 저장 장치.
  8. 제7항에 있어서,
    상기 호스트 장치로부터 수신된 요청은 상기 로우 전압 발생으로 인해 미완료된 요청 또는 미처리된 요청을 포함하는 데이터 저장 장치.
  9. 호스트 장치로부터 입력되는 소스 전압의 전압 레벨이 기 설정된 기준 전압 레벨 범위를 벗어남을 나타내는 로우 전압 검출 신호가 수신되는지 여부를 판단하는 단계;
    현재 수신된 제1 로우 전압 검출 신호와 상기 제1 로우 전압 검출 신호가 수신되기 직전에 수신된 제2 로우 전압 검출 신호 사이의 검출 간격을 연산하는 단계; 및
    상기 연산된 검출 간격과 기 설정된 임계 검출 간격을 비교하고, 및 비교 결과에 근거하여 로우 전압 발생에 따른 복구 동작을 주도적으로 진행할 주체를 판단하는 단계
    를 포함하는 데이터 저장 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 검출 간격을 연산하는 단계 이전에,
    상기 수신된 로우 전압 검출 신호 및 이에 대응하는 검출 시점을 매칭시켜 불휘발성 메모리 장치에 마련된 로우 전압 검출 테이블에 저장하는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
  11. 제10항에 있어서,
    상기 검출 간격을 연산하는 단계는,
    상기 로우 전압 검출 테이블을 참조하여 상기 제1 로우 전압 검출 신호에 대응하는 제1 검출 시점 및 상기 제2 전압 검출 신호에 대응하는 제2 검출 시점 간의 차이 값을 연산하여 수행되는 데이터 저장 장치의 동작 방법.
  12. 제9항에 있어서,
    상기 복구 동작을 주도적으로 진행할 주체를 판단하는 것은 상기 로우 전압 발생에 따른 복구 동작을 상기 호스트 장치의 지시에 의해 진행할 지 또는 상기 호스트 장치에 관계 없이 상기 데이터 저장 장치 내에서 독립적으로 진행할 지 여부를 판단하는 것을 포함하는 데이터 저장 장치의 동작 방법.
  13. 제9항에 있어서,
    상기 복구 동작을 주도적으로 진행할 주체를 판단하는 단계는,
    상기 연산된 검출 간격이 상기 임계 검출 간격보다 작으면 상기 데이터 저장 장치의 메모리 컨트롤 유닛을 리셋하는 단계; 및
    상기 로우 전압 발생으로 인해 미완료된 요청 또는 미처리된 요청을 처리하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  14. 제13항에 있어서,
    상기 메모리 컨트롤 유닛을 리셋하는 단계 이전에,
    상기 소스 전압의 전압 레벨이 상기 기준 전압 레벨의 범위 내에 포함됨을 나타내는 노멀 전압 검출 신호가 수신되는지 여부를 판단하는 단계를 더 포함하고,
    상기 노멀 전압 검출 신호가 수신되면 상기 메모리 컨트롤 유닛을 리셋하는 데이터 저장 장치의 동작 방법.
  15. 제9항에 있어서,
    상기 복구 동작을 주도적으로 진행할 주체를 판단하는 단계는,
    상기 연산된 검출 간격이 상기 임계 검출 간격보다 크면 상기 데이터 저장 장치를 리셋하는 단계;
    상기 호스트 장치로부터 요청이 수신되는지 여부를 판단하는 단계; 및
    상기 호스트 장치로부터 요청이 수신되면 해당 요청을 처리하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  16. 제15항에 있어서,
    상기 호스트 장치로부터 수신되는 요청은 상기 로우 전압 발생으로 인해 미완료된 요청 또는 미처리된 요청을 포함하는 데이터 저장 장치의 동작 방법.
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