KR100748558B1 - 칩 사이즈 패키지 및 그 제조 방법 - Google Patents

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Abstract

칩 사이즈 패키지 및 그 제조 방법이 제공된다. 이 패키지는 반도체 칩과, 상기 반도체 칩의 면(joint surface)에 형성된 복수개의 솔드 볼을 포함한다. 상기 반도체 칩의 결합면에 상기 솔드 볼들에 정렬된 개구(opening)를 가지는 더미 보드가 접착된다. 상기 반도체 칩과 상기 더미 보드 사이에는 접착 재료가 개재되어 상기 더미 보드를 상기 반도체 칩에 접착한다. 상기 접착 재료는 상기 반도체 칩의 결합면에 접착되는 더미 보드의 접착면에 도포된다. 상기 솔더 볼들이 상기 개구에 정렬되도록 상기 더미 보드를 상기 반도체 칩의 결합면에 접착한다. 본 발명에서 종래의 언더필 재료보다 저렴한 재료가 선택적으로 사용될 수 있으며, 접착 재료의 리플로우 및 경화를 위한 공정 시간도 현저히 단축될 수 있다.
칩 사이즈 패키지, 언더필, 더미 보드

Description

칩 사이즈 패키지 및 그 제조 방법{CHIP SIZE PACKAGE AND METHOD OF FABRICATING THE SAME}
도 1은 종래기술에 따른 칩 사이즈 패키지 및 패키지의 결합을 설명하기 위한 도면.
도 2는 종래기술에 따른 칩 사이즈 패키지가 회로 기판에 결합된 도면.
도 3a는 회로 기판에 결합된 본 발명의 제 1 실시예에 따른 칩 사이즈 패키지를 나타낸 도면.
도 3b는 회로 기판에 결합된 본 발명의 제 2 실시예에 따른 칩 사이즈 패키지를 나타낸 도면.
도 4는 일반적인 칩 사이즈 패키지의 결합면을 나타낸 평면도.
도 5는 본 발명의 바람직한 실시예에 따른 더미 보드를 나타낸 평면도.
도 6 및 7은 본 발명의 바람직한 실시예에 따른 칩 사이즈 패키지 제조 방법을 설명하기 위한 도면들.
도 8a는 본 발명의 제 1 실시예에 따른 칩 사이즈 패키지를 나타낸 단면도.
도 8b는 본 발명의 제 2 실시예에 따른 칩 사이즈 패키지를 나타낸 단면도.
도 9a는 본 발명의 제 1 실시예의 변형례를 나타낸 단면도.
도 9b는 본 발명의 제 2 실시예의 변형례를 나타낸 단면도.
도 10a는 회로 기판에 결합된 본 발명의 제 1 실시예의 변형례에 따른 칩사이즈 패키지를 나타낸 단면도.
도 10b는 회로 기판에 결합된 본 발명의 제 2 실시예의 변형례에 따른 칩사이즈 패키지를 나타낸 단면도.
본 발명의 반도체 장치의 패키지 및 그 제조방법에 관한 것으로서, 더 구체적으로는 패키지의 크기가 칩의 크기에 가까운 칩 사이즈 패키지 및 그 제조방법에 관한 것이다.
반도체 장치 어플리케이션의 소형화에 따라 플립칩 패키지 및 칩 사이즈 패키지 등 패키지의 크기가 칩의 크기에 가까운 패키지 기술이 개발되었다. 이러한 칩 사이즈 패키지는 기존의 패키지에 비해 신뢰성이 낮은 단점을 가지고 있다. 특히, 회로 기판과의 열팽창 계수의 차이는 결합부에 응력을 가하여 회로 기판으로부터 칩 사이즈 패키지가 떨어지는 문제를 유발한다.
칩 사이즈 패키지의 신뢰성 향상을 위해 최근에는 솔더 볼이 형성된 반도체 칩의 결합면에 언더필 재료를 도포하는 기술이 도입되고 있다. 언더필 재료는 솔더 볼에 가해지는 응력의 완충 역할을 하여, 칩 사이즈 패키지가 회로 기판에 결합될 때 또는 열 사이클링 테스트에서 솔더 볼이 떨어지는 것을 방지한다.
도 1은 종래의 칩 사이즈 패키지 및 칩사이즈 패키지를 회로 기판에 결합하 는 방법을 설명하기 위한 도면이다.
도 1을 참조하면, 칩 사이즈 패키지(10)는 반도체 칩(12)의 결합면에 형성된 다수의 솔더 볼(14)을 포함한다. 상기 솔더 볼(14)은 반도체 칩(12)의 입출력(I/O) 단자로 사용되며, 다양한 방법의 솔더 볼 형성 방법이 공지되어 있다.
상기 솔더 볼(14)은 일부분이 상기 반도체 칩(12)에 접합되어 있고, 접합부에 인접한 곡률부분에서 응력에 취약한 것으로 알려져 있다. 상기 솔더 볼(14)에 가해지는 응력을 완화하고 솔더 볼(14)을 상기 반도체 칩(12)에 고정하기 위하여 상기 반도체 칩(12)의 접합면에 언더필 재료(16)이 도포된다. 상기 언더필 재료(16)는 상기 솔더 볼들(14) 사이에 도포되고, 경화 및 리플로우에 의해 상기 솔더 볼들(14)의 곡면에 접촉된다.
일반적으로 칩 사이즈 패키지(10)는 인쇄회로기판(PCB)과 같은 회로 기판에 직접 결합된다. 도시된 것과 같이 회로기판(50)의 결합면에는 솔더 마스크(54)가 형성되어 솔더 볼이 결합되는 영역을 제공한다. 상기 솔더 마스크(54)는 상기 솔더 볼(14)에 대응되는 다수의 개구(58)를 가지고, 솔더 볼(14)가 용융되어 패드(56) 이외의 다른 부분에 접속되는 것을 막아준다. 상기 개구(58) 내의 회로 기판(50)에 패드(56)가 형성되어 솔더 볼(14)이 결합된다.
도 2는 회로 기판에 결합된 종래기술에 따른 칩 사이즈 패키지를 나타낸 도면이다.
도 2를 참조하면, 소정 온도의 솔더링 프로세스에 의해 상기 솔더 볼들(14)은 각각에 대응되는 패드(56)에 결합된다. 솔더 볼의 리플로우 온도 또는 그 이상 으로 가열되면 상기 칩 사이즈 패키지는 상기 회로 기판에 전기적, 기계적으로 결합된다. 이 때, 상기 언더필 재료(16)가 리플로우되어 상기 개구(58) 내부로 밀려들어간다.
도시된 것과 같이, 종래의 칩 사이즈 패키지는 언더필 재료(16)는 상기 솔더 마스크(54)와 결합하여 응력 완화층을 형성하고, 추가적인 가열 사이클에 의해 큐어링되어 본딩 능력이 향상된다. 상기 언더필 재료(16)는 솔더 볼에 가해지는 응력을 완화하여 가열 사이클 동안 열팽창 계수의 차이로 인한 솔더 볼의 떨어짐을 막아준다.
그러나, 종래의 칩 사이즈 패키지의 언더필 재료는 유동성을 가지며, 가열 사이클을 반복하는 동안 리플로우되거나 변형될 수 있다. 따라서, 열팽창 계수의 차이로 인해 솔더 볼에 가해지는 응력 완화 효과가 떨어지는 문제를 야기한다.
또한, 반도체 칩이 작고 얇기 때문에 외부 충격에 의한 응력 및 크랙이 빠르게 전달되어, 칩 사이즈 패키지를 취급하는 동안 반도체 칩의 취약한 부분인 가장자리가 떨어져나가는 등의 불량이 발생될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 솔더 볼에 가해지는 응력 완화 효과가 큰 칩 사이즈 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 취급하는 동안 반도체 칩의 손상되는 것을 줄일 수 있는 칩 사이즈 패키지 및 그 제조 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 응력 완화를 위한 더미 보드가 구비된 칩 사이즈 패키지 및 그 제조 방법을 제공한다. 이 패키지는 반도체 칩과, 상기 반도체 칩의 면(joint surface)에 형성된 복수개의 솔드 볼을 포함한다. 상기 반도체 칩의 결합면에 상기 솔드 볼들에 정렬된 개구(opening)를 가지는 더미 보드가 접착된다. 상기 반도체 칩과 상기 더미 보드 사이에는 접착 재료가 개재되어 상기 더미 보드를 상기 반도체 칩에 접착한다.
추가적으로, 상기 더미 보드는 상기 반도체 칩보다 가로 세로 각 방향의 크기가 더 크고, 상기 반도체 칩에 접착된 더미 보드의 가장자리는 각 방향으로 상기 반도체 칩 외부로 오버행될 수 있다. 상기 반도체 칩의 측면 및 상부면에 몰딩 재료가 덮여 상기 반도체 칩을 인캡슐레이트할 수 있다. 상기 몰딩 재료는 상기 오버행 부분 및 상기 반도체 칩의 측면과 상부면을 연속적으로 덮는다.
상기 기술적 과제를 달성하기 위하여 본 발명은 더미 보드가 구비된 칩 사이즈 패키지 제조 방법을 제공한다. 이 방법은 반도체 칩을 형성하고, 상기 반도체 칩의 결합면에 복수개의 솔드 볼을 형성하는 것을 포함한다. 상기 솔드 볼들에 대응된 복수개의 개구를 가지는 더미 보드를 형성한다. 상기 더미 보드에 접착 재료를 도포한다. 상기 접착 재료는 상기 반도체 칩의 결합면에 접착되는 더미 보드의 접착면에 도포된다. 상기 솔더 볼들이 상기 개구에 정렬되도록 상기 더미 보드를 상기 반도체 칩의 결합면에 접착한다.
상기 더미 보드는 가로 세로 각 방향으로 상기 반도체 칩보다 크게 제작할 수 있다. 따라서, 반도체 칩에 접착된 더미 보드의 가장자리는 각 방향으로 반도체 칩 외부로 오버행된다. 상기 반도체 칩은 몰딩 재료로 인캡슐레이트될 수 있다. 상기 몰딩 재료는 반도체 칩의 상부면 및 측면, 그리고 상기 오버행된 더미 보드의 가장자리를 연속적으로 덮도록 도포되고 경화될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 어느 구성부분이 다른 구성부분에 인접한다고 언급되어지는 경우에 그것은 다른 구성부분과 직접 접촉되거나 또는 그들 사이에 제 3의 구성부분이 개재되어 이격될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 3a는 회로 기판에 결합된 본 발명의 제 1 실시예에 따른 칩 사이즈 패키지를 나타낸 단면도이다.
도 3a를 참조하면, 본 발명의 제 1 실시예에 따른 칩 사이즈 패키지는 반도체 칩(100)과, 상기 반도체 칩(100)에 형성된 복수개의 솔더 볼(102)을 포함한다. 상기 솔더 볼(102)은 납 및 주석과 같은 하나 이상의 금속을 도금하여 형성할 수 있다. 예컨대, 반도체 칩(100)의 결합면에 금속층을 형성하고 패터닝하여 금속 패 턴을 형성하고, 상기 금속 패턴을 녹여 상기 솔더 볼을 형성할 수도 있으며, 솔더 페이스트를 반도체 칩의 패드 상에 인쇄후 가열하여 솔더 볼을 형성할 수도 있다. 다른 방법으로는, 솔더 볼을 반도체 칩의 결합면에 배치하고 가열하여 반도체 칩에 솔더 볼을 결합할 수도 있다.
도 4에 도시된 것과 같이, 솔더 볼들(102)는 반도체 칩(100)의 결합면에 형성될 수 있으며, 배열 구조는 도면에 도시된 것에 국한되지 않고 반도체 칩에 따라 다양하게 디자인될 수 있다.
상기 반도체 칩(100)의 주면에는 더미 보드(dummy board; 110)가 접착되어 있다. 상기 더미 보드(110)는 수지, 유리섬유 또는 세라믹등의 절연 물질 가운데 선택될 수 있으며, 바람직하게는 반도체 칩 대비 열팽창 계수의 차이가 작은 물질로 형성하여, 열 변동시 상기 솔더 볼에 응력 완화 효과를 줄 수 있다.
도 5에 도시된 것과 같이, 상기 더미 보드(110)는 솔더 볼들(102)에 대응되는 다수의 개구(112)를 가진다. 상기 솔더 볼들(102)은 상기 개구(112)에 정렬되고 돌출된다. 상기 더미 보드(110)는 상기 솔더 볼들(102)의 측부를 지지하여 패키지의 취급 및 회로 기판에 결합 시 상기 솔더 볼들에 가해지는 응력을 완화한다.
상기 더미 보드(110)과 상기 반도체 칩(100) 사이에 접착 재료(114)가 개재되어 상기 더미 보드(110)를 상기 반도체 칩(100)에 접착한다. 상기 접착 재료(114)는 상기 솔더 볼들(102)의 곡면부에 밀려들어가 상기 반도체 칩(100)과 접촉된 솔더 볼들의 하부를 지지하고, 상기 더미 보드(110)와 상기 솔더 볼들(102) 사이의 갭(120)을 채운다.
상기 접착 재료(114)는 유동성을 가지는 물질로서 열처리에 의해 경화될 수 있는 물질인 것이 바람직하다. 상기 접착 재료(114)는 유동성을 가지는 무기 재료 또는 유기 재료일 수 있다. 상기 접착 재료(114)는 경화되어 상기 더미 보드(110)을 상기 반도체 칩(100)에 접착하고, 소정의 온도에서 약한 유동성을 가져 반도체 칩과 회로 기판의 열팽창 계수 차이로 인한 응력의 완충 역할을 할 수도 있다.
상기 접착 재료(114)는 종래의 언더필 재료 중 선택될 수도 있다. 그러나, 상기 더미 보드(110)에 의해 솔더 볼들이 지지되기 때문에 종래에 비해 적은 양의 언더필 재료가 필요하다. 따라서, 종래의 언더필 재료를 경화하고 리플로우하는 것에 비해 공정 시간이 단축될 수 있다.
본 발명에 따른 칩 사이즈 패키지는 솔드 마스크(154)를 가지는 회로 기판에 국한되지 않고, 다양한 형태의 회로 기판에 결합될 수 있다. 또한, 회로 기판 뿐만 아니라 플립칩 패키지의 리드 프레임에 결합될 수도 있다.
도 3b는 회로 기판에 결합된 본 발명의 제 1 실시예에 따른 칩 사이즈 패키지를 나타낸 단면도이다.
도 3b를 참조하면, 제 2 실시예에 따른 칩 사이즈 패키지는 제 1 실시예와 유사한 구조를 가진다. 따라서, 반도체 칩(100)에 복수개의 솔더 볼(102)이 형성되어 있고, 더미 보드(110)가 접착 재료(114)에 의해 상기 반도체 칩(100)에 접착되어 있다.
이 실시예에서, 상기 더미 보드(110)는 가로 세로 각 방향으로 상기 반도체 칩(100)보다 폭이 넓은 것이 특징이다. 따라서, 상기 더미 보드(110)의 각 방향 가 장자리는 상기 반도체 칩(100)보다 넓게 오버행된 부분(OA)을 가진다.
상기 반도체 칩(100)의 측면 및 상부면은 몰딩 재료(130)으로 덮여 인캡슐레이트되어 있다. 상기 몰딩 재료(130)은 상기 반도체 칩의 상부면 및 측면, 그리고 상기 더미 보드(110)의 오버행된 부분(OA)를 연속적으로 덮는다.
상기 몰딩 재료(130)은 패키지를 취급하는 동안 외부의 충격 및 크랙 발생으로부터 패키지를 보호하고, 습기나 오염물질 등의 외부환경으로부터 반도체 칩을 격리하는 역할도 한다. 또한, 반도체 칩의 배면에 방열 구조를 배치할 때 상기 방열 구조물을 고정할 수도 있다.
도 6 및 도 7은 본 발명의 바람직한 실시예에 따른 칩 사이즈 패키지를 제조하는 방법을 설명하기 위한 도면이다.
도 6을 참조하면, 반도체 칩(100)이 제조되고 상기 반도체 칩(100)에 복수개의 솔더 볼들(102)이 형성된다. 상기 솔더 볼들(102)은 단일 금속 또는 금속합금으로 형성될 수 있으며, 그 형성 방법은 다양하게 공지되어 있고 연구되고 있다. 상기 솔더 볼들(102)은 상기 반도체 칩(100)의 결합면에 다양한 형태로 설계되어 배치된다.
상기 반도체 칩(100)의 제조 과정과 독립적으로, 상기 반도체 칩(100)에 접착될 더미 보드(110)를 형성한다. 상기 더미 보드(110)는 접착될 반도체 칩의 솔더 볼 배치에 대응되는 개구들(112)을 가진다. 상기 개구들(112)은 상기 더미 보드(110)가 기계적 또는 광학적으로 펀칭되어 형성될 수 있다.
상기 더미 보드(110)는 예컨대 수지, 유리섬유 또는 세라믹등의 절연 물질 가운데 선택될 수 있으며, 바람직하게는 반도체 칩 대비 열팽창 계수의 차이가 작은 물질로 형성하여, 열 변동시 상기 솔더 볼에 응력 완화 효과를 줄 수 있다.
상기 더미 보드(110)의 접착면에 접착 재료(114)를 도포한다. 상기 접착 재료(114)는 유동성을 가지는 무기재료 또는 유기 재료일 수 있다. 상기 접착 재료(114)는 열처리에 의해 리플로우되고 경화되어 상기 더미 보드(110)를 상기 반도체 칩(100)에 접착할 수 있는 물질이다.
상기 접착 재료(114)는 점성이 있는 액체, 페이스트, 젤 또는 슬러리 형태로 되어 있어, 상기 더미 보드(110) 상에 도포될 수 있다. 상기 접착 재료(114)는 상기 더미 보드(110) 상에 도포된 후 어느정도 건조되거나 경화될 수도 있다. 다른 방법으로 상기 접착 재료(114)는 열가소성 시트 형태일 수 있으며, 열처리에 의해 리플로우되고 경화될 수 있는 것일 수 있다.
도 7을 참조하면, 상기 더미 보드(110) 상에 접착 재료(114) 도포된 후, 상기 더미 보드(110)를 상기 반도체 칩(100)의 접합면에 접착한다. 이 때, 상기 솔더 볼들(102)은 상기 더미 보드(110)의 개구(112)에 각각 대응되고, 상기 더미 보드(110)는 솔더 볼들(102)이 형성되지 않은 반도체 칩(100)의 표면에 접착된다.
상기 더미 보드(110)는 상기 솔더 볼들(102)의 측부를 지지하며 접착된다. 상기 접착 재료(114)는 상기 더미 보드(110)에 눌려 상기 반도체 칩과 상기 솔더볼의 곡면부 사이의 갭으로 밀려들어간다.
상기 접착 재료(114)가 유동성이 있는 경우, 압착에 의해 상기 반도체 칩(100)과 상기 솔더볼의 곡면 사이의 갭, 그리고 상기 솔더 볼(102)와 상기 더미 보드(110) 사이의 갭으로 밀려들어갈 수 있고, 상기 접착 재료(114)가 유동성이 없는 시트인 경우, 열처리에 의해 리플로우되어 상기 반도체 칩(100)과 상기 솔더볼의 곡면 사이의 갭, 그리고 상기 솔더 볼(102)와 상기 더미 보드(110) 사이의 갭(도 3a의 120)으로 밀려들어갈 수 있다. 본 발명에서, 상기 접착 재료(114)는 종래의 언더필 재료에 비해 상대적으로 짧은 가열 시간동안 열처리될 수 있다.
도 8a 및 도 8b는 회로 기판에 결합된 본 발명의 실시예들에 따른 칩 사이즈 패키지를 나타낸 도면이다.
도 8a를 참조하면, 제 1 실시예에 따른 패키지는 회로 기판에 결합된다. 상기 회로 기판은 인쇄 회로 보드(PCB), 난연(flame-retardant) 유리섬유 보드, 유기 회로 보드, 마더보드, 세라믹 기판, 하이브리드 회로 기판, 집적 회로 패키지, 플렉스 회로 보드 및 플립칩 패키지의 프레임 보드일 수 있다.
일반적으로 회로 기판의 결합면에는 솔더 마스크(154)가 형성되어, 상기 솔더 마스크(154)는 솔더 볼(102)이 결합되는 영역을 제공한다. 상기 솔더 마스크(154)는 솔더 볼이 녹아 회로 기판의 다른 부분과 접촉하는 것을 막는다. 상기 솔더 마스크(154)는 상기 솔더 볼들(102)에 대응되는 개구를 가지며, 각 개구 내에는 상기 솔더 볼(102)이 본딩되는 패드(152)가 형성되어 있다.
상기 솔더 볼(102)은 리플로우 온도에서 용융되어 상기 패드(152)에 금속적으로 본딩된다. 이 때, 상기 접착 재료(114)가 부분 리플로우된 후 경화되거나, 리플로우되지 않고 큐어링될 수도 있다.
도 8b를 참조하면, 제 2 실시예에 따른 칩 사이즈 패키지는 몰딩 재료(130) 에 의해 반도체 칩(100)이 인캡슐레이트되어 회로 기판에 결합되는 동안 또는 준비 단계에서 취급되는 동안 반도체 칩의 손상을 막을 수 있다. 또한, 회로 기판에 결합된 후에도 반도체 칩(100)에 가해지는 충격을 흡수하여 크랙의 발생을 막고 솔더 볼에 가해지는 응력을 추가적으로 완화할 수 있다.
도 9a 및 도 9b는 각각 본 발명의 변형례를 설명하기 위한 단면도들이다.
도 9a 및 도 9b를 참조하면, 제 1 및 제 2 실시예에 따른 칩 사이즈 패키지의 더미 보드(114) 상에 언더필 재료(116)이 도포된다. 상기 언더필 재료(116)은 상기 접착 재료(114)와 마찬가지로 점성이 있는 액체, 페이스트, 젤 또는 슬리리 형태일 수 있으며, 스크린을 통해 도포되거나 서스팬젼될 수 있다. 또한, 상기 언더필 재료(116)은 도포후 부분 경화될 수 있다. 상기 언더필 재료(116)는 종래의 언더필 재료에 비해 상대적으로 적은 양이 사용될 수 있다.
상기 언더필 재료(116)은 칩 사이즈 패키지가 회로 기판에 결합될 때, 도 10a 및 도 10b에 도시된 것과 같이, 상기 솔드 마스크(154)와 상기 솔더 볼(102) 사이의 갭에 밀려들어가 상기 솔드 마스크(154)의 개구를 채울 수 있다. 상기 솔드 마스크(154)의 개구에 채워진 언더필 재료(116)은 상기 솔드 볼(102)와 상기 패드(152)의 본딩 부분에 가해지는 응력을 완화하여 상기 솔드 볼(102)이 상기 패드(152)로부터 떨어지는 것을 막을 수 있다.
본 발명의 변형된 실시예에 따르면 응력에 의해 솔더 볼이 반도체 칩으로 부터 떨어지는 것을 막을 수 있을 뿐만 아니라, 솔더 볼이 회로 기판의 패드로 부터 떨어지는 것 또한 막을 수 있다. 따라서, 가열 사이클을 반복하는 동안 높은 신뢰 성을 유지할 수 있다.
본 발명은 칩 사이즈 패키지에 국한되어 적용되지 않고, 반도체 칩에 형성된 솔더 볼 또는 솔더 범퍼에 가해지는 응력의 완화가 필요한 분야에 다양하게 적용될 수 있으며, 외부 충격 또는 열팽창계수의 차이와 같은 물리적 요인에 의해 솔더 볼에 가해지는 응력의 완화가 필요한 분야에서 원형대로 또는 변형되어 적용될 수 있다.
상술한 것과 같이 본 발명에 따르면, 더미 보드를 사용하여 솔드 볼에 가해지는 응력을 완화할 수 있고, 종래의 언더필 재료에 비해 적은 양의 재료를 이용하여 솔더 볼과 반도체 칩의 결합부위를 지지할 수 있다. 따라서, 종래의 언더필 재료보다 저렴한 재료가 선택적으로 사용될 수 있으며, 접착 재료의 리플로우 및 경화를 위한 공정 시간도 현저히 단축될 수 있다. 특히, 복수의 칩 사이즈 패키지를 시간차를 두고 회로 기판에 결합하는 양면 실장의 경우 리플로우 및 경화 횟수가 증가되기 때문에, 전체 공정 시간이 더욱 더 단축될 수 있다.
또한, 본 발명에 따르면 더미 보드를 사용함으로써 반도체 칩의 인캡슐레이트가 가능하게되어, 패키지를 취급하는 동안 외부 충격 및 크랙 발생으로 부터 반도체 칩을 보호할 수 있다.
더 나아가서, 더미 보드 상에 추가적인 언더필 재료를 도포함으로써 솔더 볼과 회로 기판의 패드의 본딩 부분에 가해지는 응력이 완화될 수도 있다.

Claims (18)

  1. 반도체 칩;
    상기 반도체 칩의 면(joint surface)에 형성된 복수개의 솔드 볼;
    상기 솔드 볼들에 정렬된 개구(opening)를 가지며 상기 반도체 칩의 결합면에 접착된 더미 보드; 및
    상기 반도체 칩과 상기 더미 보드 사이에 개재되어 상기 더미 보드를 상기 반도체 칩에 접착하는 접착 재료를 포함하는 칩 사이즈 패키지.
  2. 청구항 1에 있어서,
    상기 반도체 칩의 배면 및 측면을 덮는 몰딩 재료를 더 포함하되,
    상기 더미 보드의 가장자리는 상기 반도체 칩보다 넓게 오버행(overhang)된 부분을 가지고, 상기 몰딩 재료는 상기 반도체 칩의 배면 및 측면, 그리고 상기 더미보드의 오버행된 부분을 인캡슐레이트(encapsulate)하는 것을 특징으로 하는 칩 사이즈 패키지.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 접착 재료는 상기 솔드 볼들 사이의 갭 부분을 충진(fill)하는 것을 특징으로 하는 칩 사이즈 패키지.
  4. 청구항 3에 있어서,
    상기 접착 재료는 상기 솔드 볼들 사이의 갭 부분 및 상기 솔드 볼과 상기 더미 보드 사이의 갭을 충진하는 것을 특징으로 하는 칩 사이즈 패키지.
  5. 청구항 1 또는 청구항 2에 있어서,
    상기 더미 보드 상에 도포된 언더필(underfill) 재료를 더 포함하는 것을 특징으로 하는 칩 사이즈 패키지.
  6. 청구항 5에 있어서,
    상기 솔더 볼들은 회로 기판(circuit board)의 패드에 각각 접속되되,
    상기 회로 기판은
    상기 솔드 볼들에 대응되는 복수개의 개구를 가지는 솔더 마스크; 및
    상기 솔더 마스크의 개구 영역들의 회로 기판에 각각 형성된 복수개의 패드를 더 포함하는 것을 특징으로 하는 칩 사이즈 패키지.
  7. 청구항 6에 있어서,
    상기 언더필 재료는 상기 솔드 마스크의 개구 내에 밀려들어가(squeezing) 상기 솔드볼과 상기 솔드 마스크 사이의 갭을 채우는 것을 특징으로 하는 칩 사이즈 패키지.
  8. 반도체 칩을 형성하는 단계;
    상기 반도체 칩의 결합면에 복수개의 솔드 볼을 형성하는 단계;
    상기 솔드 볼들에 대응된 복수개의 개구를 가지는 더미 보드를 형성하는 단계;
    상기 반도체 칩의 결합면에 접착되는 더미 보드의 접착면에 접착 재료를 도포하는 단계;
    상기 솔더 볼들이 상기 개구에 정렬되도록 상기 더미 보드를 상기 반도체 칩의 결합면에 접착하는 단계를 포함하는 칩 사이즈 패키지 제조 방법.
  9. 청구항 8에 있어서,
    상기 반도체 칩의 측면 및 배면을 몰딩 재료로 인캡슐레이트하는 단계를 더 포함하는 칩 사이즈 패키지 제조 방법.
    상기 더미 보드의 가장자리는 각 방향으로 상기 반도체 칩보다 소정의 폭만큼 더 넓게 형성되는 것을 특징으로 하는 칩 사이즈 패키지 제조 방법.
  10. 청구항 9에 있어서,
    상기 더미 보드의 가장자리는 각 방향으로 상기 반도체 칩보다 소정의 폭만큼 더 넓게 형성하여 상기 반도체 칩의 결합면에 접착하고,
    상기 몰딩 재료는 상기 반도체 칩보다 넓게 오버행된 상기 더미 보드의 가장자리와, 상기 반도체 칩의 측면 및 상기 배면을 연속적으로 덮는 것을 특징으로 하 는 칩 사이즈 패키지 제조 방법.
  11. 청구항 8 또는 청구항 10에 있어서,
    상기 더미 보드를 접착하는 단계에서,
    상기 접착 재료가 상기 더미 보드 및 상기 반도체 칩 사이에 밀려들어가 상기 솔더 볼들 사이의 갭을 충진하는 것을 특징으로 하는 칩 사이즈 패키지 제조 방법.
  12. 청구항 10에 있어서,
    상기 더미 보드가 접착된 반도체 칩을 열처리하여 상기 접착 재료를 경화하는 단계를 더 포함하는 칩 사이즈 패키지 제조 방법.
  13. 청구항 12에 있어서,
    상기 열처리는 회로 기판의 패드에 상기 솔더 볼을 본딩하는 열처리인 것을 특징으로 하는 칩 사이즈 패키지 제조 방법.
  14. 청구항 8 또는 청구항 10에 있어서,
    상기 반도체 칩에 접착된 더미 보드 상에 언더필 재료를 도포하는 것을 특징으로 하는 칩 사이즈 패키지 제조 방법.
  15. 청구항 14에 있어서,
    상기 언더필 재료를 경화하는 단계를 더 포함하는 칩 사이즈 패키지 제조 방법.
  16. 청구항 15에 있어서,
    회로 기판의 패드에 상기 솔더 볼을 본딩하는 과정에서, 상기 접착 재료 및 상기 언더필 재료가 열처리되어 경화되는 것을 특징으로 하는 칩 사이즈 패키지 제조 방법.
  17. 청구항 14에 있어서,
    상기 솔더 볼들은 회로 기판의 패드에 각각 본딩되되,
    상기 회로 기판은 상기 솔더 볼이 본딩되는 복수개의 패드와, 상기 솔더 볼에 대응되어 상기 패드가 형성된 영역에 개구를 가지는 솔드 마스크를 포함하고, 상기 언더필 재료는 솔드 볼들이 회로 기판의 패드에 본딩될 때 상기 솔드 마스크와 상기 솔드 볼 사이의 갭을 채우는 것을 특징으로 하는 칩 사이즈 패키지 제조 방법.
  18. 청구항 17에 있어서,
    상기 언더필 재료는 상기 솔더 볼과 상기 솔드 마스크 사이의 갭에 밀려들어가는 것을 특징으로 하는 칩 사이즈 패키지 제조 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080308932A1 (en) * 2007-06-12 2008-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package structures
US20100096750A1 (en) * 2008-10-21 2010-04-22 Phoenix Precision Technology Corporation Packaging substrate
JP5445001B2 (ja) * 2009-09-29 2014-03-19 沖電気工業株式会社 半導体素子内蔵基板及び半導体素子内蔵基板の製造方法
US8236617B2 (en) 2010-06-04 2012-08-07 Stats Chippac, Ltd. Semiconductor device and method of forming thermally conductive layer between semiconductor die and build-up interconnect structure
US20150187681A1 (en) * 2013-12-26 2015-07-02 Ravi V. Mahajan Flexible microelectronic assembly and method
JP2019204841A (ja) * 2018-05-22 2019-11-28 株式会社村田製作所 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990059039A (ko) * 1997-12-30 1999-07-26 김규현 칩싸이즈반도체패키지의 구조 및 그 제조 방법
KR20000010497A (ko) * 1998-07-07 2000-02-15 김규현 볼 그리드 어레이 반도체 패키지용 배선 테이프
KR20010001774A (ko) * 1999-06-08 2001-01-05 마이클 디. 오브라이언 칩 스케일 반도체 패키지 및 그 제조 방법
JP2001308140A (ja) 2000-04-24 2001-11-02 Nec Corp 半導体装置及びその製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2894254B2 (ja) * 1995-09-20 1999-05-24 ソニー株式会社 半導体パッケージの製造方法
US6093971A (en) * 1996-10-14 2000-07-25 Fraunhofer-Gesellschaft Zur Forderung Der Angewandten Forschung E.V. Chip module with conductor paths on the chip bonding side of a chip carrier
US6222280B1 (en) * 1999-03-22 2001-04-24 Micron Technology, Inc. Test interconnect for semiconductor components having bumped and planar contacts
JP4016557B2 (ja) 1999-05-19 2007-12-05 株式会社デンソー 電子部品の実装構造及び実装方法
US6285081B1 (en) * 1999-07-13 2001-09-04 Micron Technology, Inc. Deflectable interconnect
JP4301661B2 (ja) * 1999-11-12 2009-07-22 富士通マイクロエレクトロニクス株式会社 ボールグリッドアレイ構造のデバイスに使用されるコンタクトフィルム及びデバイス実装構造体
US6242815B1 (en) * 1999-12-07 2001-06-05 Advanced Semiconductor Engineering, Inc. Flexible substrate based ball grid array (BGA) package
KR100345075B1 (ko) 1999-12-16 2002-07-20 주식회사 하이닉스반도체 칩 사이즈 패키지
JP4211210B2 (ja) * 2000-09-08 2009-01-21 日本電気株式会社 コンデンサとその実装構造ならびにその製造方法、半導体装置およびその製造方法
KR20020065045A (ko) * 2001-02-05 2002-08-13 삼성전자 주식회사 확장 패드들을 포함하는 반도체 칩 패키지
JP2004134459A (ja) * 2002-10-08 2004-04-30 Renesas Technology Corp 半導体装置
JP4209178B2 (ja) * 2002-11-26 2009-01-14 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP3846482B2 (ja) * 2004-01-30 2006-11-15 セイコーエプソン株式会社 バンプ付ｉｃ並びにそれを用いた表示装置及び電子機器
TWI247409B (en) * 2004-05-13 2006-01-11 Via Tech Inc Flip chip package and process thereof
KR100688500B1 (ko) * 2004-09-06 2007-03-02 삼성전자주식회사 반도체 칩 보호용 더미 패키지 기판을 구비하는 멀티스택패키지와 그 제조 방법
US7215031B2 (en) * 2004-11-10 2007-05-08 Oki Electric Industry Co., Ltd. Multi chip package
US7215026B2 (en) * 2005-04-14 2007-05-08 Samsung Electonics Co., Ltd Semiconductor module and method of forming a semiconductor module
US20070069378A1 (en) * 2005-04-15 2007-03-29 Chang-Yong Park Semiconductor module and method of forming a semiconductor module
KR100702969B1 (ko) * 2005-04-19 2007-04-03 삼성전자주식회사 더미 솔더 볼을 갖는 ｂｇａ형 반도체 칩 패키지의 기판 실장 구조

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990059039A (ko) * 1997-12-30 1999-07-26 김규현 칩싸이즈반도체패키지의 구조 및 그 제조 방법
KR20000010497A (ko) * 1998-07-07 2000-02-15 김규현 볼 그리드 어레이 반도체 패키지용 배선 테이프
KR20010001774A (ko) * 1999-06-08 2001-01-05 마이클 디. 오브라이언 칩 스케일 반도체 패키지 및 그 제조 방법
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