JP3552422B2 - ボールグリッドアレイ半導体装置及びその実装方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、実装性に優れたボールグリッドアレイ(以下、BGAという)半導体装置及びその実装方法に関する。
【0002】
【従来の技術】
従来、面付実装型のBGAパッケージがある。このBGAパッケージとは、回路配線を有する配線基板に半導体チップを搭載し、回路配線と半導体チップをAuワイヤー等で電気的に接続したのち、封止樹脂で半導体チップ及びAuワイヤーを封止したものを示し、また、配線基板の裏面には半導体チップと電気的に接続された複数の電極が設けられており、この電極上にはんだバンプを形成して外部電極としている。
【0003】
そして、このBGAパッケージを前記電極に対向する電極を有する実装基板上に位置決めして搭載し、BGAパッケージ及び実装基板を加熱することによりはんだバンプをリフローして配線基板裏面の電極と実装基板上の電極とを接続するという半導体装置の実装方法が知られている。
【0004】
【発明が解決しようとする課題】
ところで、はんだバンプをリフローする際の加熱により配線基板や封止樹脂が熱膨張する。しかしながら、配線基板と封止樹脂の熱膨張率が異なるため、BGAパッケージに反りが発生してしまう。この反りのために、はんだバンプが実装基板の電極から離れて電気的接続不良が発生したり、又は、はんだバンプが押しつぶされ他のはんだバンプと接触してしまい、ショートするなどの不都合が発生するという問題がある。
【0005】
本発明は上記問題に鑑みて、BGAパッケージに発生する反りを抑制し、電気的接続が良好なBGA半導体装置の実装方法を提供することを目的とする。
【0006】
【課題を解決するための手段】
上記目的を達成するため、以下の技術的手段を採用する。請求項1乃至4に記載の発明においては、裏面にはんだバンプ(10)を有するボールグリッドアレイパッケージ(1)を、実装基板(2)に実装するBGA半導体装置の実装方法であって、BGAパッケージ(1)と実装基板(2)とを接合する接着剤(11)を形成して、この接着剤(11)によりBGAパッケージ(1)を固定して加熱処理を施し、はんだバンプ(10)をリフローすることを特徴とする。具体的には、例えば、請求項3に示すように接着剤(11)は、BGAパッケージ(1)の外周部と実装基板(2)とを接合するように形成したり、又は請求項4に示すようにBGAパッケージ(1)の少なくとも4角と実装基板(2)とを接合するように形成したりできる。
【0007】
BGAパッケージ(1)を実装基板(2)に実装するに際して、これらを加熱処理してはんだバンプ(10)をリフローする。このときの加熱処理において、封止樹脂(7)及び配線基板(3)の熱膨張係数が相違するため、BGAパッケージ(1)に反りが発生しようとする。しかし、接合部材によりBGAパッケージ(1)と実装基板(2)を固定しているため、BGAパッケージ(1)に反りが発生しようとすると、それを抑制して発生しないようにできる。従って、大きな反りの発生に伴って発生するショートや電気的接続不良を解消することができる。
【0008】
なお、請求項1、2に記載の発明においては、接着剤(11)の高さを管理するスペーサー(13)を接着剤(11)の中に混入していることを特徴とする。BGAパッケージ(1)を実装基板(2)に実装するに際して、例えばBGAパッケージ(1)を上方から加圧し実装基板(2)との間隔を少なくするとき等においては接着剤(11)の高さに変化を及ぼす場合がある。このように、接着剤(11)にスペーサー(13)を混入することにより接着剤(11)の高さを容易に管理することができる。
【0009】
さらに、請求項5に記載の発明においては、BGAパッケージ(1)を、実装基板(2)に実装するBGA半導体装置の実装方法であって、BGAパッケージ(1)を実装基板(2)上に位置決め配置したのち、BGAパッケージ(1)の上方から接着剤(11)を塗布することを特徴とする。
【0010】
請求項6に記載の発明においては、接着剤(11)を硬化させる工程は、はんだバンプ(10)をリフローする工程と同一工程にて行うことを特徴とする。このように、はんだバンプ(10)をリフローする際の加熱処理と同一工程において接着剤(11)を硬化させるため、工程数を少なくすることができる。
【0011】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
(第1実施形態)
本発明の一実施形態におけるBGAパッケージ1を実装基板2に搭載して、BGA半導体装置を完成させたときの断面図を図1に示す。このBGAパッケージ1は公知の方法により形成され、図1に示すように、BGAパッケージ1には複数の回路配線を有する配線基板3上に複数の電極を有する半導体チップ4が搭載されており、この半導体チップ4の電極と回路配線とがそれぞれAuワイヤー5及びワイヤーボンディングパッド6を介して電気的に接続されている。
【0012】
そして、半導体チップ4、Auワイヤー5及びワイヤーボンディングパッド6が封止樹脂7で封止されている。配線基板3のうち、半導体チップ4が搭載された面と反対の面には半導体チップ4と電気的に接続された複数の電極8が形成されている。
実装基板2には配線基板3に設けられた複数の電極8と対応するように配置された複数の電極9が設けられている。そして、これらの電極8、9を対向させた状態でBGAパッケージ1は実装基板2の上に搭載されており、BGAパッケージ1と実装基板2の間にはこれらの電極8、9を電気的に接続するはんだバンプ10が配設されている。そして、このはんだバンプ10より外側にあるのは硬化した接着剤11であり、BGAパッケージ1と実装基板2に付着している。
【0013】
また、図2は図1におけるA−A矢視断面図である。図2に示すように、BGAパッケージ1の内側には、はんだバンプ10がアレイ状に複数配設されている。そして、BGAパッケージ1の4角には接着剤(接合部材)11が塗布されている。このBGAパッケージ1は、外形が30×30mmの正方形である。
なお、配線基板3はガラスエポキシにて形成されており、このガラスエポキシは例えば熱膨張係数αが17×10−6/°Cのものを用いる。また、封止樹脂7はレジンにて形成されており、このレジンは例えば熱膨張係数αが10×10−6〜14×10−6/°Cのものを用いる。
【0014】
次に、本実施形態におけるBGA半導体装置の実装方法について説明する。図3(a)〜(d)に、この実装方法を表す手順図を示す。まず、図3(a)に示すように、実装基板2に形成された電極の上に印刷手法により約150μmの高さのクリーム状のはんだペースト12を印刷する。
次に、図3(b)に示すように、実装基板2のうち、BGAパッケージ1の4角に対応する位置に接着剤塗布部2aを印しておき、この接着剤塗布部2aにディスペンス手法により熱硬化性のアクリル系接着剤11を塗布する。このとき、接着剤11は上方から見て接着剤塗布部2aからはみ出しがないようにし、実装基板2上のBGAパッケージ1のすぐ近くに他の部品を配置する場合等の妨げにならないようにする。
【0015】
そして、BGAパッケージ1に形成された複数の電極それぞれに、高さ約500μmのはんだバンプ10を配設しておき、図3(c)に示すように、BGAパッケージ1を実装基板2上に、これらそれぞれに形成された電極の位置が合うように位置決めして搭載する。
このとき、BGAパッケージ1を上方から加圧するため、図4に示すように、沈み込み高さSにおけるはんだバンプ10がはんだペースト12に沈み込んだ状態になる。なお、このときの加圧を強めにすると、沈み込み高さSは略はんだペースト12の厚さとなり、BGAパッケージ1と実装基板2の間隔のバラツキが軽減でき、また、初期的な反りを加圧により抑制することができる。
【0016】
また、接着剤11を塗布するにあたって、BGAパッケージ1に接着剤11を十分に付着させる必要があるため、接着剤11の粘度を調整するなどして接着剤11の高さを、はんだバンプ10とはんだペースト12を合わせた高さよりも若干高くしている。例えば、実装前におけるはんだバンプ10の高さが約500μm、はんだペースト12の高さが約150μmであれば、接着剤11の高さは650μm以上の高さにしている。
【0017】
次に、BGAパッケージ1及び実装基板2を硬化炉にて約150度の温度で加熱処理を施し、接着剤11を硬化させる。これにより、BGAパッケージ1と実装基板2とが所定の間隔で接着固定される。なお、この接着剤11は常温硬化するものを用いて加熱処理を省いても良い。
その後、リフロー炉にてさらに加熱処理を施し、はんだバンプ10のリフロー温度(183度)に達するとはんだバンプ10が溶け出す。そして、はんだバンプ10は、はんだペースト12と混ざり合って一体となり、図3(d)に示すようにBGAパッケージ1及び実装基板2に形成された電極8、9が電気的に接続され、BGA半導体装置が完成する。
【0018】
このときの加熱処理において、封止樹脂7及び配線基板3が熱膨張する。そして、これらの熱膨張係数αが相違するため、温度上昇と共にBGAパッケージ1に反りが発生する。例えば、本実施形態におけるBGAパッケージ1のみをはんだバンプ10のリフロー温度以上に加熱した場合、熱膨張係数αの関係から下に凸になるような形で約250〜500μmの反りが発生する。
【0019】
しかし、このように接着剤11を硬化させBGAパッケージ1と実装基板2を固定すると、接着剤11が固定された以後はBGAパッケージ1に反りが発生しようとすると、それを抑制して発生させないようにできる。
ところで、このとき反りが発生すると、発生した反りによってBGAパッケージ1の中央部のはんだバンプ10が押しつぶされてはんだバンプ10同士が接触し、BGAパッケージ1がショートしてしまう。あるいは、発生した反りによってBGAパッケージ1の外周部近傍(例えば、BGAパッケージ1の4角)のはんだバンプ10がはんだペースト12から離れてしまい、実装基板2の電極から離れて接続不良を起こす。
【0020】
しかし、このように接着剤11を硬化させてBGAパッケージ1と実装基板2を固定させることにより上記不具合を解消することができる。
また、接着剤11は、この反りの影響が発生して上記した不具合が生じる以前に硬化させる必要がある。具体的には、本実施形態においてはBGAパッケージ1は、下に凸になるよう反りが発生しようとするため、BGAパッケージ1の中央部のはんだバンプ10が押しつぶされてはんだバンプ10同士が接触せず、BGAパッケージ1の外周部近傍のはんだバンプ10がはんだペースト12から離れない程度、に反りを抑えることができるように接着剤11を硬化させる必要がある。
【0021】
具体的には、本実施形態におけるBGAパッケージ1の大きさの場合、反りが300μm以上発生するとはんだバンプ10が潰れてしまい、また、はんだバンプがはんだペースト12に沈み込んだ沈み込み高さSよりも大きい場合にははんだバンプ10がはんだペースト12から離れてしまう。つまり、はんだバンプ10がはんだペースト12に沈み込んだ、沈み込み高さS以下の反りであれば十分に上記不具合は発生しない。
【0022】
そして、本実施形態に示すアクリル系接着剤11は約150度で硬化するため、BGAパッケージ1の反りを上述した程度の反りに抑えることができる。また、はんだバンプ10のリフロー温度は約183度であり、これを超える温度まで加熱するが、接着剤11が硬化してからそれ以上の温度に至るまで、BGAパッケージ1の反りを抑制することができる。
(第2実施形態)
本実施形態におけるBGA半導体装置を図5に示す。なお、これらの基本的構成は、図1において示される第1実施形態と同様であるため、異なる点についてのみ説明する。
【0023】
本実施形態において第1実施形態と異なる点は、配線基板3の材質が封止樹脂7の材質より熱膨張係数αが小さいことと、接着剤11にスペーサー13を混入していることである。
つまり、配線基板3は、ガラスエポキシにて形成されており、このガラスエポキシは例えば熱膨張係数αが13〜15×10−6/℃のものを用いる。また、封止樹脂7はレジンにて形成されており、このレジンは例えば熱膨張係数αが20×10−6/℃のものを用いる。
【0024】
そして、図5に示すように、BGAパッケージ1の4角に塗布された接着剤には銅製で径が400μmの球形上をしたスペーサー13が混入されている。なお、BGAパッケージ1の外形は一辺が30mm、はんだバンプ10の高さは500μm、はんだペースト12の高さは150μmであり、第1実施形態と同様である。
【0025】
本実施形態におけるBGA半導体装置の実装手順は第1実施形態同様であるが、この実装手順において、BGAパッケージ1を実装基板2に搭載後にBGAパッケージ1の上方から加圧してはんだバンプ10をはんだペースト12に所定高さS沈み込ませている。この際に、接着剤11の高さが変化するが、スペーサー13を接着剤11に混入することによりこの高さを一定にするという高さ管理が容易になる。
【0026】
次に、実装における作用について第1実施形態と異なる点を説明する。前述したように、配線基板2及び封止樹脂7の熱膨張係数αの関係からBGAパッケージ1が、上に凸になるような反りが発生しようとする。そして、この反りが発生しようとするのを硬化させた接着剤にて抑制している。しかしながら、接着剤が硬化する以前において、実装に不具合が発生する程の反りではないが、少量の反りが発生する。
【0027】
つまり、BGAパッケージ1が上に凸になるような反りが発生しようとするため、BGAパッケージ1の4角は、実装基板2方向に反ろうとする。しかし、本実施形態においては接着剤11にスペーサー13を混入しているため、このスペーサー13がBGAパッケージ1の4角を支えており、BGAパッケージ1と実装基板2の間隔をスペーサー13の大きさ分は確保でき、反りの影響が緩和できる。従って、BGAパッケージ1を実装基板2に実装するに際して、はんだバンプ10が潰れることによるショート等をさらに防止することができる。
(第3実施形態)
本実施形態におけるBGA半導体装置の基本的構成は、図1において示される第1実施形態と同様であるため省略する。図6に本実施形態におけるBGAパッケージ1の実装手順を示す。
【0028】
図6(a)〜(d)に、この実装方法を示す手順図を示す。まず、図6(a)に示すように、実装基板2に形成された電極の上に印刷手法によりクリーム状のはんだペースト12を印刷する。
次に、BGAパッケージ1に形成された複数の電極それぞれにはんだバンプ10を配設し、図6(b)に示すように、BGAパッケージ1を実装基板2上に、これらそれぞれに形成されたはんだペースト12の位置が合うように位置決めして搭載する。このとき、はんだバンプ10及びはんだペースト12の厚さによりBGAパッケージ1及び実装基板2の間には所定の間隙が存在する。
【0029】
次に、図6(c)に示すように、BGAパッケージ1の4角に、BGAパッケージ1の上方からアクリル系接着剤11を垂らす。この接着剤11は、上記間隙に入り込み図6(d)に示すような状態となる。
そして、BGAパッケージ1及び実装基板2をリフロー炉に通して加熱処理する。この加熱処理において接着剤11が硬化し、BGAパッケージ1と実装基板2とを上記間隙と同等の間隔で接着固定する。そして、さらに加熱を進めるとリフロー温度に達してはんだバンプ10およびはんだペースト12が溶けて、図3(d)に示すようにBGAパッケージ1及び実装基板2に形成された電極が電気的に接続されBGA半導体装置が完成する。
【0030】
このように、接着剤11でBGAパッケージ1及び実装基板2を固定しているため、BGAパッケージ1に発生しようとする反りを抑制でき、第1実施形態同様にBGA半導体装置におけるショート、接続不良を防ぐことができる。
(他の実施形態)
図2に示すように第1実施形態においては接着剤11をBGAパッケージの4角に塗布しているが、これは4角が最大の反りを発生する部分であるためであり、この他に例えば4辺のそれぞれに1箇所づつ接着剤11を塗布しても良いし、また、BGAパッケージ1の外周全てに接着剤11を塗布しても良い。また、接着剤11を、例えばBGAパッケージ1の中央部のうち、はんだバンプ10が形成されていない部分に塗布すればさらにBGAパッケージ1の反りを抑制することができる。
【0031】
第1、第2実施形態において、リフロー炉における加熱処理のときに接着剤11を硬化させているため、接着剤11を硬化させるためのみ必要とする工程を排除することができる。なお、一般的に、リフロー炉において加熱処理を行うのは時間的限界があるため、この場合には接着剤11は短時間で硬化するものが好ましい。
【0032】
また、第1〜第3実施形態において、配線基板3や封止樹脂7の材質を挙げたが、これらは単なる例示であり、配線基板3の材質の熱膨張係数αと封止樹脂7の材質の熱膨張係数αについては、いずれが大きくとも良く、さらには同じであっても良い。
また、第2実施形態ではBGAパッケージ1が上に凸になり、このときにおいてスペーサー13を用いているが、これと同様に第1実施形態のようにBGAパッケージ1が下に凸になる場合において、接着剤11の高さを容易に管理するために、接着剤11にスペーサー13を混入してもよい。
【0033】
なお、このスペーサー13は銅製で球形状のものを用いているが同様の働きをする例えば円筒形状のものや直方体形状のものを用いてもよく、材質も銅製に限らずに適用することができる。また、上述のようにBGAパッケージ1の中央部のうち、はんだバンプ10が形成されていない部分に塗布する場合には、そこにスペーサー13を混入してもよい。なお、スペーサー13の形状、材質は第2実施形態に示したものでなくても良い。
【0034】
第1、第2実施形態における封止樹脂7や回路基板6の材質は例示であり、他の材質を用いてもよい。また、第1、第2実施形態においては接着剤11の材質を例示したが、封止樹脂7や回路基板の材質によりBGAパッケージ1の反り方等が異なるため、その反り方等に合った温度で硬化する接着剤11を選択して用いれば上記効果を得ることができる。
【図面の簡単な説明】
【図1】第1実施形態において、BGA半導体装置の断面図である。
【図2】図1におけるA−A矢視断面図である。
【図3】第1実施形態における実装手順図である。
【図4】図3において、はんだバンプ10近傍の部分拡大図である。
【図5】第2実施形態において、BGA半導体装置の断面図である。
【図6】第3実施形態における実装手順図である。
【符号の説明】
1…ボールグリッドアレイ(BGA)パッケージ、2…実装基板、
3…配線基板、4…半導体チップ、7…封止樹脂、8…配線基板の電極、
9…実装基板の電極、10…はんだバンプ、11…接着剤、
12…はんだペースト
Claims (7)
- 裏面に複数のはんだバンプ(10)が設けられたボールグリッドアレイパッケージ(1)を、実装基板(2)上に位置決め搭載して前記実装基板(2)に実装するボールグリッドアレイ半導体装置の実装方法において、
前記ボールグリッドアレイパッケージ(1)と前記実装基板(2)とを接合し、前記はんだバンプ(10)のリフロー温度よりも低温で硬化する接着剤(11)を形成する工程と、
前記接着剤(11)を硬化させる工程と、
前記接着剤(11)によりボールグリッドアレイパッケージ(1)を固定して加熱処理を施し、前記はんだバンプ(10)をリフローする工程と、を備え、
前記接着剤(11)内には、前記接着剤(11)の高さを管理するスペーサー(13)が混入されていることを特徴とするボールグリッドアレイ半導体装置の実装方法。 - 裏面に複数のはんだバンプ(10)が設けられているボールグリッドアレイパッケージ(1)を、
複数の電極(9)を有し、前記電極(9)のそれぞれにクリーム状のはんだペースト(12)が形成された実装基板(2)上に位置決め搭載して、前記実装基板(2)方向に加圧し、前記はんだバンプ(10)を前記はんだペースト(12)に所定の高さ(S)沈み込ませ、
前記実装基板(2)に実装するボールグリッドアレイ半導体装置の実装方法において、
前記ボールグリッドアレイパッケージ(1)と前記実装基板(2)とを接合し、前記ボールグリッドアレイパッケージ(1)が前記所定の高さ(S)と同等量反る以前に硬化する接着剤(11)を形成する工程と、
前記接着剤(11)を硬化させる工程と、
前記接着剤(11)によりボールグリッドアレイパッケージ(1)を固定して加熱処理を施し、前記はんだバンプ(10)をリフローする工程と、
を備え、
前記接着剤(11)内には、前記接着剤(11)の高さを管理するスペーサー(13)が混入されていることを特徴とするボールグリッドアレイ半導体装置の実装方法。 - 前記接着剤(11)は、前記ボールグリッドアレイパッケージ(1)のうち、前記はんだバンプ(10)よりも外側の外周部と前記実装基板(2)とを接合するように形成されることを特徴とする請求項1又は2に記載のボールグリッドアレイ半導体装置の実装方法。
- 前記接着剤(11)は、少なくとも前記ボールグリッドアレイパッケージ(1)の4角と前記実装基板(2)とを接合するように形成されることを特徴とする請求項1乃至3のいずれか1つに記載のボールグリッドアレイ半導体装置の実装方法。
- 裏面に複数のはんだバンプ(10)が設けられているボールグリッドアレイパッケージ(1)を、実装基板(2)に実装するボールグリッドアレイパッケージの実装方法において、
前記ボールグリッドアレイパッケージ(1)を前記実装基板(2)上に位置決めして搭載する工程と、
前記ボールグリッドアレイパッケージ(1)の少なくとも4角と前記実装基板(2)が接合するように、所定温度で硬化する接着剤(11)を前記ボールグリッドアレイパッケージ(1)の上方から塗布する工程と、
前記接着剤(11)を硬化する工程と、
前記硬化した接着剤(11)によりボールグリッドアレイパッケージ(1)を固定して加熱処理を施し、前記はんだバンプ(10)をリフローする工程と、を備えることを特徴とするボールグリッドアレイ半導体装置の実装方法。 - 前記接着剤(11)を硬化させる工程は、前記はんだバンプ(10)をリフローする工程と同一工程にて行うことを特徴とする請求項1乃至5のいずれか1つに記載のボールグリッドアレイ半導体装置の実装方法。
- 回路配線及び、裏面に前記回路配線と電気的に接続された複数の電極(8)を有する配線基板(3)と、
前記配線基板(3)上に搭載され、前記回路配線と電気的に接続された半導体チップ(4)と、
前記配線基板(3)及び半導体チップ(4)を封止した封止樹脂(7)と、
前記配線基板(3)に設けられた複数の電極(8)に対向する複数の電極(9)を有する実装基板(2)と、
前記配線基板(3)に設けられた複数の電極(8)と前記実装基板(2)に設けられた複数の電極(9)を電気的に接合したはんだバンプ(10)と、
前記配線基板(3)と前記実装基板(2)とを接合した接着剤(11)とを備え、
前記接着剤(11)内には、前記接着剤(11)の高さを管理するスペーサー(13)が混入されていることを特徴とするボールグリッドアレイ半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26471596A JP3552422B2 (ja) | 1996-10-04 | 1996-10-04 | ボールグリッドアレイ半導体装置及びその実装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26471596A JP3552422B2 (ja) | 1996-10-04 | 1996-10-04 | ボールグリッドアレイ半導体装置及びその実装方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10112478A JPH10112478A (ja) | 1998-04-28 |
JP3552422B2 true JP3552422B2 (ja) | 2004-08-11 |
Family
ID=17407185
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26471596A Expired - Fee Related JP3552422B2 (ja) | 1996-10-04 | 1996-10-04 | ボールグリッドアレイ半導体装置及びその実装方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3552422B2 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10261410B4 (de) * | 2002-12-30 | 2008-09-04 | Qimonda Ag | Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und entsprechende Schaltungsanordnung |
JP2005197381A (ja) * | 2004-01-06 | 2005-07-21 | Ricoh Co Ltd | 半導体装置と画像読取装置と画像形成装置 |
JP4545615B2 (ja) * | 2005-03-04 | 2010-09-15 | 株式会社リコー | 組立部品、モジュール基板、モジュール基板製造方法、電子回路装置および電子機器 |
KR100702969B1 (ko) | 2005-04-19 | 2007-04-03 | 삼성전자주식회사 | 더미 솔더 볼을 갖는 bga형 반도체 칩 패키지의 기판 실장 구조 |
JP4650269B2 (ja) * | 2006-01-05 | 2011-03-16 | 日立電線株式会社 | 積層型半導体装置の製造方法 |
JP4973225B2 (ja) * | 2007-02-16 | 2012-07-11 | 凸版印刷株式会社 | 高集積半導体装置 |
JP4450113B2 (ja) | 2007-09-19 | 2010-04-14 | 日本電気株式会社 | 半導体装置及びその製造方法 |
JP4883131B2 (ja) * | 2009-04-17 | 2012-02-22 | パナソニック株式会社 | 電子部品実装方法 |
JP2011151259A (ja) * | 2010-01-22 | 2011-08-04 | Sony Chemical & Information Device Corp | 実装体の製造方法および実装装置 |
JP5732623B2 (ja) * | 2011-10-03 | 2015-06-10 | パナソニックIpマネジメント株式会社 | 半導体素子の実装方法 |
WO2013157197A1 (ja) * | 2012-04-19 | 2013-10-24 | パナソニック株式会社 | 電子部品実装方法および電子部品実装ライン |
US20150373845A1 (en) * | 2014-06-24 | 2015-12-24 | Panasonic Intellectual Property Management Co., Ltd. | Electronic component mounting structure and method of manufacturing electronic component mounting structure |
JP6753725B2 (ja) * | 2016-08-08 | 2020-09-09 | 株式会社フジクラ | 実装体 |
JP7234876B2 (ja) * | 2019-09-20 | 2023-03-08 | 株式会社村田製作所 | 基板の接続構造 |
-
1996
- 1996-10-04 JP JP26471596A patent/JP3552422B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH10112478A (ja) | 1998-04-28 |
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A521 | Written amendment |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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