KR100750194B1 - 오믹콘택막의 형성 방법 및 이를 이용한 반도체 장치의금속배선 형성 방법 - Google Patents

오믹콘택막의 형성 방법 및 이를 이용한 반도체 장치의금속배선 형성 방법 Download PDF

Info

Publication number
KR100750194B1
KR100750194B1 KR1020060063426A KR20060063426A KR100750194B1 KR 100750194 B1 KR100750194 B1 KR 100750194B1 KR 1020060063426 A KR1020060063426 A KR 1020060063426A KR 20060063426 A KR20060063426 A KR 20060063426A KR 100750194 B1 KR100750194 B1 KR 100750194B1
Authority
KR
South Korea
Prior art keywords
film
metal
silicon
tungsten
forming
Prior art date
Application number
KR1020060063426A
Other languages
English (en)
Inventor
김대용
윤종호
김현수
정은지
이은옥
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060063426A priority Critical patent/KR100750194B1/ko
Priority to US11/772,953 priority patent/US7867898B2/en
Application granted granted Critical
Publication of KR100750194B1 publication Critical patent/KR100750194B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer

Abstract

오믹콘택막의 형성 방법 및 이를 이용한 반도체 장치의 금속 배선 형성 방법에 관한 것으로서, 실리콘을 포함하는 박막을 노출시키는 개구를 갖는 절연막 패턴이 형성된 기판을 마련한다. 무전해 도금 공정을 수행하여 상기 개구에 의해 노출된 박막의 표면에만 선택적으로 전이 금속막을 형성한다. 상기 실리콘과 상기 전이 금속막을 실리사이데이션 반응시킨다. 이에 따라, 상기 개구에 의해 노출된 박막의 표면에는 오믹 콘택막으로써 금속 실리사이드막이 형성된다. 상술한 방법은 기준의 공정보다 단순한 공정을 적용함에도 불구하고 실적적으로 균일한 두께를 갖는 오믹콘택막 및 이를 포함하는 반도체 장치의 금속배선을 용이하게 형성할 수 있다

Description

오믹콘택막의 형성 방법 및 이를 이용한 반도체 장치의 금속배선 형성 방법{METHOD OF MAUNFACTURING OHMIC CONTACT LAYER AND METHOD OF MAUNFACTURING METAL WIRE OF SEMCONDUCTOR DEVICE USING THE SAME}
도 1 내지 2는 종래의 금속배선의 형성 방법을 나타내는 단면도들이다.
도 3은 도 2의 금속배선에 형성된 텅스텐 실리사이드막의 과성장을 나타내는 사진이다.
도 4 내지 7은 본 발명의 일 실시예에 따른 오믹콘택막의 형성 방법을 나타내는 면도들이다.
도 8 내지 도 13은 본 발명의 일 실시예에 따른 반도체 장치의 금속배선 형성 방법을 나타내는 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
120 : 기판 123 : 절연막 패턴
125 : 개구 127：전이 금속막
129: 금속 실리사이드막 133: 도전막
본 발명은 오믹콘택막 형성 방법 및 이를 이용한 반도체 장치의 금속배선 형성 방법에 관한 것으로서, 보다 자세하게는 무전해 도금법을 적용하여 오믹콘택막을 형성하는 방법 및 이를 이용한 반도체 장치의 금속배선 형성 방법에 관한 것이다.
반도체 장치가 고집적화 됨에 따라 트랜지스터의 게이트 전극의 선폭이 감속되고 있고, 이와 더불어 불순물 영역인 소스/드레인 영역 또한 점차 감소되고 있는 실정이다. 상기와 같이 트랜지스터의 게이트 선폭 감소는 채널 길이의 감소를 초래하기 때문에 상기 트랜지스터의 전기적 특성이 열화될 수 있다. 더욱이, 상기 트랜지스터의 소스/드레인 영역에 콘택되는 배선으로 폴리실리콘(poly-silicon)이 사용할 경우 콘택 저항이나 시트저항(sheet resistance)이 높아 반도체 장치의 고속동작을 기대하기 어렵고 전력소비가 증가되는 문제점이 발생된다.
상기한 이유로, 반도체 장치의 제조에서 상기 폴리실리콘 배선 대신에 금속 배선을 적용하고 있는 실정이다. 일반적으로 상기 금속 배선은 티타늄을 포함하는 복합막과 상기 텡스텐 플러그를 포함한다. 그러나 상기 티타늄을 포함하는 복합막과 텅스텐 플러그를 형성하기 위한 공정은 서로 다른 장비에서 별도로 진행되기 때문에 양상측면에서 불리한 문제점을 갖는다. 또한 상기 티타늄을 포함하는 복합막을 형성하기 위한 공정은 고온에서 진행되기 때문에 원하지 않는 불순물이 기판으로 확산되는 문제가 발생될 수 있다.
따라서, 최근에는 공정 단순화 측면에서 오믹콘택막과 베리어막으로 사용되는 텡스텐/텡스텐 질화막 및 텡스텐 플러그를 포함하는 금속 배선의 형성방법이 적 용되고 있다.
도 1 내지 2는 종래의 금속배선의 형성방법을 나타내는 단면도들이다.
도 1을 참조하면, 기판(10)에 형성된 층간절연막을 식각하여 상기 기판의 표면을 노출시키는 콘택홀(15)을 갖는 층간절연막 패턴(20)을 형성한다.
도 2를 참조하면, 상기 콘택홀(15)에 노출된 기판(10) 및 층간절연막 패턴(20) 상에 실질적으로 균일한 두께를 갖고 텅스텐을 포함하는 복합막(30)을 형성한다. 상기 복합막(30)은 텅스텐막(26) 및 텅스텐 질화막(28)을 순차적으로 적층하여 형성된다. 이어서, 복합막이 형성된 콘택홀에 텅스텐을 매립하는 공정을 수행하여 텅스텐 플러그(40)를 형성한다.
이와 같은 상기 금속배선의 형성 방법은 동일한 공간내에서 텅스텐을 포함하는 복합막(30)과 텅스텐 플러그(40)를 인시튜로 형성할 수 있을 뿐만 아니라 상기 티타늄막을 형성하는 온도보다 낮은 온도에서 텅스텐 금속배선을 형성할 수 있다.
그러나, 상기 금속배선의 형성 방법은 텅스텐 플루오린(WF6)가스를 이용한 화학기상증착 공정을 수행하여 텅스텐막을 형성하기 때문에 상기 기판에 포함된 실리콘 원자와 텅스텐이 과반응하는 문제점이 발생된다. 즉, 도 3의 SEM 사진에서와 같이, 실리콘과 텅스텐의 과반응으로 과성장된 텡스텐 실리사이드막(A)이 형성된다.
또한 상기 텡스텐막 형성 전에 캐핑막으로 티타늄질화막을 형성할 경우에도 상기 텅스텐 플루로린 가스가 상기 캐핑막을 침투하여 실리콘 기판에서 텅스텐 실 리사이드막이 과성장하는 문제점이 발생한다.
본 발명의 목적은 상기와 같은 문제점을 해결하기 위한 것으로써, 무전해 도금법을 이용하여 실리콘 성분이 함유된 박막 상에만 실질적으로 균일한 두께를 갖는 오믹콘택막을 선택적으로 형성하는 방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 상기 오믹콘택막의 형성방법을 적용하여 반도체 장치의 금속배선을 용이하게 형성하는 방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 일 실시예에 따른 오믹콘택막을 형성방법에서, 실리콘을 포함하는 박막을 노출시키는 개구를 갖는 절연막 패턴이 형성된 기판을 마련한다. 무전해 도금 공정을 수행하여 상기 개구에 의해 노출된 박막의 표면에만 선택적으로 전이 금속막을 형성한다. 상기 실리콘과 상기 전이 금속막을 실리사이데이션 반응시켜 금속 실리사이드막을 형성한다.
일 예로서, 상기 절연막 패턴이 형성된 기판을 마련하기 위해서는 도전성 패턴이 형성된 기판 상에 절연막을 형성한다. 상기 절연막을 식각하여 상기 도전성 패턴을 노출시키는 개구를 갖는 절연막 패턴을 형성한다. 상기 개구에 노출된 도전성 패턴의 표면에만 실리콘을 포함하는 박막을 형성한다.
다른 예로서, 상기 절연막 패턴이 형성된 기판을 마련하기 위해서는 상기 실리콘을 함유하는 박막을 포함하는 기판 상에 절연막을 형성한다. 상기 절연막에을 식각하여 상기 박막의 표면을 노출시키는 개구를 갖는 절연막 패턴을 형성한다.
상기 개구의해 노출되는 박막의 예로서는 실리콘막, 실리콘-게르마늄 합금막, 폴리실리콘막 등을 들 수 있고, 상기 전이 금속막의 예로서는 코발트, 텅스텐, 티타늄, 니켈 등을 들 수 있습니다.
또한, 상기 금속 실리사이드막 상에 텅스텐을 포함하는 도전막을 더 형성할수 있고, 상기 텅스텐을 포함하는 도전막은 텅스텐막 또는 텅스텐막/텅스텐질화막을 포함한다.
상기와 같은 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 금속배선 형성방법에서, 트랜지스터가 형성된 기판 상에 절연막을 형성한다. 식각공정을 수행하여 상기 트랜지스터에 포함된 도전성 패턴을 노출시키는 개구를 갖는 절연막 패턴을 형성한다. 무전해 도금 공정을 수행하여 상기 개구에 의해 노출된 도전성 패턴의 표면에만 선택적으로 전이 금속막을 형성한다. 상기 도전성 패턴에 포함된 실리콘과 상기 전이 금속막을 실리사이데이션 반응시켜 금속 실리사이드막을 형성한다. 상기 금속 실리사이드막 및 절연막 패턴 상에 실질적으로 균일한 두께를 갖는 텅스텐을 포함하는 도전막을 형성한다. 상기 도전막이 형성된 절연막 패턴의 개구에 매몰된 금속 플러그을 형성한다. 이에 따라, 반도체 장치의 텅스텐 금속 배선이 형성된다.
상기 도전성 패턴은 폴리실리콘을 포함하는 게이트 전극 또는 불순물이 도핑된 소스/드레인 영역을 포함한다. 상기 전이 금속막을 형성하기 위해서는 전이금속 이온이 생성되는 금속염 수용액에 상기 기판을 딥핑한다. 상기 금속이온을 실리콘 포함하는 도전성 패턴의 표면에서 금속 분자로 석출시킨다.
상술한 무전해 도금방법을 적용하여 형성된 오믹콘택막인 금속 실리사이드막은 기판에 포함된 실리콘과 과 반응이 발생되지 않아 실질적으로 균일한 두께를 갖는다. 또한, 상기 금속 실리사이드막은 단일의 열처리를 이용한 실리사이드 공정만으로도 형성될 수 있어 반도체 장치의 생산성을 향상시킬 수 있다. 또한, 상기 후속 텅스텐막을 형성하는 공정시 텅스텐이 기판과 반응하는 것을 방지하는 베리어막 역할을 할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어 지는 실시예들에 한정되지 않고 다양한 형태로 구현될 수 있다. 오히려, 여기서 개시되는 실시예들은 본 발명의 사상이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공 되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
오믹 콘택막의 형성 방법
도 4 내지 7은 본 발명의 일 실시예에 따른 오믹콘택막의 형성 방법을 나타내는 단면도들이다.
도 4를 참조하면, 실리콘을 포함하는 박막(미도시)을 노출시키는 개구(125)를 갖는 절연막 패턴(123)이 형성된 기판(120)을 마련한다.
일 예로, 상기 절연막 패턴(123)이 형성된 기판(120)을 마련하기 위해서 먼저 상기 실리콘을 함유하는 박막을 포함하는 기판(120) 상에 절연막을 형성한다. 상기 절연막의 예로서는 피에스지스(BPSG) 산화막, 피에스지(PSG) 산화막, 에스오지(SOG) 산화막, 고밀도 플라즈마(HDP) 산화막 등을 예를 들 수 있다. 상기 절연막은 언급한 산화막을 선택하여 단독 또는 다층으로 적층하여 형성될 수 있다. 상기 절연막에 식각 마스크를 형성한 후 식각마스크에 노출된 절연막을 건식 식각한다. 그 결과 상기 절연막에는 상기 박막을 노출시키는 개구(125)가 형성된다. 즉, 상기 절연막은 개구(125)를 포함하는 절연막 패턴(123)으로 형성된다. 여기서, 상기 식각공정을 수행하여 절연막을 식각할 때 상기 박막의 상부는 식각될 수 있다.
다른 예로, 절연막 패턴이 형성된 기판을 마련하기 위해서 먼저 도전성 패턴(미도시)이 형성된 기판(120) 상에 절연막을 형성한다. 상기 절연막에 식각 마스크를 형성한 후 상기 식각 마스크에 노출된 절연막을 건식 식각한다. 그 결과 상기 절연막에는 상기 도전성 패턴을 노출시키는 개구(125)가 형성된다. 이어서, 상기 개구(125)에 의해 노출된 도전성 패턴의 표면에만 실리콘을 포함하는 박막(미도시)을 형성한다.
상기 개구(125)에 의해 노출된 박막의 예로서는 실리콘막, 폴리실리콘막 또는 실리콘-게르마늄 합금막등을 들 수 있다. 여기서, 상기 박막은 실리콘 기판의 일부이거나, 에피택시얼 성장 방법으로 형성된 단결정 실리콘 또는 별도의 증착 공정을 수행하여 형성된 막이다.
도 5를 참조하면, 상기 개구(125)에 의해 노출된 박막의 표면에만 선택적으 로 전이 금속막(127)을 형성한다. 상기 전의 금속막(127)의 예로서는 텡스텐막, 티타늄막, 니켈막, 코발트막등을 들 수 있다.
상기 전이 금속막(127)은 무전해 도금법을 적용하여 형성된다. 상기 무전해 도금이란 외부로부터 전기 에너지를 공급받지 않고 금속염 수용액 중의 금속이온을 환원제에 의해 자동 촉매로 환원시켜 피처리물체 표면 위에 금속을 석출시키는 방법이다.
따라서, 상기 무전해 도금법을 이용하여 전이 금속막(127)을 형성하기 위해서는 먼저 전이 금속 이온이 생성되는 금속염 수용액에 상기 기판을 딥핑한다. 상기 금속염 수용액은 포름알데히드(formaldehyde)또는 히드라진(hydrazine)과 같은 환원제를 포함한다. 본 실시예의 금속염은 전이 금속 이온을 생성하는 금속염이고, 코발트 이온을 생성하는 금속염인 것이 바람직하다. 이어서, 상기 전이 금속 이온을 실리콘 포함하는 박막의 표면에 금속 분자로 석출킨다. 이때, 무전해 도금법의 특성으로 인해 상기 금속 분자는 실리콘 산화막에는 증착되지 않고 실리콘을 포함하는 박막에서만 선택적으로 증착될 수 있다. 그 결과 상기 박막에만 아몰퍼스(amorphous)상태의 치밀한 조직 및 균일한 표면을 갖는 전이 금속막이 형성된다. 상기 전이금속막은 약 20 내지 200Å의 두께로 형성한다.
또한, 상기 전이 금속막(127)은 무전해 도금법으로 형성되기 때문에 기존의 물리적기상증착 또는 화학기상증착 방법과는 다르게 상기 개구(125)에 의해 노출되는 절연막 패턴(123)의 측벽 및 상기 절연막 패턴(123)의 상면에 불필요한 전이금속 막이 형성되지 않는다. 따라서 이후 공정에서 상기 불필요한 전이 금속막을 제 거하기 위한 별도의 식각 공정이 요구되지 않는다. 또한, 이후 공정에서 형성되는 텡스텐 플러그의 체적을 종래의 방법으로 형성된 텅스텐 플러그 보다 크게 형성할 수 있다.
도면에 도시하지 않았만, 이후 실리사이데이션 공정을 수행하기 전에 캐핑막(도시안함)을 추가적으로 형성할 수 있다. 상기 캐핑막은 상기 금속 실리사이드의 자기정렬 특성을 확보하기 위해서 적용된다. 또한 상기 캐핑막은 상기 실리콘 원자의 외부 확산을 방지하고 상기 증착된 전이 금속막의 산화를 방지하는 역할도 한다. 상기 캐핑막은 티타늄 질화물을 포함하는 것이 바람직하다. 이렇게 형성된 캡핑막은 금속 실리사이드막이 형성된후 제거된다.
도 6을 참조하면, 상기 박막에 포함된 실리콘과 상기 전이 금속막(127)을 실리사이데이션 반응시켜 금속 실리사이드막(129)을 형성한다. 상기 금속 실리사이드막의 예로서는 코발트 실리사이드막, 니켈 실리사이드막, 티타늄 실리사이드막등을 들 수 있다. 본 실시예에서의 금속 실리사이드막은 코발트 실리사이드막이다.
일 예로서, 상기 코발트 실리사이드막(129)은 상기 코발트막에 단일 열처리를 이용한 실리사이테이션 공정을 수행하여 형성할 수 있다. 그 결과 박막에 포함된 실리콘과 코발트막에 포함된 코발트가 실리사이데이션 반응하여 코발트 실리사이드막이 형성된다. 이때, 상기 단일 열처리는 약 400 내지 900℃의 온도에서 진행하는 것이 바람직하다.
다른 예로서, 상기 코발트 실리사이드막(129)은 2 단계의 열처리를 이용한 실리사이데이션 공정을 수행하여 형성할 수 있다. 구체적으로, 상기 코발트막이 형 성된 결과물을 제1 열처리한다. 이에 따라, 상기 코발트막과 상기 박막에 포함된 실리콘은 실리사이데이션 반응하여 예비 코발트 실리사이드막(CoSi)이 형성된다. 이때, 상기 제1 열처리는 약 400 내지 500℃의 온도에서 진행하는 것이 바람직하다.
이어서, 예비 코발트 실리사이드막을 제2 열처리하여 코발트 실리사이드막(CoSi2; 129)으로 형성한다. 상기 제2 열처리는 약 700 내지 900℃의 온도에서 진행하는 것이 바람직하다.
또한 상기 제1 및 2 단계 열처리 중간에 식각공정을 추가적으로 수행할 수 있다. 상기 식각공정은 상기 제1 열처리에서 생성되는 예비 금속 실리사이드막의 찌꺼기 및 미 반응된 코발트막을 제거하기 위해 수행된다. 또한 상기 제1 또는 제2 열처리 공정이후 세정공정을 추가적으로 수행할 수 있다.
도 7을 참조하면, 상기 금속 실리사이드막(129) 및 개구(125)를 포함하는 절연막 패턴 상에 실질적으로 균일한 두께를 갖는 텅스텐을 포함하는 도전막(133)을 형성한다. 상기 텅스텐을 포함하는 도전막(133)의 예로서는 텅스텐 질화막, 텅스텐막 또는 텅스텐/텅스텐 질화막등을 들 수 있다. 상기 도전막이 텅스텐/텅스텐 질화막일 경우 상기 텅스텐막 및 텅스텐 질화막은 동일장비에서 인시츄로 진행하여 형성할 수 있다.
금속 배선의 형성 방법
도 8 내지 도 12는 본 발명의 일 실시예에 따른 반도에 소자의 금속배선 형성 방법을 나타내는 단면도들이다. 그리고, 이하에서 설명되어지는 금속 배선의 형성 방법은 언급한 오믹 콘택막의 형성 방법을 적용한다.
도 8을 참조하면, 트랜지스터가 형성된 기판(200) 상에 상기 트랜지스터를 덮는 절연막(230a)을 형성한다.
상기 기판(200)은 실리콘 기판이고, 상기 트랜지스터는 크게 게이트 산화막(202)과 도전성 패턴에 해당하는 게이트 전극(206) 및 불순물 영역(210)을 포함한다. 상기 게이트 전극(206)은 불순물이 도핑된 폴리실리콘 게이트이고, 상기 불순물 영역(210)은 상기 실리콘 기판(200)의 표면아래로 불순물을 도핑하여 형성된 소오스/드레인 영역(210)에 해당한다. 또한, 트랜지스터는 상기 게이트 전극(206)의 측벽에 형성된 게이트 스페이서(208)를 포함한다. 상기 절연막(230a)은 스핀코팅 또는 화학기상증착 공정을 수행하여 형성된 실리콘 산화막인 것이 바람직하다. 또한, 상기 절연막(230a)은 평탄화 공정에 의해 평탄한 상면을 갖는다.
도 9를 참조하면, 상기 절연막(230a)을 식각하여 상기 트랜지스터에 포함된 도전성 패턴을 노출시키는 개구(125)를 포함하는 절연막 패턴(230)을 형성한다. 상기 절연막 패턴(230)은 상기 절연막(230a) 상에 식각 마스크를 형성한 후 식각 마스크에 노출된 절연막(230a)을 건식 식각함으로써 형성된다.
상기 개구(232)에 의해 노출되는 도전성 패턴은 소오스/드레인 영역(210) 또는 폴리실리콘 게이트(206)에 해당한다. 본 실시예에서는 이하 도전성 패턴을 소오스/드레인 영역으로 설명한다. 상기 절연막(230a)에 개구(232)가 형성될 때 상기 소오스/드레인 영역(210)의 표면 일부는 식각될 수 있다.
도 10를 참조하면, 상기 개구(232)에 의해 노출된 소오스/드레인 영역(210)의 표면에만 선택적으로 전이 금속막(234)을 형성한다. 상기 전의 금속막(234)의 예로서는 텡스텐막, 티타늄막, 니켈막 또는 코발트막등을 들 수 있다. 이하, 전의 금속막은 코발트막(234)으로 설명한다.
상기 코발트막(234)은 무전해 도금법을 적용하여 형성된다. 상기 무전해 도금법을 이용하여 코발트막(234)을 형성하기 위해서는 먼저 코발트 이온이 생성되는 코발트염 수용액에 상기 기판을 딥핑한다. 상기 코발트염 수용액은 포름알데히드 는 히드라진과 같은 환원제를 포함한다. 이어서, 상기 코발트 이온을 개구에 노출된 소오스/드레인 영역의 표면에 코발트 분자로 석출킨다. 이때, 무전해 도금법의 특성으로 인해 상기 코발트 분자는 실리콘 산화막에는 증착되지 않고 실리콘을 포함하는 소오스/드레인 영역에서만 선택적으로 증착될 수 있다. 그 결과 상기 개구에 노출된 소오스/드레인 영역에만 코발트막이 선택적으로 형성될 수 있다. 상기 전이 금속막인 코발트막을 형성하는 구체적인 설명은 도 5에서 설명한 것과 동일하기 때문에 생략하기로 한다.
도 11를 참조하면, 상기 소오스/드레인 영역(210)에 포함된 실리콘(Si)과 상기 코발트막(234)을 실리사이데이션 반응시켜 코발트 실리사이드막(236)을 형성한다.
일 예로서, 상기 코발트 실리사이드막(129)은 상기 코발트막을 약 400 내지 900℃의 온도에서 단일 열처리를 이용한 실리사이테이션 공정을 수행하여 형성할 수 있다. 다른 예로서, 상기 코발트 실리사이드막(129)은 2 단계의 열처리를 이용한 실리사이데이션 공정을 수행하여 형성할 수 있다. 구체적으로, 상기 코발트막이 형성된 결과물을 약 400 내지 500℃의 온도에서 제1 열처리하여 예비 코발트 실리사이드막(CoSi)을 형성한다. 이어서 예비 코발트 실리사이드막을 약 700 내지 900℃의 온도에서 제2 열처리하여 코발트 실리사이드막(CoSi2; 129)을 형성할 수 있다. 상기 금속 실리사이드막인 코발트 실리사이드막을 형성하는 구체적인 설명은 상기 도6 에서 설명한 것과 동일하기 때문에 생략하기로 한다.
도 12을 참조하면, 상기 코발트 실리사이드막(236) 및 개구(232)를 포함한는 절연막 패턴(230) 상에 실질적으로 균일한 두께를 갖는 텅스텐을 포함하는 도전막(240)을 형성한다. 상기 텅스텐을 포함하는 도전막(240)의 예로서는 텅스텐 질화막, 텅스텐막 또는 텅스텐/텅스텐 질화막등을 들 수 있다.
도 13을 참조하면, 상기 도전막(240)이 형성된 절연막 패턴(230)의 개구(232)에 매몰된 금속 플러그(250)을 형성한다.
상기 콘택 플러그의 형성법법에 있어서, 먼저, 상기 개구(232)를 매몰하면서, 상기 절연막 패턴(230) 상의 도전막(240)을 덮는 플러그용 금속막(미도시)을 형성한다. 상기 플러그용 금속막의 예로서는 탄탈륨(Ta), 구리(Cu), 텅스텐(W), 티타늄(Ti), 알루미늄(Al) 등을 들 수 있다. 본 실시예에서는 상기 플러그용 금속막(미도시)은 텅스텐막이다. 상기 플러그용 금속막은 화학적 기상 증착(Chemical Vapor Depostion; CVD) 공정, 스퍼터링 방법과 같은 물리적 기상 증착(Physical Vapor Depostion; PVD) 공정에 의하여 형성될 수 있다.
이어서, 상기 절연막 패턴의 표면이 노출될 때까지 상기 텅스텐막을 화학적 기계적 연마한다. 이에 따라, 상기 개구(232)에 충분하게 매립되고, 상기 소오스/드레인 영역과 전기적으로 연되는 텅스텐 플러그(250)가 형성된다.
본 발명의 제조 방법에 따르면, 상술한 무전해 도금방법을 적용하여 형성된 오믹콘택막인 금속 실리사이드막은 기판에 포함된실리콘과 과 반응이 발생되지 않아 실질적으로 균일한 두께로 형성될 수 있다. 또한, 상기 금속 실리사이드막은 단일의 열처리를 이용한 실리사이드 공정만으로도 형성될 수 있어 금속배선의 제조 의 생산성을 향상시킬 수 있다.
또한, 무전해 도금방법을 적용하여 형성된 금속 실리사이드막과 텅스텐 플러그는 인시튜로 형성될 수 있을 뿐만아니라 텅스텐 플러그를 형성하는 공정시 텅스텐 소스가스에 포함된 텅스텐이 기판으로 침투하는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (17)

  1. 삭제
  2. 도전성 패턴이 형성된 기판 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 상기 도전성 패턴을 노출시키는 개구를 갖는 절연막 패턴을 형성하는 단계;
    상기 개구에 의해 노출된 도전성 패턴의 표면에만 실리콘을 포함하는 박막을 형성하는 단계;
    실리콘을 포함하는 박막을 노출시키는 개구를 갖는 절연막 패턴이 형성된 기판을 마련하는 단계;
    무전해 도금 공정을 수행하여 상기 개구에 의해 노출된 실리콘을 포함하는 박막의 표면에만 선택적으로 전이 금속막을 형성하는 단계; 및
    상기 실리콘과 상기 전이 금속막을 실리사이데이션 반응시켜 상기 개부에 의해 노출된 박막의 표면에 금속 실리사이드막을 형성하는 단계를 포함하는 오믹콘택막 형성 방법.
  3. 실리콘을 함유하는 박막을 포함하는 기판 상에 절연막을 형성하는 단계;
    상기 절연막에 식각하여 상기 실리콘을 함유하는 박막의 표면을 노출시키는 개구를 갖는 절연막 패턴을 형성하는 단계;
    무전해 도금 공정을 수행하여 상기 개구에 의해 노출된 실리콘을 포함하는 박막의 표면에만 선택적으로 전이 금속막을 형성하는 단계; 및
    상기 실리콘과 상기 전이 금속막을 실리사이데이션 반응시켜 상기 개부에 의해 노출된 박막의 표면에 금속 실리사이드막을 형성하는 단계를 포함하는 오믹콘택막 형성 방법.
  4. 제 3 항에 있어서, 상기 박막은 실리콘막, 실리콘-게르마늄 합금막 또는 폴리실리콘막을 포함하는 것을 특징으로 하는 오믹콘택막 형성 방법.
  5. 제 3 항에 있어서, 상기 전이 금속막은 코발트, 텅스텐, 티타늄 및 니켈로 이루어진 군으로부터 선택된 어느 하나의 금속을 포함하는 것을 특징으로 하는 오믹콘택막 형성 방법.
  6. 제 3 항에 있어서, 상기 금속 실리사이드막은 400 내지 900℃에서 단일 열처리 공정을 수행하여 형성하는 것을 특징으로 하는 오믹콘택막 형성 방법.
  7. 제 3 항에 있어서, 상기 금속 실리사이드막을 형성하는 단계는
    제1 열처리 공정을 통해 상기 전이 금속막과 실리콘을 반응시켜 예비 금속 실리사이드막을 형성하는 단계;
    상기 실리콘과 미 반응된 전이 금속막을 제거하는 단계; 및
    상기 예비 실리사이드막에 제2 열처리 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 오믹콘택막 형성 방법.
  8. 제 7 항에 있어서, 제1 열처리 공정은 400- 500℃에서 수행하고, 상기 제2 열처리 공정은 700 내지 900℃에서 수행하는 것을 특징으로 하는 오믹콘택막 형성 방법.
  9. 제 7 항에 있어서, 상기 제1 열처리 공정을 수행하기 전에 티타늄질화물을 포함하는 캡핑막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 오믹콘택막 형성 방법.
  10. 제 3 항에 있어서, 상기 금속 실리사이드막 상에 텅스텐을 포함하는 도전막을 더 형성하는 것을 특징으로 하는 오믹콘택막 형성 방법.
  11. 제 10 항에 있어서, 상기 도전막은 텅스텐막 또는 텅스텐막/텅스텐질화막을 포함하는 것을 특징으로 하는 오믹콘택막 형성 방법.
  12. 트랜지스터가 형성된 기판 상에 절연막을 형성하는 단계;
    식각공정을 수행하여 상기 트랜지스터에 포함되고 실리콘 함유하는 도전성 패턴을 노출시키는 개구를 갖는 절연막 패턴을 형성하는 단계;
    무전해 도금 공정을 수행하여 상기 개구에 의해 노출된 도전성 패턴의 표면에만 선택적으로 전이 금속막을 형성하는 단계;
    상기 도전성 패턴에 포함된 실리콘과 상기 전이 금속막을 실리사이데이션 반응시켜 금속 실리사이드막을 형성하는 단계;
    상기 금속 실리사이드막 및 상기 절연막 패턴 상에 실질적으로 균일한 두께를 갖는 텅스텐을 포함하는 도전막을 형성하는 단계; 및
    상기 도전막이 형성된 절연막 패턴의 개구에 매몰된 금속 플러그을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
  13. 제 12 항에 있어서, 상기 도전성 패턴은 폴리실리콘을 포함하는 게이트 전극 또는 불순물이 도핑된 소스/드레인 영역을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  14. 제 12 항에 있어서, 상기 전이 금속막을 형성하는 단계는,
    전이금속 이온이 생성되는 금속염 수용액에 상기 기판을 딥핑하는 단계; 및
    상기 금속이온을 실리콘 포함하는 도전성 패턴의 표면에서 금속 분자로 석출 시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  15. 제 12항에 있어서, 상기 금속 실리사이드막은 400 내지 900℃에서 단일 열처리 공정을 수행하여 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  16. 제 12 항에 있어서, 상기 금속 실리사이드막을 형성하는 단계는
    400 내지 500℃의 온도로 제1 열처리 하여 상기 전이 금속막과 실리콘을 반응시켜 예비 금속 실리사이드막을 형성하는 단계;
    상기 실리콘과 미 반응된 금속막을 제거하는 단계; 및
    상기 예비 실리사이드막을 700 내지 900℃의 온도로 제2 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  17. 제 12항에 있어서, 상기 텅스텐을 포함하는 도전막은 텅스텐막 또는 텅스텐막/텅스텐질화막을 포함하고, 상기 금속 플러그는 텅스텐을 포함하는 하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
KR1020060063426A 2006-07-06 2006-07-06 오믹콘택막의 형성 방법 및 이를 이용한 반도체 장치의금속배선 형성 방법 KR100750194B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060063426A KR100750194B1 (ko) 2006-07-06 2006-07-06 오믹콘택막의 형성 방법 및 이를 이용한 반도체 장치의금속배선 형성 방법
US11/772,953 US7867898B2 (en) 2006-07-06 2007-07-03 Method forming ohmic contact layer and metal wiring in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060063426A KR100750194B1 (ko) 2006-07-06 2006-07-06 오믹콘택막의 형성 방법 및 이를 이용한 반도체 장치의금속배선 형성 방법

Publications (1)

Publication Number Publication Date
KR100750194B1 true KR100750194B1 (ko) 2007-08-17

Family

ID=38614745

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060063426A KR100750194B1 (ko) 2006-07-06 2006-07-06 오믹콘택막의 형성 방법 및 이를 이용한 반도체 장치의금속배선 형성 방법

Country Status (2)

Country Link
US (1) US7867898B2 (ko)
KR (1) KR100750194B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105244317B (zh) * 2014-07-09 2018-11-20 中芯国际集成电路制造(上海)有限公司 一种硅化镍后形成工艺

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990006145A (ko) * 1997-06-30 1999-01-25 김영환 반도체 소자의 금속 배선 형성방법
KR20040108222A (ko) * 2003-06-17 2004-12-23 삼성전자주식회사 폴리실리콘 콘택 플러그를 갖는 금속-절연막-금속캐패시터 및 그 제조방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06310608A (ja) 1993-04-22 1994-11-04 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH0982805A (ja) 1995-09-19 1997-03-28 Nippon Steel Corp 半導体装置およびその製造方法
US20020019127A1 (en) * 1997-02-14 2002-02-14 Micron Technology, Inc. Interconnect structure and method of making
KR100465055B1 (ko) * 2001-12-29 2005-01-05 매그나칩 반도체 유한회사 반도체 소자의 트랜지스터 제조 방법
US6905622B2 (en) * 2002-04-03 2005-06-14 Applied Materials, Inc. Electroless deposition method
JP2003332264A (ja) 2002-05-17 2003-11-21 Mitsubishi Electric Corp 半導体装置の製造方法およびそれに用いられる成膜装置
KR100576464B1 (ko) 2003-12-24 2006-05-08 주식회사 하이닉스반도체 반도체소자의 도전배선 형성방법
WO2006102180A2 (en) * 2005-03-18 2006-09-28 Applied Materials, Inc. Contact metallization methods and processes
US20070210448A1 (en) * 2006-03-10 2007-09-13 International Business Machines Corporation Electroless cobalt-containing liner for middle-of-the-line (mol) applications
US8796125B2 (en) * 2006-06-12 2014-08-05 Kovio, Inc. Printed, self-aligned, top gate thin film transistor
US20090004851A1 (en) * 2007-06-29 2009-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. Salicidation process using electroless plating to deposit metal and introduce dopant impurities

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990006145A (ko) * 1997-06-30 1999-01-25 김영환 반도체 소자의 금속 배선 형성방법
KR20040108222A (ko) * 2003-06-17 2004-12-23 삼성전자주식회사 폴리실리콘 콘택 플러그를 갖는 금속-절연막-금속캐패시터 및 그 제조방법

Also Published As

Publication number Publication date
US20080124921A1 (en) 2008-05-29
US7867898B2 (en) 2011-01-11

Similar Documents

Publication Publication Date Title
KR100599434B1 (ko) 반도체 소자의 금속배선 형성방법
TWI234846B (en) Method of forming multi layer conductive line in semiconductor device
KR101225642B1 (ko) Ｈ2 원격 플라즈마 처리를 이용한 반도체 소자의 콘택플러그 형성방법
US8058728B2 (en) Diffusion barrier and adhesion layer for an interconnect structure
US20090081863A1 (en) Method of forming metal wiring layer of semiconductor device
US7727883B2 (en) Method of forming a diffusion barrier and adhesion layer for an interconnect structure
US11404311B2 (en) Metallic interconnect structures with wrap around capping layers
US7709376B2 (en) Method for fabricating semiconductor device and semiconductor device
US20070173050A1 (en) Semiconductor device and method of manufacturing the same
KR20090095270A (ko) 오믹 콘택막의 형성방법 및 이를 이용한 반도체 장치의금속배선 형성방법
KR20040017655A (ko) 반도체 소자의 금속 콘택 형성 방법
KR100402428B1 (ko) 반도체 소자의 금속 배선 형성 방법
US7125809B1 (en) Method and material for removing etch residue from high aspect ratio contact surfaces
KR100750194B1 (ko) 오믹콘택막의 형성 방법 및 이를 이용한 반도체 장치의금속배선 형성 방법
US20030068887A1 (en) Electroless plating process, and embedded wire and forming process thereof
KR100945503B1 (ko) 반도체 소자의 금속배선 형성방법
KR100545538B1 (ko) 반도체 소자의 도핑 영역과의 컨택트 제조 방법
KR100729905B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR100946036B1 (ko) 반도체 소자의 제조 방법
US20080067612A1 (en) Semiconductor Device Including Nickel Alloy Silicide Layer Having Uniform Thickness and Method of Manufacturing the Same
KR100414229B1 (ko) 티타늄나이트라이드막을 이용한 확산방지막과오믹콘택층의 동시 형성 방법
KR100743632B1 (ko) 반도체 소자의 제조방법
KR100774642B1 (ko) 반도체 소자의 구리배선 형성방법
KR100606246B1 (ko) 우수한 도포성과 낮은 비저항을 갖는 고순도 Ｃｏ 박막의형성방법과 이를 이용한 반도체 장치의 콘택 플러그 형성방법
JP2006179645A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20120801

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140731

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160801

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180731

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190731

Year of fee payment: 13