KR19980058200A - 반도체 메모리의 승압회로 - Google Patents

Abstract

본 발명은 반도체 메모리의 승압회로에 관한 것으로 종래의 회로는 외부 전원전압의 크기 변동에 따라 킥신호를 전송/차단하기 제어부를 사용하기 때문에 회로가 복잡해지는 문제점이 있었다. 본 발명은 이러한 종래의 문제점을 해결하기 위해 프리챠지시 외부 전원전압의 크기를 검출하는 전원전압검출수단과; 제어신호에 따라 킥신호(/Kick)를 반전출력하는 반전수단과; 상기 반전수단의 출력신호에 따라 충전되어 초기 프리챠지전압(VDD)을 승압하는 제1승압수단과; 상기 전원전압검출수단의 검출신호에 따라 충전되어 초기 프리챠지전압(VDD)을 승압 시키는 제2승압수단으로 구성한 반도체 메모리의 승압회로를 창안한 것으로, 이와같이 제어부없이, 외부 전원전압검출부의 검출신호만으로 승압전압을 조정할 수 있어 회로가 간단해 지고, 킥신호가 전원전압검출부의 검출신호보다 먼저 인에이블되기 때문에 승압동작이 빠르며, 전원전압검출부의 스피드가 느려도 승압동작은 일어나므로 전원전압검출부 및 기준전압회로의 설계가 용이하고, 전원전압검출부 및 기준 바이어스회로의 스탠바이 전류소비를 줄일 수 있는 효과가 있다.

Description

반도체 메모리의 승압회로

제1도는 종래 반도체 메모리의 승압회로도.

제2도는 본 발명의 일 실시예시도.

제3도는 ‘로우’외부전원전압(VCC)인 경우의 승압 곡선도.

제4도는 ‘하이’외부전원전압(VCC)인 경우의 승압 곡선도.

도면의 주요부분에 대한 부호의 설명

100 : 전원전압검출부

본 발명은 반도체 메모리의 승압회로에 관한 것으로, 특히 별도의 제어부 없이 외부 전원전압검출부의 검출신호만으로 외부 전원전압의 변동에 따라 프리챠지 전압을 적절히 승압할 수 있도록 한 반도체 메모리의 승압회로에 관한 것이다.

제1도는 종래 반도체 메모리의 승압회로도로서, 이에 도시된 바와 같이 프리챠지시 온되는 피모스트랜지스터(PM1)와; 프리챠지시 외부 전원전압(VCC)의 크기를 검출하는 전원전압검출부(10)와; 제어신호에 따라 킥신호(/Kick)를 전달하는 제1,제2인버터(X1,X2)와; 상기 전원전압검출부(10)의 검출신호에 따라 상기 제1,제2인버터(X1,X2)의 인에이블신호를 출력하는 제어부(20)와; 상기 제1,제2인버터(X1,X2)의 출력신호에 따라 충전되어 프리챠지 전압을 승압하는 제1,제2콘덴서(Ck1,Ck2)로 구성된다.

이와같이 구성된 종래 회로의 작용은 다음과 같다.

초기 프리챠지 시, 출력단자(Vout)의 전위는 전원전압(VCC) 레벨로 프리챠지 된다. 그러면 전원전압검출부(10)는 상기 외부 전원전압(VCC)의 크기를 검출한다.

이때 킥신호(/Kick)가 인가되면, 이는 제1,제2인버터(X1,X2)를 통해 제1,제2콘덴서(Ck1,Ck2)에 인가된다.

이로인해 상기 제1,제2콘덴서(Ck1,Ck2)가 충전되어 출력단자(Vout)의 전위는 아래 식과 같이 승압된다.

Vout = (Ck / Ck+CL) ΔV +V(o)

단, V(o)는 초기 프리챠지 전압, Ck=Ck1+Ck2

R=(Ck/Ck+CL) : 커플링비율 이다.

이와같이 커플링비율에 비례하여 승압되는데, 이때, 상기 전원전압검출부(10)의 검출결과 외부 전원전압(VCC)이 하이 전원전압이면, 제어부(20)는 제어신호를 출력하여 상기 제1,제2인버터(X1,X2)중 어느 하나를 디스에이블 시킨다.

이와같이 제1,제2콘덴서(Ck1,Ck2)의 캡(CAP)을 조정함으로써 외부 전원전압(VCC)의 변동에 대해서 안정되게 내부 전원전압을 조정할 수 있다.

이상에서 설명한 바와같이 종래의 회로는 외부 전원전압의 크기 변동에 따라 킥신호를 전송/차단하기 제어부를 사용하기 때문에 회로가 복잡해지는 문제점이 있었다.

본 발명의 목적은 이러한 종래의 문제점을 해결하기 위해 별도의 제어부 없이 전원전압검출부의 검출신호로 프리챠지 전압을 안정되게 승압할 수 있도록 한 반도체 메모리의 승압회로를 제공하는데 있다.

상기 본 발명의 목적을 달성하기 위한 반도체 메모리의 승압회로는 프리챠지시 외부 전원전압의 크기를 검출하는 전원전압검출수단과; 제어신호에 따라 킥신호(/Kick)를 반전출력하는 반전수단과; 상기 반전수단의 출력신호에 따라 충전되어 초기 프리챠지전압(VDD)을 승압하는 제1승압수단과; 상기 전원전압검출수단의 검출신호에 따라 충전되어 초기 프리챠지전압(VDD)을 승압 시키는 제2승압수단으로 구성한다.

이하, 본 발명의 작용 및 효과에 관하여 일 실시예를 들어 설명한다.

제2도는 본 발명의 일 실시예시도로서, 이에 도시한 바와같이 프리챠지신호(PRECH)에 의해 온되어 출력단자의 전압을 VDD전압으로 프리챠지시키는 엔모스트랜지스터(NM1)와; 프리챠지시 외부 전원전압(VCC)의 크기를 검출하는 전원전압검출부(100)와; 제어신호에 따라 킥신호(/Kick)를 반전출력하는 제1,제2인버터(X1,X2)와; 상기 제1,제2인버터의 출력신호에 따라 충전되어 초기 프리챠지전압(VDD)을 승압하는 제1,제2콘덴서(Ck1,Ck2)와; 상기 전원전압검출부(100)의 검출신호에 따라 충전되어 초기 프리챠지전압(VDD)을 승압 시키는 제3콘덴서(C3)로 구성한다.

상기 전원전압검출부(100)는 외부 전원전압(VCC)의 크기신호(LER)와 상기 제2인버터(X2)의 출력신호를 낸드조합하여 출력하는 낸드게이트(ND1)와; 상기 낸드게이트(ND1)의 출력신호를 반전출력하여 출력단자(OUT1)를 통해 출력함과 동시에 상기 제3콘덴서(C3)에 인가하는 제3인버터(X3)로 구성한다.

이와같이 구성한 본 발명의 일 실시예의 동작은 다음과 같다.

초기 프리챠지신호(PRECH)에 의해 엔모스트랜지스터(NM1)가 온되어 출력단자(OUT)의 전압은 VDD레벨이 된다. 이때, 킥신호(KICKB)가 인가되어 제1,제2인버터(X1,X2)를 통해 제1,제2콘덴서(C1,C2)에 인가된다.

이로인해 상기 제1,제2콘덴서(C1,C2)가 충전되어 프리챠지 전압을 승압된다.

이때, 외부 전원전압(VCC)이 하이 전원전압이면 외부 전원전압의 크기신호(LER)이 ‘하이’가 된다.

이에따라 상기 크기신호(LER)와 상기 제2인버터(X2)의 출력신호를 낸드조합하는 내드게이트(ND1)는 ‘로우’신호를 출력하고, 제3인버터(X3) 그 ‘로우’신호를 반전하여 ‘하이’신호로 출력단자(OUT1) 및 제3콘덴터(C3)에 인가한다.

이로인해 상기 제3인버터(C3)도 충전되어 프리챠지전압은 정상적인 전압으로 승압된다.

이를 그래프로 나타내면 제3도에 도시한 바와 같다.

그러나 외부 전원전압(VCC)이 하이 전원전압이면, 크기신호(LER)는 ‘로우’가 되어 낸드게이트(ND1)의 출력신호는 ‘하이’가 되고, 제3인버터(X3)의 출력신호는 ‘로우’가 되어 제3콘덴서(C3)는 충전되지 못한다.

따라서 프리챠지전압은 정상적인 승압전압보다 낮게 승압된다.

이를 그래프로 나타내면 제4도에 도시한 바와 같다.

이와같이 외부 전원전압(VCC)의 변동에 따라 내부 승압전압의 변동을 줄이기 위해 크기신호(LER)가 ‘하이’일 경우에만 승압전압을 낮게 하였다.

이상에서 상세히 설명한 바와같이 본 발명은 제어부 없이, 외부 전원전압검출부의 검출신호만으로 승압전압을 조정할 수 있어 회로가 간단해지고, 킥신호가 전원전압검출부의 검출신호보다 먼저 인에이블되기 때문에 승압동작이 빠르며, 전원전압검출부의 스피드가 느려도 승압동작은 일어나므로 전원전압검출부 및 기준전압회로의 설계가 용이하고, 전원전압검출부 및 기준 바이어스회로의 스탠바이 전류소비를 줄일 수 있는 효과가 있다.

Claims (3)

1. 프리챠지신호에 따라 출력단자의 전압을 VDD전압으로 프리챠지 시키는 프리챠지수단과; 프리챠지시 외부 전원전압의 크기를 검출하는 전원전압 검출수단과; 제어신호에 따라 킥신호(/Kick)를 반전출력하는 반전수단과; 상기 반전수단의 출력신호에 따라 충전되어 초기 프리챠지전압(VDD)을 승압하는 제1승압수단과; 상기 전원전압검출수단의 검출신호에 따라 충전되어 초기 프리챠지전압(VDD)을 승압 시키는 제2승압수단으로 구성한 것을 특징으로 하는 반도체 메모리의 승압회로.
2. 제1항에 있어서, 전원전압검출수단은 외부 전원전압의 크기신호(LER)와 상기 반전수단의 출력신호를 낸드조합하여 출력하는 낸드게이트(ND1)와; 상기 낸드게이트(ND1)의 출력신호를 반전출력하여 출력단자(OUT1)를 통해 출력함과 동시에 상기 제2승압수단에 인가하는 인버터(X3)로 구성한 것을 특징으로 하는 반도체 메모리의 승압회로.
3. 제1항에 있어서, 프리챠지시 출력단자의 전압은 VDD전압으로 프리챠지되는 것을 특징으로 하는 반도체 메모리의 승압회로.