KR100730707B1 - 반도체 장치의 제조 방법 - Google Patents

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하루키 이토
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세이코 엡슨 가부시키가이샤
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Abstract

본 발명의 목적은 도전층의 밀착성의 향상 및 마이그레이션의 방지를 도모하는 것에 있다. 반도체 장치의 제조 방법은 (a) 전극 패드(16) 및 패시베이션 막(18)을 가지는 반도체 기판(10)의 상방에 제 1 수지층(20b)을 형성하는 공정과, (b) 제 1 수지층(20b)을 경화하는 공정과, (c) 경화 후의 제 1 수지층(20)보다도 상승이 완만하게 되는 제 2 수지층(30a)을 제 1 수지층(20)의 적어도 근원부에 형성하는 공정과, (d) 제 2 수지층(30b)을 경화함으로써, 제 1 및 제 2 수지층(20, 30)을 포함하는 수지 돌기(40)를 형성하는 공정과, (e) 전극 패드(16)와 전기적으로 접속하고, 또한 수지 돌기(40)의 상방을 지나는 도전층(50)을 형성하는 공정을 포함한다.
전극 패드, 패시베이션 막, 수지 돌기, 도전층

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 본 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면.
도 2는 본 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면.
도 3은 본 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면.
도 4는 본 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면.
도 5는 본 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면.
도 6은 본 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면.
도 7은 본 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면.
도 8은 본 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면.
도 9는 본 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면.
도 10은 본 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면.
도 11은 도 10의 ⅩⅠ-ⅩⅠ선 단면도.
도 12는 도 10의 ⅩⅡ-ⅩⅡ선 단면도.
도 13은 본 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면.
도 14는 본 실시예에 따른 전자 장치를 도시한 도면.
도 15는 본 실시예에 따른 전자 기기를 도시한 도면.
도 16은 본 실시예에 따른 전자 기기를 도시한 도면.
도 17은 본 실시예의 변형예에 따른 반도체 장치의 제조 방법을 설명하는 도면.
도면의 주요 부분에 대한 부호의 설명
10…반도체 기판 16…전극 패드
17…산화층 18…패시베이션 막
20…제 1 수지층 30…제 2 수지층
40, 42…수지 돌기 50…도전층
60…수지 코어 범프 100…반도체 장치
120…제 1 수지층 130…제 2 수지층
140…수지 돌기
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
전기적 접속 신뢰성의 향상을 도모하기 위해서, 수지 돌기 상에 도전층이 형성된 수지 코어 범프를 외부단자로 하는 반도체 장치가 개발되어 있다(일본국 공개 특허 제2-272737호 공보 참조). 이에 의하면, 반도체 기판에 수지 돌기가 형성된 후에, 전극 패드로부터 수지 돌기 상에 이르는 도전층이 형성된다. 일반적으로, 도전층을 형성하는 공정에서는 전극 패드 상의 산화층을 제거하기 위해서 Ar역 스퍼터가 이루어진다. 그러나 Ar역 스퍼터를 실행하면, 그것에 의해 수지 돌기의 표 면의 탄화가 진행하고 그 결과 수지의 절연 저항이 저하하고, 마이그레이션이 야기되는 가능성이 있다. 또한 상술한 구조의 경우, 도전층은 입체적 형상을 하는 수지 돌기 상을 지나도록 형성되므로, 도전층의 박리 또는 단선의 방지를 도모하는 것이 요구된다.
본 발명의 목적은 도전층의 밀착성의 향상 및 마이그레이션의 방지를 도모하는 것에 있다.
(1) 본 발명에 따른 반도체 장치의 제조 방법은,
(a) 전극 패드 및 패시베이션 막을 가지는 반도체 기판의 상방에 제 1 수지층을 형성하는 공정과,
(b) 상기 제 1 수지층을 경화하는 공정과,
(c) 제 2 수지층을 상기 제 1 수지층의 적어도 근원부에 형성하는 공정과,
(d) 상기 제 2 수지층을 경화함으로써, 상기 제 1 및 제 2 수지층을 포함하는 동시에 경화 후에 상기 제 1 수지층보다도 상승이 완만하게 되는 수지 돌기를 형성하는 공정과,
(e) 상기 전극 패드와 전기적으로 접속하고, 또한 상기 수지 돌기의 상방을 지나는 도전층을 형성하는 공정을 포함한다.
본 발명에 의하면, 제 2 수지층을 형성함으로써, 수지 돌기의 상승을 완만하게 할 수 있으므로, 도전층의 박리 및 단선의 방지를 도모하고, 그 밀착성의 향상 을 도모할 수 있다.
또한, 본 발명에 있어서 특정한 A의 상방에 B가 설치되어 있다라는 것은, A위에 직접 B가 설치되어 있는 경우와 A위로 다른 것을 통해서 B가 설치되어 있는 경우를 포함하는 것이다. 이것은 이하의 발명에 있어서도 마찬가지이다.
(2) 이 반도체 장치의 제조 방법에 있어서,
상기 (e)공정에서,
상기 도전층을 형성하기 전에, Ar가스에 의해 상기 전극 패드의 표면으로부터 산화막을 제거하는 동시에, 상기 수지 돌기의 표면의 탄화(炭化)를 진행시키고,
상기 도전층을 형성한 후에, 상기 도전층을 마스크로 하여 상기 수지 돌기를 부분적으로 제거할 수도 있다.
이에 의하면, Ar가스에 의해 수지 돌기의 탄화가 진행하여 탄화층(또는 플라스마 중합층)이 형성되어도, 수지 돌기의 상승이 완만하게 형성되어 있어서, 이에 의해 수지 돌기에 탄화층 등을 남기지 않고 용이하게 제거할 수 있다. 특히, 탄화층 등은 수지 돌기의 근원부에 잔존하기 쉽지만, 본 발명에 의하면 수지 돌기의 근원부에 잔존하는 탄화층 등을 용이하게 제거할 수 있다.
(3) 이 반도체 장치의 제조 방법에 있어서,
상기 제 2 수지층의 경화 전의 수지 재료는 상기 제 1 수지층의 경화 전의 수지 재료보다도 상기 패시베이션 막에 대한 습윤성이 높을 수도 있다.
이에 의하면, 수지 돌기의 상승을 완만하게 형성하기 쉽다.
(4) 이 반도체 장치의 제조 방법에 있어서,
상기 (c)공정에서,
상기 제 2 수지층을 상기 제 1 수지층의 전체 둘레에 형성할 수도 있다.
(5) 이 반도체 장치의 제조 방법에 있어서,
상기 (c)공정에서,
상기 제 2 수지층을 상기 반도체 기판의 상방에 도포하고, 그 후 에칭함으로써 상기 제 1 수지층의 적어도 근원부에 형성할 수도 있다.
(6) 이 반도체 장치의 제조 방법에 있어서,
상기 (c)공정에서,
상기 제 2 수지층을 액적 토출법에 의해 형성할 수도 있다.
이하, 본 발명의 실시예에 대해서 도면을 참조해서 설명한다.
(반도체 장치의 제조 방법)
도 1 내지 도 l3은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면이다.
(1) 우선, 도 1 및 도 2에 나타낸 바와 같이 반도체 기판(10)을 준비한다. 반도체 기판(10)은, 예를 들면, 반도체 웨이퍼이다(도 1 참조). 그 경우, 반도체 기판(10)은 반도체 칩이 되는 복수의 칩 영역(12)을 가지고, 각각의 칩 영역(12)의 내부에 집적 회로(14)가 형성되어 있다. 즉, 반도체 기판(10)을 복수의 반도체 칩으로 분할하는 경우, 개개의 반도체 칩이 개개의 집적 회로(14)을 가지게 된다. 집적 회로(14)는 적어도 트랜지스터 등의 능동소자를 포함한다. 칩 영역(12)은, 예를 들면, 평면에서 보았을 때 사각형 형상(예를 들면 장방형)을 하고 있다. 각 각의 칩 영역(12)에는 복수의 전극 패드(예를 들면 알루미늄 패드)(16)가 형성되어 있다. 복수의 전극 패드(16)는 칩 영역(12)의 대향하는 2변(예를 들면 긴변측의 2변) 또는 4변에 따라 배열되어 있어도 된다. 그 경우, 각 변에 1열 또는 복수열의 전극 패드(16)가 배열되어 있다. 전극 패드(16)가 칩 영역(12)의 단부에 배열되어 있는 경우, 집적 회로(14)는 복수의 전극 패드(16)에 의해 둘러싸여진 중앙부에 형성되어 있어도 된다. 또는, 전극 패드(16)는 집적 회로(14)와 평면에서 보아서 겹치는 영역에 형성되어 있어도 된다. 전극 패드(16)는 내부 배선(도시 생략)에 의해 집적 회로(14)와 전기적으로 접속되어 있다.
반도체 기판(1O)의 표면(집적 회로(14)의 형성면)에는 패시베이션 막(보호막)(18)이 형성되어 있다. 패시베이션 막(18)은 무기계 또는 유기계의 어느 하나로부터 형성해도 되고, 예를 들면, 실리콘 산화막, 실리콘 질화막의 적어도 1층에 의해 형성할 수 있다. 패시베이션 막(18)에는 전극 패드(16)를 개구하는 개구부(19)가 형성되어 있다. 개구부(19)에 의해, 전극 패드(16)의 적어도 일부(예를 들면 중앙부만)가 노출되어 있다. 또한, 전극 패드(16) 위에는, 많은 경우, 산화층(17)이 형성되어 있다. 산화층(17)은, 예를 들면 자연 산화에 의한 것이며 전극 패드(16)의 표면을 피복하고 있다.
(2) 다음에는 도 3 내지 도 6 에 나타낸 바와 같이 제 1 수지층(20)을 형성한다.
제 1 수지층(20)은 반도체 기판(10) 상(상세하게는 패시베이션 막(l8)상)이며, 평면에서 보아서 전극 패드(16)와 다른 영역에 형성할 수 있다. 제 1 수지 층(20)의 형성 영역은 한정되는 것은 아니지만, 예를 들면 소정의 폭을 가지는 직선 형상으로 형성할 수 있다. 그 경우, 반도체 기판(10)의 칩 영역(12)의 경계 (예를 들면 장변 방향)에 따라(예를 들면 평행하게) 연장하도록 형성할 수 있다.
구체적으로는, 우선, 도 3에 나타낸 바와 같이 감광성의 제 1 수지층(20a)을 예를 들면 스핀 코팅법에 의해 반도체 기판(10) 위에 도포한다. 그 후에 도 4에 나타낸 바와 같이 개구부(24)를 가지는 마스크(22)를 반도체 기판(10) 위에 배치하고, 광 에너지(26)를 조사해서 노광을 실행한다. 제 1 수지층(20a)으로서, 광 에너지(26)의 조사 부분에서 현상액의 용해성이 감소하는 네거티브형을 사용한 경우에는, 마스크(22)의 개구부(24)로부터 노출하는 영역에만 수지를 남길 수 있다. 또한, 반대로, 제 1 수지층(20a)으로서, 광 에너지(26)의 조사 부분에서 현상액의 용해성이 증가하는 포지티브형을 사용한 경우에는, 마스크(22)에 의해 덮여진 영역에만 수지를 남길 수 있다. 그 후에 현상 공정을 행함으로써, 도 5에 나타낸 바와 같이, 제 1 수지층(20b)을 소정의 형상으로 패터닝 할 수 있다.
여기에서, 제 1 수지층(20)의 수지 재료의 일례로서는, 폴리이미드 수지, 아크릴 수지, 페놀 수지, 에폭시 수지, 실리콘 수지, 변성 폴리이미드 수지 등의 탄성 수지 재료를 들 수 있다. 또한 제 1 수지층(20)은, 예를 들면, 벤젠환 및 그것이 축합된 환을 가지는 유기 화합물의 방향족 화합물인 폴리이미드, 폴리벤조오키사졸, 벤조시쿠로부텐 또는 에폭시 등일 수 있다.
그 후에, 도 6에 나타낸 바와 같이 제 1 수지층(20b)을 경화한다. 상세하게는, 제 1 수지층(20b)을 가열함으로써, 수지를 용융시켜, 그 후에 경화 수축시킨 다. 그 경우의 경화 조건은, 제 1 수지층(20)의 경화 수축을 완료시키는 조건이여도 되고, 완료에 이르지 않고 적어도 경화 수축을 개시시키는 조건이여도 된다. 후자의 경우, 후술의 재차 경화 공정에 의해, 제 1 수지층(20)의 경화 수축을 완료시킬 수 있다. 패터닝 후의 제 1 수지층(20b)이 복수의 평면에 의해 구성되어 있을 경우(예를 들면 대략 직방체 형상을 할 경우), 경화 공정에 의해 표면이 곡면이 되는 제 1 수지층(20)을 형성할 수 있다. 예를 들면, 제 1 수지층(20)을 단면이 대략 반원 형상이 되도록 형성할 수 있다. 그 경우, 제 1 수지층(20)의 근원부는 반도체 기판(10)의 윗면으로부터 대략 수직하게 상승하도록 형성되어 있다.
(3) 다음에는 도 7 내지 도 9에 나타낸 바와 같이 제 2 수지층(30)을 형성한다.
제 2 수지층(30)은 최종적인 수지 돌기(40)가 경화 후의 제 1 수지층(20)보다도 상승이 완만하도록 제 1 수지층(20)의 적어도 근원부에 형성한다. 제 2 수지층(30)은 최종적인 경화 후의 형상에서 제 1 수지층(20)보다도 상승이 완만하면 되고, 그것에 따라 경화 전의 도포 형상 및 도포 영역을 적당하게 조정할 수 있다.
구체적으로는, 예를 들면 도 7에 나타낸 바와 같이, 제 2 수지층(30a)을 예를 들면 스핀 코팅법에 의해 반도체 기판(10) 위에 도포한다. 제 2 수지층(30a)은 제 1 수지층(20)을 피복하도록 도포하고, 예를 들면 반도체 기판(10)의 전체 면에 도포할 수 있다. 그 후에 산소(O2) 플라즈마(32) 등으로 에칭 처리(애싱 처리, 플라스마 처리)를 실행한다. 이렇게 해서, 도 8에 나타낸 바와 같이 제 2 수지층 (30b)을 제 1 수지층(20)의 적어도 근원부에 형성할 수 있다. 제 2 수지층 (30b)은 제 1 수지층(20)의 근원부에만 형성해도 되고, 그 근원부 및 정상부를 포함하는 전체를 덮도록 형성해도 된다. 결국, 제 2 수지층(30b)은 제 1 수지층(20)의 근원부에서 외측의 패시베이션 막(18) 위에 퍼지도록 형성된다. 제 2 수지층(30b)은 평면에서 보아서 제 1 수지층(20)의 전체 둘레에 형성할 수 있다.
변형예로서, 제 2 수지층(30a)을 액적 토출법(예를 들면 잉크젯법)에 의해 형성해도 된다. 이에 의하면, 제 2 수지층(30a)을 필요한 영역에만 직접 토출할 수 있다. 특히, 잉크젯법에 의하면 잉크젯 프린터용에 실용화된 기술을 응용함으로써, 고속으로 또한 잉크(수지 재료)를 낭비 없이 경제적으로 설치할 수 있다.
여기에서, 제 2 수지층(30)의 수지 재료로서는 상술한 제 1 수지층(20)에서 설명한 내용을 적용할 수 있다. 예를 들면, 경화 후의 제 1 및 제 2 수지층 (20, 30)은 동일 수지이어도 된다. 또한, 제 2 수지층(30)의 경화 전 (도포시의 제 2 수지층(30a))의 수지 재료는 제 1 수지층(20)의 경화 전(도포시의 제 1 수지층 (20a))의 수지 재료보다도 패시베이션 막(18)에 대한 습윤성이 높은(점성이 낮은)것이어도 된다. 이에 따라 제 2 수지층(30)을 제 1 수지층(20)의 근원부로부터 패시베이션 막(18) 위에 완만하게 경사지게 형성할 수 있다. 또한, 수지 재료의 습윤성은 함유된 첨가제 등을 조정함으로써 적당하게 조정할 수 있다.
그 후에, 도 9에 나타낸 바와 같이 제 2 수지층(30b)을 경화한다. 상세하게는, 제 2 수지층(30b)을 가열함으로써, 수지를 용융시켜, 그 후에 경화 수축시킨다. 제 1 수지층(20)의 경화 수축이 완료되지 않은 경우에는, 본 공정에 의해 제 1 수지층(20)의 경화 수축을 완료시킬 수 있다. 이렇게 해서, 경화 후의 제 1 및 제 2 수지층(20, 30)에 의해 수지 돌기(40)를 형성할 수 있다.
수지 돌기(40)의 단면은 대략 반원 형상을 하고 있어, 상승이 완만한 경사면을 갖게 형성되어 있다. 수지 돌기(40)의 상승 각도(상승 근방의 경사면의 접선과 패시베이션 막(18)의 표면이 이루는 각도(소위 접촉각)) θ는, 적어도 θ<90°(최적으로는 θ≒0°)이다. 또한, 수지 돌기(4O)의 상승은 바깥 방향(비스듬한 윗방향)으로 오목 형상이 되도록 만곡하여 형성되어 있다. 상술한 바와 같이, 제 2 수지층(30)을 제 1 수지층(20)의 전체 둘레에 형성한 경우(도 11 참조)에는, 수지 돌기(40)의 전체 둘레에서 상승이 완만한 경사면을 갖게 형성할 수 있다. 이에 따라, 후술의 도전층(50)을 높은 밀착성을 갖게 모든 방향으로부터 수지 돌기(40) 위에 연장시킬 수 있다.
(4) 다음에는, 도 10 내지 도 12에 나타낸 바와 같이 전극 패드(16)와 전기적으로 접속하고, 또한 수지 돌기(40) 상을 지나는 도전층(50)을 형성한다. 또한, 도 10은 도전층의 형성 공정 후의 부분 평면도이며, 도 11은 도 10의 XI-XI선 단면도이며, 도 12는 도 10의 XII-XII선 단면도이다.
우선, 도전층(50)을 형성하기 전에, 전극 패드(16) 상의 산화층(17)을 제거한다. 산화층(17)은, 예를 들면, 자연 산화에 의해 성장한 것이거나 상술한 수지의 경화 공정에 의해 성장한 것이다. 산화층(17)의 제거 방법으로서, 예를 들면 Ar가스의 역 스퍼터를 적용할 수 있다. Ar가스의 역 스퍼터를 반도체 기판(1O)의 전체 면에 실행하면, 이에 따라 수지 돌기(4O)의 표면의 탄화가 진행한다. 즉, 수 지 돌기(4O)의 표면에 탄화층 또는 탄화층에 이르기 전의 층(예를 들면 플라스마 중합층)이 형성된다. 또한, 본 실시예는 이에 의해 탄화층 등이 형성되는 경우에 특히 유익하다.
도전층(50)은 스퍼터법 또는 증착법에 의해 도전박을 성막하고, 그 후에 도전박을 패터닝함으로써 형성할 수 있다. 도전층(50)은, 예를 들면, 하지가 되는 제 1층(예를 들면 TiW층)(52)과 그 위의 제 2층(예를 들면 Au층)(54)으로 이루어지는 복수층에 의해 형성할 수 있다. 그 경우, 도전박을 제 1 및 제 2층(52, 54)에 의해 형성하고, 레지스트를 마스크로 하여 에칭에 의해 제 2층(54)을 패터닝하고, 패터닝 후의 제 2층(54)을 마스크로 하여 제 1층(52)을 패터닝해도 된다. 하지가 되는 제 1층(52)은 금속확산 방지, 밀착성 향상 또는 도금층으로서 이용할 수 있다. 변형예로서, 하지가 되는 제 1층(52)을 스퍼터법 또는 증착법에 의해 형성하고 그 위의 제 2층(54)을 무전해 도금 또는 전기 도금에 의해 형성할 수도 있다. 이에 따라 제 2층(54)을 용이하게 두텁게 형성할 수 있다. 또는, 도전층(50)은 단일층(예를 들면 Au층)에 의해 형성할 수도 있다. 또한, 도전층(50)의 재질은 상술에 한정되지 않고, 예를 들면 Cu, Ni, Pd, Al, Cr 등을 사용할 수 있다.
도전층(50)은 전극 패드(16)와 수지 돌기(40)의 사이를 전기적으로 접속하는 배선층이다. 도전층(50)은 적어도, 전극 패드(16) 상, 패시베이션 막(18) 상, 및 수지 돌기(40) 상을 지나도록 형성한다. 본 실시예에서는, 수지 돌기(40)의 상승이 완만하게 형성되어 있으므로, 도전층(50)의 밀착성의 향상을 도모할 수 있다. 그 때문에 도전층(50)의 박리 및 단선의 방지를 도모할 수 있다. 도 11에 나타낸 예에서는, 도전층(50)을, 수지 돌기(40) 상을 넘고, 또한 패시베이션 막(18) 위에 이르도록 형성한다. 바꿔 말하면, 도전층(50)을 수지 돌기(40)로부터 복수 방향 (예를 들면 반대 방향)으로 분기하여 패시베이션 막(18) 위에 이르도록 형성한다. 이에 따라, 도전층(50)의 하지에 대한 밀착성의 향상을 한층 더 도모할 수 있다. 또한, 도전층(50)은 수지 돌기(40) 위에 형성되어 있는 전기적 접속부(56)를 가진다.
도 12 및 도 13 에 나타낸 바와 같이 도전층(50)을 형성한 후에, 도전층(50)을 마스크로 하여 수지 돌기(4O)를 부분적으로 제거해도 된다. 이에 따라, 예를 들면 실장시에 있어서의 접착제의 배출성의 향상을 도모할 수 있다. 예를 들면, 수지 돌기(4O)가 소정의 폭을 가지는 직선 형상으로 형성되어, 수지 돌기(40)의 길이 방향으로 복수의 전기적 접속부(56)가 소정 간격을 두어서 배열되어 있을 경우, 인접하는 전기적 접속부(56) 상호 간의 사이로부터 노출하는 부분을 이방성의 에천트(예를 들면 산소 플라즈마)(58)에 의해 에칭해서 제거한다. 그 경우, 패시베이션 막(18)의 손상을 방지하기 위해서, 인접하는 전기적 접속부(56) 상호 간의 사이에 수지의 잔사(殘渣)(44)를 설치하도록 에칭할 수 있다. 본 실시예에 의하면, 수지 돌기(40)의 상승이 완만해져 있기 때문에, 수지 돌기(40)의 근원부에 이방성의 에천트가 진입하기 쉬워져, 이에 따라 수지 돌기(4O)의 근원부에 형성되는 탄화층 등을 종래에 비하여 용이하게 제거할 수 있다. 따라서, 탄화층 등에 기인하는 마이그레이션을 방지하여 신뢰성의 향상을 도모할 수 있다.
이렇게 해서, 복수의 수지 코어 범프(60)를 가지는 반도체 장치(100)를 제조 할 수 있다. 수지 코어 범프(60)는 반도체 기판(10)의 일방의 면(집적 회로(14)의 형성면)에 형성되어 수지 돌기(42)와, 수지 돌기(42) 위에 형성된 전기적 접속부 (56)를 포함한다. 이에 의하면, 수지 돌기(42)가 코어가 되어 그 자체가 탄력성을 가지므로, 실장시에 있어서의 응력 완화 기능이나 전기적 접속 신뢰성의 향상을 도모할 수 있다. 또한, 본 실시예에 따른 반도체 장치는 상술한 반도체 장치의 제조 방법의 내용으로부터 도출된 구성을 가진다.
(전자 기기)
도 14는 본 발명의 실시예에 따른 전자 장치를 도시한 도면이다. 전자 장치(예를 들면 표시 장치)(10OO)는 반도체 장치(1O0)를 포함한다. 도 14에 나타낸 예에서는, 전자 장치(1000)는 반도체 장치(100)와 수지 필름 등으로 이루어진 제 1 기판(200)과 유리 등으로 이루어진 제 2 기판(300)을 포함한다. 반도체 장치(100)는, 예를 들면 제 1 기판(200)에 페이스 다운 실장되어, 상세하게는, 제 1 기판(200)에 형성된 배선 패턴과 반도체 장치(100)의 수지 코어 범프(60)가 전기적으로 접속되어 있다. 반도체 장치(100)와 제 1 기판(200)의 사이에는 도면에 나타나 있지 않은 절연성 접착제(예를 들면 NCF(Non Conductive Film) 또는 NCP(Non Conductive Paste))가 설치되어 있다. 또는, 제 1 기판(200)을 생략하고 반도체 장치(100)를 제 2 기판(300)에 페이스 다운 실장할 수도 있다. 전자 장치(1000)의 예로서는, 예를 들면 액정 디스플레이, 플라즈마 디스플레이, EL(Electrical Luminescence) 디스플레이 등을 들 수 있다. 또한, 도 15에서는 본 발명의 실시예에 따른 전자 기기의 일례로서 노트형 PC가 도시되고, 도 16에서는 휴대전화가 도 시되고 있다.
(변형예)
도 17은 본 발명의 실시예의 변형예에 따른 반도체 장치의 제조 방법을 설명하는 도면이다. 본 변형예에서는 수지 돌기(14O)의 형태가 상술과 다르다.
제 1 및 제 2 수지층(120, 130)의 형성 공정의 상세한 것은 상술한 내용을 적용할 수 있다. 다만, 본 변형예에서는 도전층(50)의 형성 공정 전에 있어서, 각각의 전극 패드(16)에 대하여 어느 하나의 수지 돌기(140)가 대응되도록 서로 이간시켜서 복수의 수지 돌기(140)를 형성한다. 예를 들면, 제 1 수지층(120)은 원기둥 형상으로 패터닝 한 후, 경화 공정에 의해 반구 모양으로 형성할 수 있다. 제 2 수지층(130)은 각각의 제 1 수지층(120)의 전체 둘레에 형성할 수 있다.
도전층(50)은, 예를 들면, 어느 1개의 전극 패드(16)와 어느 1개의 수지 돌기(140) 사이를 전기적으로 접속한다. 그 경우, 도전층(50)은 1개의 수지 돌기(14O)의 일부만을 덮도록 형성해도 되고, 그 전부를 덮도록 형성해도 된다. 전자의 경우, 수지 돌기(14O)의 일부가 노출함으로써 외력이 개방되므로, 실장시의 전기적 접속부(56)(도전층(50))의 크랙을 방지할 수 있다.
또한, 본 변형예에 있어서는 수지 돌기(140)를 미리 각각 이간해서 형성하므로, 상술한 예와 같이 도전층(50)을 형성한 후에 수지 돌기의 부분적인 제거 공정을 생략할 수 있다.
본 변형예의 그 밖의 상세한 것은 상술한 내용을 적용할 수 있고, 본 변형예에 있어서도 상술한 효과를 얻을 수 있다.
본 발명은, 상술한 실시예에 한정되지 않고 여러 변형이 가능하다. 예를 들면, 본 발명은 실시예에서 설명한 구성과 실질적으로 동일한 구성(예를 들면 기능, 방법 및 결과가 동일한 구성, 혹은 목적 및 결과가 동일한 구성)을 포함한다. 또한, 본 발명은 실시예에서 설명한 구성의 본질적이지 않은 부분을 바꿔 놓은 구성을 포함한다. 또한, 본 발명은 실시예에서 설명한 구성과 동일한 작용 효과를 얻을 수 있는 구성 또는 동일한 목적을 달성할 수 있는 구성을 포함한다. 또한, 본 발명은 실시예에서 설명한 구성에 공지 기술을 부가한 구성을 포함한다.
본 발명에 따르면, 도전층의 밀착성 향상 및 마이그레이션의 방지를 도모할 수 있다.

Claims (6)

  1. (a) 전극 패드 및 패시베이션 막을 가지는 반도체 기판의 상방에 제 1 수지층을 형성하는 공정과,
    (b) 상기 제 1 수지층을 경화하는 공정과,
    (c) 제 2 수지층을 상기 제 1 수지층의 적어도 근원부에 형성하는 공정과,
    (d) 상기 제 2 수지층을 경화함으로써, 상기 제 1 및 제 2 수지층을 포함하는 동시에 경화 후의 상기 제 1 수지층보다도 상승이 완만하게 되는 수지 돌기를 형성하는 공정과,
    (e) 상기 전극 패드와 전기적으로 접속하고, 또한 상기 수지 돌기의 상방을 지나는 도전층을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 (e)공정에서,
    상기 도전층을 형성하기 전에, Ar가스에 의해 상기 전극 패드의 표면으로부터 산화막을 제거하는 동시에 상기 수지 돌기의 표면의 탄화(炭化)를 진행시키고,
    상기 도전층을 형성한 후에, 상기 도전층을 마스크로 하여 상기 수지 돌기를 부분적으로 제거하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 2 수지층의 경화 전의 수지 재료는 상기 제 1 수지층의 경화 전의 수지 재료보다도 상기 패시베이션 막에 대한 습윤성이 높은 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 (c)공정에서,
    상기 제 2 수지층을 상기 제 1 수지층의 전체 둘레에 형성하는 반도체 장치의 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 (c)공정에서,
    상기 제 2 수지층을 상기 반도체 기판의 상방에 도포하고, 그 후 에칭함으로써 상기 제 1 수지층의 적어도 근원부에 형성하는 반도체 장치의 제조 방법.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 (c)공정에서,
    상기 제 2 수지층을 액적 토출법에 의해 형성하는 반도체 장치의 제조 방법.
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