KR100730090B1 - 동기정류기를 포함한 플라이백 회로 - Google Patents

Abstract

본 발명은 동기정류기를 포함한 플라이백 회로에 관한 것으로, 상기 플라이백 회로는, 펄스폭 변조신호에 따라 스위칭 동작을 하는 스위치와, 상기 스위치의 스위칭 동작에 따라 일차측 전압을 이차측으로 유도시키는 트랜스와, 상기 트랜스의 이차측 출력전압을 정류하는 동기정류기를 구비한 플라이백 회로에 있어서, 상기 트랜스의 이차측에 연결되고, 상기 트랜스의 이차측 전압 또는 상기 트랜스의 이차측 전류를 입력으로 하는 랫치를 포함하며, 상기 랫치에서 출력된 전압을 상기 동기정류기의 온/오프 신호로 제공하는 동기정류기 드라이버; 및 상기 동기정류기 드라이버에 연결되어 상기 동기정류기 드라이버에서 제공되는 온/오프 신호에 의해 상기 이차측 전압을 정류하는 동기정류부;를 포함하는 것을 특징으로 한다. 이러한 본 발명은, 랫치의 출력을 동기정류기의 온/오프 신호로 이용함에 따라 전압과 전류 정보 모두를 이용할 수 있으므로 전력변환효율을 향상시킬 수 있으며, 회로를 보다 용이하게 구현할 수 있는 효과가 있다.

플라이백 회로, 동기정류기, 동기정류기 드라이버, 랫치, 미분회로

Description

동기정류기를 포함한 플라이백 회로{FLYBACK CIRCUIT COMPRISING SYNCHRONOUS RECTIFIER}

도 1a 및 도 1b는 동기정류기 정류방식이 사용된 일반적인 플라이백 회로도로서,

도 1a는 동기정류기 플라이백 회로의 기본 회로도이고,

도 1b는 도 1a의 회로에 대한 등가 회로도이며,

도 2 및 도 3은 도 1a 및 도 1b에 도시된 회로의 각부 동작에 대한 이론적인 파형을 나타낸 그래프로서,

도 2는 도 1a 및 도 1b에 도시된 회로가 중저 부하에서 동작하는 경우의 각부 파형도이고

도 3은 도 1a 및 도 1b에 도시된 회로가 최대부하에서 동작하는 경우의 각부 파형도이며,

도 4는 종래 기술의 동기정류기를 포함한 플라이백 회로도이고,

도 5는 도 4에 도시된 회로의 각부 동작에 대한 이론적인 파형을 나타낸 그래프이고,

도 6은 도 4에 도시된 회로의 각부 동작에 대한 실제적인 파형을 나타낸 그 래프이고,

도 7은 종래 기술의 동기정류기를 포함한 플라이백 회로의 상세 회로도이고,

도 8은 본 발명의 동기정류기를 포함한 플라이백 회로의 기본 회로도이고,

도 9는 도 8의 기본 회로도의 일실시예를 나타낸 회로도이고,

도 10은 도 9의 회로가 정상상태 동작시 각부 전압 파형도이고,

도 11은 본 발명의 각부 동작 파형에 대한 시뮬레이션 결과를 나타낸 그래프이고,

도 12는 종래 기술과 본 발명의 출력전류에 대한 전력변환효율을 나타낸 그래프이다.

*도면의 주요 부호에 대한 설명*

800 : 동기정류기 드라이버 801 : 랫치

802 : 미분회로부 803 : 전압변환부

804 : 일정이득 변환회로 805 : 동기정류부

Qm : 스위치 Q_S : 동기정류기

CT : 전류변압기 T : 트랜스

본 발명은 동기정류기를 포함한 플라이백 회로에 관한 것으로, 상기 플라이백 회로는, 랫치의 출력을 동기정류기의 온/오프 신호로 이용함에 따라 전압과 전류 정보 모두를 이용할 수 있으므로 전력변환효율을 향상시킬 수 있으며, 회로를 보다 용이하게 구현할 수 있는 플라이백 회로에 관한 것이다.

최근의 전자 및 전기 기기는, 소비자가 요구하는 기능이 점점 증가하고 있으며, 그 해결책으로 마이컴(Micom)과 마이크로 프로세서(Micro Processor)가 사용되면서 더욱더 디지털화 되어가고 있다.

따라서, 다양한 소비자의 요구에 알맞은 적절한 서비스를 제공하기 위해서는 각 제품에 소형 및 고효율의 전원공급장치가 절실히 요구되고 있다.

이에 따라, 제조 가격이 저렴해지면서 한 개의 자성소자를 사용하여 부품 구성 수가 적고 이로 인해 소형화가 가능한 플라이백(Flyback)형 전원장치가 전원장치의 기본 회로 방식으로 널리 사용되고 있다.

일반적으로 플라이백형 컨버터에서 사용되는 정류방식에는 다이오드를 사용하는 다이오드 정류방식과 반도체 스위치 등을 사용하는 동기정류기(Synchronous rectifier) 정류방식이 있다.

그러나, 전자기기 등에서 낮은 전원전압 및 높은 출력전류를 요구하는 것이 최근의 추세이므로, 출력전류에 비례하여 전력손실이 발생되는 다이오드 정류방식은 소비자가 요구하는 소형화 및 고효율의 조건을 만족시킬 수 없는 단점을 가진다.

따라서, 최근에는 다이오드 정류방식 대신에 전류에 의한 도통 손실을 줄일 수 있는 동기정류기 정류방식이 많이 사용되고 있다.

앞서 언급한 동기정류기 정류방식이 사용된 일반적인 플라이백 회로는 도 1a 및 도 1b에 도시되어 있으며, 도 2 및 도 3은 도 1a 및 도 1b에 도시된 회로의 각부 동작에 대한 이론적인 파형을 나타낸 그래프이다.

이때, 도 1a는 동기정류기 플라이백 회로의 기본 회로도를 나타낸 것으로, 여기서, Q₁으로 표시된 것이 동기정류기 플라이백 회로의 주스위치를 나타내며, Q₂는 동기정류기로 사용된 스위치를 나타낸다.

또한, 도 1b는 도 1a의 회로에 대한 등가회로도를 나타낸 것으로, 상기 도 1b에서는 스위치의 등가 커패시터(C_D, C_S)와 변압기의 누설인덕턴스(L_IK)를 나타내었으며, 변압기의 2차측 회로를 변압기의 권선비를 고려하여 1차측으로 반영하였다.

한편, 도 2는 도 1a 및 도 1b에 도시된 회로가 중저 부하에서 동작하는 경우의 각부 파형도를 나타내며, 도 3은 도 1a 및 도 1b에 도시된 회로가 최대부하에서 동작하는 경우의 각부 파형도를 나타낸다.

도 2 및 도 3에서 도시한 바와 같이, 일반적인 동기정류기 플라이백 회로의 동기정류기에는 시간 t₂에서 t₃ 사이에 전류가 흐르게 되므로, 이 시간 동안은 동기정류기가 턴 온 되도록 외부에서 제어해야 한다.

도 4는 종래 기술의 동기정류기를 포함한 플라이백 회로도를 나타낸 것으로 서, 도 4에 도시된 바와 같이, 상기 플라이백 회로는 스위치(Qm), 트랜스(T), 동기정류기 드라이버(400), 동기 정류부(404)를 포함하고 있다.

여기서, 상기 동기정류기 드라이버(400)는, 상기 트랜스(T)의 이차측 전류(i_D1)를 일정이득의 전압(V_R2)으로 변환하여 출력하는 전압변환부(402)와 동기정류기(Q_S)를 충분히 구동시킬 수 있는 전력을 제공하는 게이트 드라이버(401)로 구성되어 있다.

이때, 상기 전압변환부(402)는, 트랜스(T) 이차측 전류를 전압으로 변환하는 전류변압기(CT)와 다이오드(D₁) 및 저항(R₂)로 구성되어 상기 변환된 전압을 일정이득으로 변환하는 일정이득 변환회로(403)를 포함하고 있다.

도 4에 도시된 플라이백 회로는, 전류변압기 CT를 사용하기 때문에 전류연속모드(Continuous Current Mode; 이하 CCM)와 전류불연속모드(Discontinuous Current Mode; 이하 DCM) 모두에 사용할 수 있다는 장점이 있다.

도 5는 도 4에 도시된 회로의 각부 동작에 대한 이론적인 파형을 나타낸 그래프로서, 도 4에 도시된 회로의 모든 소자들이 이상적으로 동작하는 경우에는 도 5와 같은 동작 파형을 기대할 수 있다.

즉, 도 4의 플라이백 회로가 DCM에서 동작하는 경우, 스위치(Qm)가 온 오프를 반복하게 되면, 스위치(Qm) 및 동기정류기(Q_S)의 상태에 따라 스위치 전압(Vsw) 과 동기정류기(Q_S) 전압(V_D)이 상기 스위치(Qm) 및 동기정류기(Q_S)에 인가되고, 이에 따라 트랜스(T) 2차측에 전류(i_D1)가 흐르게 된다.

상기 2차측 전류(i_D1)가 이상적인 전류변압기(CT)와 다이오드(D₁) 및 저항(R₂)으로 구성된 전압변환부(402)를 통과하게 되면 펄스 형태의 구동전압 파형(V_GS)이 얻어지게 되며, 이때, 동기정류기(Q_S)를 구동할 정도의 충분한 전력 구동을 위해서 게이트 드라이버(401)를 추가할 수도 있다.

그러나, 도 4에 도시된 회로의 모든 소자들이 실제적으로 도 5에 도시된 파형대로 동작하지 못하기 때문에 예상하지 못한 동작을 일으키는 경우가 있다.

즉, 도 6은 도 4에 도시된 회로의 각부 동작에 대한 실제적인 파형을 나타낸 그래프로서, 도 6에 도시한 바와 같이, 동기정류기(Q_S)에 흐르는 트랜스(T) 이차측 전류(i_D1)는 트랜스(T)의 기생 인덕턴스 등의 영향으로 수직으로 상승하지 못하고, 일정한 기울기로 상승한 후에 하강하므로, 상기 이차측 전류(i_D1)가 동기정류기(Q_S)의 문턱전압(Vth)에 이를 때까지는 상기 구동전압(V_GS) 파형은 시간 t_d1만큼 지연되며, 마찬가지로 상기 문턱전압(Vth)에서 하강할 때에도 시간 t_d2 만큼 지연된다.

이에 따라, 동기정류기(Q_S)는 지연된 시간(t_d1, t_d2)동안은 동작할 수 없으므로, 전력변환효율이 저하되는 문제점이 있었다.

또한, 도 7은 종래 기술의 동기정류기를 포함한 플라이백 회로의 상세 회로도를 나타낸 것으로, 도 7에서 도시한 바와 같이, 종래의 동기정류기(M1)를 구동시키기 위해서는 트랜스(T1)에 추가로 권선된 보조전원용 보조권선(710)과 전류변압기(CT), 그리고 전류 구동을 위한 비교기(720) 등으로 구성된 복잡한 구동회로(700) 등이 필요하므로, 그 회로 구현이 용이하지 않은 문제점이 있었다.

또한, 보조전원의 전압이 트랜스(T1)의 보조권선(710)에 의해 공급되므로 회로의 동작 상태에 따라 보조권선(710)에 유기되는 유기전압이 변동하는 경우 안정된 구동전압을 확보할 수 없는 문제점이 있었다.

또한, 종래에는 안정된 동기정류기(M1) 구동전압을 확보하기 위해서 안정화 회로 또는 대용량의 전해 캐패시터(C1, C2, C6, C9) 등이 요구되었으므로, 인쇄회로기판(Printed Circuit Board ; 이하 PCB)을 효율적으로 이용할 수 없는 문제점이 있었다.

아울러, 종래의 플라이백 회로의 사용된 동기정류기는 턴 오프 전압과 턴 온 전류의 교차가 큰 하드 스위칭(Hard Switching)을 하므로 전력변환손실이 크고, 이에 따라 전력변환효율이 떨어지는 문제점이 있었다.

본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로, 랫치(Latch)의 출력을 동기정류기의 온/오프 신호로 이용함에 따라 전압과 전류 정보 모두를 이용할 수 있으므로 전력변환효율을 향상시킬 수 있으며, 회로를 보다 용이하게 구현할 수 있는 동기정류기를 포함한 플라이백 회로를 제공하는데 그 목적이 있다.

또한, 본 발명은, 전압과 전류 정보 모두를 이용하여 동기정류기의 온/오프 신호를 제공할 수 있으므로 높은 신뢰성을 확보할 수 있으며, 이에 따라 PCB를 효율적으로 이용할 수 있는 동기정류기를 포함한 플라이백 회로를 제공하는데 다른 목적이 있다.

아울러, 본 발명은, 미분회로부를 이용하여 동기정류기의 스위칭 기울기를 조절할 수 있으므로 온/오프 속도를 증가시킬 수 있으며, 이에 따라, 온/오프 손실을 감소시키고 전력변환효율 또한 향상시킬 수 있는 동기정류기를 포함한 플라이백 회로를 제공하는데 또 다른 목적이 있다.

본 발명의 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허청구범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.

상기 목적을 달성하기 위한 본 발명에 의한 플라이백 회로는, 펄스폭 변조신호에 따라 스위칭 동작을 하는 스위치와, 상기 스위치의 스위칭 동작에 따라 일차측 전압을 이차측으로 유도시키는 트랜스와, 상기 트랜스의 이차측 출력전압을 정류하는 동기정류기를 구비한 플라이백 회로이며, 상기 트랜스의 이차측에 연결되 고, 상기 트랜스의 이차측 전압 또는 상기 트랜스의 이차측 전류를 입력으로 하는 랫치를 포함하며, 상기 랫치에서 출력된 전압을 상기 동기정류기의 온/오프 신호로 제공하는 동기정류기 드라이버; 및 상기 동기정류기 드라이버에 연결되어 상기 동기정류기 드라이버에서 제공되는 온/오프 신호에 의해 상기 이차측 전압을 정류하는 동기정류부;를 포함한다.

이때, 상기 트랜스는, 이차측에 추가로 권선된 보조권선을 포함하는 것을 특징으로 한다.

또한, 상기 동기정류기 드라이버는, 상기 보조권선에 인가된 이차측 전압을 미분하여 일정이득의 전압을 출력하는 미분회로부; 상기 트랜스의 이차측 전류를 일정이득의 전압으로 변환하여 출력하는 전압변환부; 및 상기 미분회로부 및 상기 전압변환부에 연결되어 상기 미분회로부 또는 상기 전압변환부에서 출력된 전압이 입력으로 인가되고, 이에 대한 출력전압을 상기 동기정류기의 온/오프 신호로 제공하는 랫치;를 포함하는 것을 특징으로 한다.

이때, 상기 미분회로부는, 상기 보조권선 일단에 연결된 제 1 캐패시터; 및 상기 제 1 캐패시터와 접지단 사이에 병렬로 연결되어 있는 제 1 저항;을 포함하는 것을 특징으로 한다.

또한, 상기 전압변환부는, 상기 트랜스의 이차측 전류를 전압으로 변환하여 출력하는 전류변압기; 및 상기 전류변압기에서 출력된 전압을 일정이득의 전압으로 변환하여 출력하는 일정이득 변환회로;를 포함하는 것을 특징으로 한다.

이때, 상기 일정이득 변환회로는, 상기 전류변압기 일단에 연결된 다이오드; 및 상기 다이오드와 접지단 사이에 병렬로 연결된 제 2 저항;을 포함하는 것을 특징으로 한다.

또한, 상기 랫치는, 상기 스위치가 턴 오프 되는 순간, 상기 미분회로부에서 출력된 전압이 입력으로 인가되고, 이에 대한 출력전압을 상기 동기정류기의 온 신호로 제공하는 것을 특징으로 한다.

또한, 상기 랫치는, 상기 전압변환부에서 출력된 전압이 상기 동기정류기의 문턱전압 이상일 경우에 한하여, 상기 전압변환부에서 출력된 전압이 입력으로 인가되고, 이에 대한 출력전압을 상기 동기정류기의 온 신호로 제공하는 것을 특징으로 한다.

아울러, 상기 랫치는, 상기 전압변환부에서 출력된 전압이 상기 동기정류기의 문턱전압 아래로 하강하는 순간, 이에 대한 출력전압을 상기 동기정류기의 오프 신호로 제공하는 것을 특징으로 한다.

한편, 상기 동기정류부는, 상기 트랜스의 이차측 전압 출력단과 접지단 사이에 병렬 연결되어 있는 제 2 캐패시터; 및 상기 트랜스의 이차측 일단과 접지단 사이에 연결되어 상기 이차측 전압을 정류하는 동기정류기;를 포함하는 것을 특징으로 한다.

또한, 앞서 언급한 동기정류기는, MOSFET 인 것을 특징으로 한다.

상술한 목적, 특징 및 장점은 첨부된 도면과 관련된 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다.

또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명하기로 한다.

도 8은 본 발명의 동기정류기를 포함한 플라이백 회로의 기본 회로도를 나타낸다.

도 8에서 도시한 바와 같이, 본 발명에 의한 플라이백 회로는, 펄스폭 변조신호(Pulse Width Modulation; PWM)에 따라 스위칭 동작을 하는 스위치(Qm)와, 상기 스위치(Qm)의 스위칭 동작에 따라 일차측 전압을 이차측으로 유도시키는 트랜스(T)와, 상기 트랜스(T)의 이차측 출력전압(V₂)을 정류하는 동기정류기(Qs)를 구비한 플라이백 회로이며, 또한, 상기 본 발명은 동기정류기 드라이버(800)와 동기정류부(805)를 포함하고 있다.

이때, 상기 동기정류기 드라이버(800)는, 상기 트랜스(T)의 이차측에 연결되고, 상기 k₁의 이득을 갖는 트랜스(T)의 이차측 전압(k₁V₂) 또는 상기 k₂의 이득을 갖는 트랜스(T)의 이차측 전류(k₂i_D1)가 입력으로 인가되는 랫치(801)를 포함하고 있고, 상기 랫치(801)에서 출력된 전압(Q)은 상기 동기정류기(Q_S)의 구동전압(V_GS) 으로 사용되며, 상기 구동전압(V_GS)은 상기 동기정류기(Q_S)의 온/오프 신호로 제공된다.

상기와 같이, 본 발명은 랫치(801)를 이용하여 상기 동기정류기 드라이버(800)를 구현함으로써, 복잡한 구동회로로 동기정류기를 구동시켰던 종래에 비해 보다 회로를 용이하게 구성할 수 있는 이점을 가진다.

한편, 상기 동기정류부(805)는, 상기 동기정류기 드라이버(800)에 연결되어 상기 동기정류기 드라이버(800)에서 제공되는 온/오프 신호에 의해 상기 이차측 전압을 정류한다.

도 9는 도 8의 기본 회로도의 일실시예를 나타낸 회로도로서, 도 9에 도시된 플라이백 회로는, 트랜스(T) 이차측에 보조권선(N₃)을 포함시켜 권선비(N₁ : N₂)로 조절한 트랜스(T) 이차측 전압을 이용하여 동기정류기(Q_S)를 구동시킨다.

도 9에 도시한 바와 같이, 도 9에 도시된 동기정류기 드라이버(800)는, 랫치(801)와 미분회로부(802) 및 전압변환부(803)를 포함하고 있다.

여기서, 상기 미분회로부(802)는, 상기 보조권선(N₃)에 인가된 이차측 전압을 미분하여 상기 동기정류기(Q_S)를 구동시킬 수 있는 일정이득의 전압(V_R1)을 출력하며, 이에 따라, 상기 출력된 전압(V_R1)은 미분파형을 나타나게 된다. 이때, 기울기는 상기 미분회로부(802)에 의해 조절할 수 있다.

또한, 상기 미분회로부(802)는 제 1 캐패시터(C₁) 및 제 1 저항(R₁)로 구성되어 있는데, 이때, 상기 제 1 캐패시터(C₁)는 상기 보조권선(N₃) 일단에 연결되어 있으며, 상기 제 1 저항(R₁)은 상기 제 1 캐패시터(C₁)와 접지단 사이에 병렬로 연결되어 있다.

한편, 상기 전압변환부(803)는 상기 트랜스(T)의 이차측 전류(i_D1)를 일정이득의 전압(V_R2)으로 변환하여 출력하며, 한 개의 전류변압기(CT)와 일정이득 변환회로(804)로 구성되어 있다.

여기서, 상기 전류변압기(CT)는, 상기 트랜스(T)의 이차측 전류(i_D1)를 전압으로 변환하여 출력하며, 상기 일정이득 변환회로(804)는 상기 전류변압기(CT)에서 출력된 전압을 상기 동기정류기(Q_S)를 구동시킬 수 있는 일정이득의 전압(V_R2)으로 변환하여 출력한다.

또한, 상기 일정이득 변환회로(804)는, 다이오드(D₁) 및 제 2 저항(R₂)으로 구성되어 있는데, 이때, 상기 다이오드(D₁)는 상기 전류변압기(CT) 일단에 연결되어 있고, 상기 제 2 저항(R₂)은 상기 다이오드(D₁)와 접지단 사이에 병렬로 연결되어 있다.

한편, 상기 랫치(801)는, 상기 미분회로부(802) 및 상기 전압변환부(803)에 연결되어 상기 미분회로부(802) 또는 상기 전압변환부(803)에서 출력된 전압(V_R1, V_R2)이 입력으로 인가되고, 이에 대한 출력전압(Q)은 상기 동기정류기(Q_S)의 구동전압(V_GS)으로 사용되며, 상기 구동전압(V_GS)은 상기 동기정류기(Q_S)의 온/오프 신호로 제공된다.

한편, 도 9에 도시된 동기정류부(805)는, 제 2 캐패시터(C_F) 및 동기정류기(Q_S)로 구성되어 있는데, 이때, 상기 제 2 캐패시터(C_F)는 트랜스(T)의 이차측 전압 출력단과 접지단 사이에 병렬 연결되어 있으며, 상기 동기정류기(Q_S)는 상기 트랜스(T)의 이차측 일단과 접지단 사이에 연결되어 상기 랫치(801)로부터 인가된 구동전압(V_GS)에 의해 이차측 전압을 정류한다.

도 10은 도 9의 회로가 정상상태 동작시 각부 전압 파형도를 나타낸 것으로,도 9 및 도 10을 참고로 하여 본 발명에 의한 플라이백 회로의 동작과정을 설명하면 다음과 같다.

먼저, 트랜스(T)의 전압이 보조권선(N3)에 인가되고 스위치(Qm)가 턴 오프 되는 순간, 상기 미분회로부(802)에 의해 출력된 미분전압(V_R1)은 시간 t₁에서 수직상승한다.

따라서, 이때부터는 상기 미분전압(V_R1)이 상기 랫치(801)의 입력(S)으로 인가되며 이에 대한 랫치의 출력전압(Q)은 "1" 의 상태가 되므로, 상기 출력전압(Q) 은 온 신호로 제공되고, 이에 따라, 상기 동기정류기(Q_S)는 턴 온 된다.

이때, 상기 미분전압(V_R1)의 기울기는 상기 미분회로부(802)에 의해 조절할 수 있으므로, 상기 미분회로부(802)에 의한 기울기 조절에 의해 턴 오프 전압과 턴 온 전류의 교차를 작게 할 수 있으며, 이에 따라 상기 동기정류기(Q_S)의 턴 온 속도를 빠르게 함으로써 온/오프 손실을 줄이고 전력변환효율 또한 향상시킬 수 있는 이점을 가지게 된다.

또한, 상기 동기정류기(Q_S)는 MOSFET을 사용하는 것이 바람직한데, 그 이유는 상기 동기정류기(Q_S)가 턴 온 될 때, 트랜스(T) 이차측에 흐르는 전류(i_D1)는 모두 상기 동기정류기(Q_S)로 흐르게 되므로, 낮은 온 저항을 갖는 MOSFET을 동기정류기(Q_S)로 사용하는 것이 전류 도통 손실을 줄일 수 있으며, 이로 인해 전력변환효율 또한 향상시킬 수 있어 결과적으로 회로 내부에 발생되는 발열양을 최소화시킬 수 있기 때문이다.

다음으로, 시간 t_a 시점에서는 상기 전압변환부(803)에서 출력된 전압(V_R2)이 상기 동기정류기(Q_S)의 문턱전압(V_th)에 이르게 되고, 이때부터는 상기 전압변환부(803)에서 출력된 전압(V_R2)이 상기 랫치(801)의 입력으로 인가된다.

이에 따라, 랫치 출력전압(Q)은 "1" 의 상태가 되고, 이로 인해 상기 출력전압(Q)이 온 신호로 제공되므로, 상기 동기정류기(Q_S)는 턴 온 된다.

한편, 트랜스(T) 이차측 전류(i_D1)는 시간이 지나면 회로 동작에 의해 감소하게 되므로, 상기 전압변환부(803)에 출력된 전압(V_R)은 시간 t_b 시점에서부터 상기 동기정류기(Q_S)의 문턱전압(V_th) 아래로 하강하게 된다.

이때부터는 상기 랫치(801) R 단자의 입력이 "1" 이 되며, 이에 따라 상기 랫치(801)의 동작에 의해 랫치 출력전압(Q)은 "0"의 상태로 바뀌게 된다.

따라서, 상기 랫치 출력전압(Q)이 오프 신호로 제공되어 상기 동기정류기(Q_S)의 구동전압(V_GS)은 0이 되고, 이로 인해 상기 동기정류기(Q_S)는 턴 오프 된다.

이에 따라, 시간 t₂까지는 상기 동기정류기(Q_S)의 내부 다이오드에 의해 전류가 흐르게 되며, 전류가 0이 될 때, DCM 상태가 되어 이때부터는 제 2 커패시터(C_F)에서 출력전류(I_O)를 공급하게 된다.

도 10에서 도시한 바와 같이, 본 발명은 동기정류기(Q_S)가 구동하는 전체 시간(t₁~t_b)동안 구동전압(V_GS) 파형은 지연되지 않으므로, 동기정류기(Q_S)가 동작하지 않는 지연시간은 존재하지 않게 되고, 이에 따라, 구동전압(V_GS) 파형의 펄스 폭이 종래보다 넓어지게 되어 전력변환효율이 향상되는 이점을 가지게 된다.

도 11은 본 발명의 각부 동작 파형에 대한 시뮬레이션 결과를 나타낸 그래프 로서, 이때 적용된 입력전압은 220V이고, 출력전압은 12V이며, 출력전류(I_O)의 경우 (a)는 0A, (b)는 0.2A, (c)는 8A, (d)는 17A이다.

또한, 도 11에 도시된 상단 파형은 트랜스의 이차측 전류(i_D1)이고, 하단 파형은 랫치의 출력전압(V_GS)이며, 그 사이의 파형은 미분회로부에 출력된 미분전압(V_R1)에 해당한다.

도 11에서 도시한 바와 같이, 다양한 출력부하에서도 시뮬레이션한 각주 동작 파형은 비교적 유사함을 확인할 수 있다.

이는, 랫치를 이용함에 따라 전압과 전류 정보 모두를 이용할 수 있게 되어 비교적 안정적인 구동전압(V_GS)을 확보할 수 있기 때문이며, 이로 인해 높은 신뢰성을 가진 플라이백 회로를 구현할 수 있는 이점을 가지게 된다.

또한, 높은 신뢰성의 플라이백 회로를 구현할 수 있음에 따라, 안정된 구동전압 확보를 위한 별도의 안정화 회로 및 대용량의 전해 캐패시터 등이 필요없게 되므로, PCB를 종래보다 더 효율적으로 이용할 수 있는 이점도 가지게 된다.

도 12는 종래 기술과 본 발명의 출력전류(Output current)에 대한 전력변환효율(Effciency)을 나타낸 그래프로서, 종래 기술의 동기정류기를 포함한 플라이백 회로와 본 발명의 동기정류기를 포함한 플라이백 회로의 전력변환 효율을 비교하여 측정하였다.

도 12에서 도시한 바와 같이, 출력전류가 6A 이상에서는 차이가 거의 나타나지 않지만, 6A 이하에서는 종래의 플라이백 회로보다 본 발명이 더 향상된 효율을 유지하고 있음을 알 수 있다.

여기서, 주목할 점은 본 발명의 전력효율 개선효과가 저전력에서 나타났다는 점인데, 이러한 효과는 최근에 주목받고 있는 대기전력 저감과도 연관되는 본 발명의 긍정적인 효과라고 판단된다.

이상에서 설명한 본 발명의 바람직한 일실시예는 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이며, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

상술한 바와 같이, 본 발명에 따른 플라이백 회로에 의하면, 랫치의 출력을 동기정류기의 온/오프 신호로 이용함에 따라 전압과 전류 정보 모두를 이용할 수 있으므로 전력변환효율을 향상시킬 수 있으며, 회로를 보다 용이하게 구현할 수 있는 효과가 있다.

또한, 본 발명은, 전압과 전류 정보 모두를 이용하여 동기정류기의 온/오프 신호를 제공할 수 있으므로 높은 신뢰성을 확보할 수 있으며, 이에 따라 PCB를 효 율적으로 이용할 수 있는 효과가 있다.

아울러, 본 발명은, 미분회로부를 이용하여 동기정류기의 스위칭 기울기를 조절할 수 있으므로 온/오프 속도를 증가시킬 수 있으며, 이에 따라, 온/오프 손실을 감소시키고 전력변환효율 또한 향상시킬 수 있는 효과가 있다.

Claims (11)

1. 펄스폭 변조신호에 따라 스위칭 동작을 하는 스위치와, 상기 스위치의 스위칭 동작에 따라 일차측 전압을 이차측으로 유도시키는 트랜스와, 상기 트랜스의 이차측 출력전압을 정류하는 동기정류기를 구비한 플라이백 회로에 있어서,

   상기 트랜스의 이차측에 연결되고, 상기 트랜스의 이차측 전압 또는 상기 트랜스의 이차측 전류를 입력으로 하는 랫치를 포함하며, 상기 랫치에서 출력된 전압을 상기 동기정류기의 온/오프 신호로 제공하는 동기정류기 드라이버; 및

   상기 동기정류기 드라이버에 연결되어 상기 동기정류기 드라이버에서 제공되는 온/오프 신호에 의해 상기 이차측 전압을 정류하는 동기정류부;를 포함하는 플라이백 회로.
2. 제 1항에 있어서, 상기 트랜스는,

   이차측에 추가로 권선된 보조권선을 포함하는 것을 특징으로 하는 플라이백 회로.
3. 제 2항에 있어서, 상기 동기정류기 드라이버는,

   상기 보조권선에 인가된 이차측 전압을 미분하여 일정이득의 전압을 출력하 는 미분회로부;

   상기 트랜스의 이차측 전류를 일정이득의 전압으로 변환하여 출력하는 전압변환부; 및

   상기 미분회로부 및 상기 전압변환부에 연결되어 상기 미분회로부 또는 상기 전압변환부에서 출력된 전압이 입력으로 인가되고, 이에 대한 출력전압을 상기 동기정류기의 온/오프 신호로 제공하는 랫치;를 포함하는 것을 특징으로 하는 플라이백 회로.
4. 제 3항에 있어서, 상기 미분회로부는,

   상기 보조권선 일단에 연결된 제 1 캐패시터; 및

   상기 제 1 캐패시터와 접지단 사이에 병렬로 연결되어 있는 제 1 저항;을 포함하는 것을 특징으로 하는 플라이백 회로.
5. 제 3항에 있어서, 상기 전압변환부는,

   상기 트랜스의 이차측 전류를 전압으로 변환하여 출력하는 전류변압기; 및

   상기 전류변압기에서 출력된 전압을 일정이득의 전압으로 변환하여 출력하는 일정이득 변환회로;를 포함하는 것을 특징으로 하는 플라이백 회로.
6. 제 5항에 있어서, 상기 일정이득 변환회로는,

   상기 전류변압기 일단에 연결된 다이오드; 및

   상기 다이오드와 접지단 사이에 병렬로 연결된 제 2 저항;을 포함하는 것을 특징으로 하는 플라이백 회로.
7. 제 3항에 있어서, 상기 랫치는,

   상기 스위치가 턴 오프 되는 순간, 상기 미분회로부에서 출력된 전압이 입력으로 인가되고, 이에 대한 출력전압을 상기 동기정류기의 온 신호로 제공하는 것을 특징으로 하는 플라이백 회로.
8. 제 3항에 있어서, 상기 랫치는,

   상기 전압변환부에서 출력된 전압이 상기 동기정류기의 문턱전압 이상일 경우에 한하여, 상기 전압변환부에서 출력된 전압이 입력으로 인가되고, 이에 대한 출력전압을 상기 동기정류기의 온 신호로 제공하는 것을 특징으로 하는 플라이백 회로.
9. 제 3항에 있어서, 상기 랫치는,

   상기 전압변환부에서 출력된 전압이 상기 동기정류기의 문턱전압 아래로 하로 하강하는 순간, 이에 대한 출력전압을 상기 동기정류기의 오프 신호로 제공하는 것을 특징으로 하는 플라이백 회로.
10. 제 1항에 있어서, 상기 동기정류부는,

    상기 트랜스의 이차측 전압 출력단과 접지단 사이에 병렬 연결되어 있는 제 2 캐패시터; 및

    상기 트랜스의 이차측 일단과 접지단 사이에 연결되어 상기 이차측 전압을 정류하는 동기정류기;를 포함하는 것을 특징으로 하는 플라이백 회로.
11. 제 7항 내지 제 10항 중 어느 한 항에 있어서,

    상기 동기정류기는, MOSFET 인 것을 특징으로 하는 플라이백 회로.

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