KR100496887B1 - 강유전체 기억 소자 및 그 제조 방법 - Google Patents

강유전체 기억 소자 및 그 제조 방법 Download PDF

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Abstract

고집적 저전력 고속도의 강유전체 기억 소자는 배선과 직교하는 방향으로 배열된 도전막 패턴들을 구비한다. 도전막 패턴들은 하부의 다수의 강유전체 기억 셀에 공통으로 연결된다. 도전막 패턴들은 그 상부의 배선들에 선택적으로 전기적으로 연결된다. 따라서, 속도 저하 없이 배선에 연결되는 강유전체 기억 셀의 개수를 증가시킬 수 있기 때문에 강유전체 기억 셀 어레이 효율을 극대화 할 수 있고 결과적으로 칩의 크기를 줄일 수 있다.

Description

강유전체 기억 소자 및 그 제조 방법{FERROELECTRIC MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 강유전체 기억 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 기억 셀의 배열 효율이 극대화 할 수 있는 강유전체 기억 소자 및 그 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 강유전체(Ferroelectric Material)는 임의의 온도 영역에서 외부 전기장(Applied Electric Field)이 없어도 자발적인 분극(Spontaneous Polarization) 특성을 지닌다. 또한, 강유전체는 일정한 방향으로 분극된 상태에서 역방향의 전기장이 인가되면 그 분극 방향이 역방향으로 반전되는 특성을 지니고 있다. 다시 말하면, 강유전체는 외부 전기장의 크기와 방향에 따라 일정한 이력 현상(Hysteresis)을 보이게 된다. 이러한 강유전체의 이력 현상을 이용하여 정보를 기입(Write)하고 판독(Read)하는 기억 소자(MEMORY DEVICE)를 강유전체 기억 소자라 한다. 이러한 강유전체 기억 소자는 강유전체의 자발분극 특성으로 인해서 전원이 끊어지더라도 저장된 정보가 계속적으로 남아있는 비휘발성 특성을 지닌다.
강유전체 메모리 소자는 비휘발성 특성과, 우수한 내구성(Endurance)과, 수십 나노초(nsec) 정도의 빠른 동작 속도와, 5V 정도의 낮은 동작 전압과, 1mA 정도의 대기 전류 등 기억 소자가 요구하는 이상적인 특성을 구비하고 있다. 따라서, 강유전체 기억 소자는 향후 차세대 기억 소자로서 각광 받고 있다. 이와 같이 우수한 특성을 기억 소자로서 충분히 활용하기 위하여 소자의 고집적화를 이뤄야 한다.
강유전체 기억 소자의 셀 구조는 하나의 트랜지스터와 하나의 커패시터로 된 구조(이하 '1TC' 라 칭함) 또는 2개의 트랜지스터와 2개의 커패시터로 된 구조(이하 '2TC'라 칭함)가 제안되어 왔다. 강유전체 기억 소자가 소개되던 초기에는 미합중국 특허 4,873,664와 같은 2TC 구조가 소개되었으나, 집적화 추세에 따라 미합중국 특허 5,978,251 과 같은 1TC 구조가 주류를 이루고 있다. 또한 기억 셀의 데이터를 감지하는 비트 라인 구조에 따라, 디램과 마찬가지로, 미합중국 특허 6,137,711과 같은 공유형(shared or open)과 미합중국 특허 6,151,243 과 같은 접임형(folded)으로 분류된다. 강유전체 기억 소자에서의 일반적인 데이터 독출은 커패시터의 한쪽 전극(트랜지스터에 연결된 전극의 반대 편 전극)에 배선(이른바 플레이트 라인)을 통해서 소정의 전압 펄스 신호를 인가함으로써 이루어진다.
이때, 고집적 강유전체 기억 소자를 제작하기 위해서는 하나의 플레이트 라인(plate line)에 보다 많은 커패시터들이 연결되는 것이 좋다. 하지만, 잘 알려진 바와 같이, 강유전체는 디램에 사용되는 유전막에 비해서 수백배 내지 수천배 이상의 유전율을 가진다. 따라서, 어느 한 플레이트 라인에 연결하여 동시에 동작시킬 수 있는 커패시터의 수가 제한이 된다. 즉, 플레이트 라인에 강유전체 커패시터가 많이 연결되는 경우 플레이트 라인에 인가된 전압 펄스 신호가 RC 지연을 보여 신호 지연이 발생하게 되고 이에 따라 소자의 동작 속도 저하와 강유전체 커패시터에 인가되는 전압의 강하를 유발하게 된다.
하나의 플레이트 라인에 연결되는 강유전체 커패시터의 수가 적기 때문에, 플레이트 라인을 선택하기 위한 회로들이 그 만큼 필요할 수밖에 없다. 이는 기억 소자의 칩 크기를 증가시키므로 고집적화에 있어서 하나의 장애 요소로 작용한다.
도 1 및 도 2는 1TC 구조의 기억 셀들로 된 전형적인 기억 셀 배열(array)에 있어서 공유형 비트 라인 구조를 적용한 강유전체 기억 소자의 평면도 및 이에 대한 등가 회로도이다.
먼저, 도 1을 참조하면, 소자 분리 영역(103)에 의해 전기적으로 절연된 다수의 활성 영역들(105)이 행 방향 및 열 방향으로 이차원적으로 배치되어 있다. 각각의 활성 영역과 직교하도록 워드 라인들(107)이 열 방향으로 신장하여 달린다. 각 활성 영역에 한 쌍의 워드 라인들이 지나간다. 이에 따라 각 활성 영역은 세 부분들로 나누어지며, 한 쌍의 워드 라인들 사이의 영역이 드레인 영역이고 그 양쪽의 영역들이 소오스 영역들이다. 워드 라인들(107)과 직교하도록 활성 영역들 사이를 비트 라인들(111a, 111b)이 지나간다. 각 비트 라인은 드레인 콘택 패드(109b)을 통해서 드레인 영역과 전기적으로 접속한다. 강유전체 커패시터들(113)이 소오스 콘택 패드들(109a)을 통해서 대응하는 소오스 영역들에 전기적으로 접속한다. 플레이트 라인들(115a-d)이 워드 라인(107)과 평행하게, 즉 비트 라인(111)과 직교하게 달리며, 그 각각은 그 하부에 열 방향으로 위치한 각 커패시터들에 전기적으로 접속한다.
이와 같은 통상적인 공유형 비트 라인 구조의 강유전체 기억 소자에 있어서, 각 플레이트 라인에는 그 하부에 열 방향으로 배열된 다수의 강유전체 커패시터들이 전기적으로 접속하며, 인접한 열들에 배치된 강유전체 커패시터들에는 전기적으로 절연되어 있다. 예컨대, 플레이트 라인(115a)에는 동일 열 방향으로 배치된 강유전체 커패시터들(113c11, 113c12)이 전기적으로 접속한다. 마찬가지로, 플레이트 라인(115b)에는 동일 열 방향으로 배치된 강유전체 커패시터들(113c21, 113c22)이 전기적으로 접속한다. 그리고, 각 비트 라인은 행 방향으로 배치된 강유전체 커패시터들의 동작에 관여하며 인접한 행들에 배치된 강유전체 커패시터는 인접한 비트 라인들이 관여한다. 예컨대, 비트 라인(111a)은 동일 행 방향으로 배치된 강유전체 커패시터들(113c11, 113c21, 113c31, 113c41)의 동작에 관여한다.
즉, 도 2의 등가 회로를 참조하면, 워드라인 WLi(i번째 워드라인)에 게이트가 연결된 엔모오스(NMOS) 트랜지스터 N0가 비트라인 BLi(i번째 비트라인)과 커패시터 CF0사이에 연결되어 구성된 기억 셀들 MC0이 매트릭스(matrix) 형태로 배열되어 있다. 동일한 비트 라인에 연결된 기억 셀들은 서로 다른 플레이트 라인 PLi(i번째 플레이트 라인) 및 PLi+1에 각각 연결된다.
도 3 및 도 4는 1TC 구조의 기억 셀들로 된 전형적인 기억 셀 배열(array)에 있어서 접임형 비트 라인 구조를 적용한 강유전체 기억 소자의 평면도 및 이에 대한 등가 회로도이다.
도 3을 참조하면, 접임형 비트 라인 구조의 강유전체 기억 소자의 경우, 활성 영역들(105) 일부가 중첩되도록 배열되어 있다. 즉, 각 짝수 행의 활성 영역은 인접한 홀수 행들의 활성 영역들에 일부 중첩되도록 배치되되, 각 짝 수행의 활성 영역들의 서로 다른 열들에 속하는 활성 영역들에 중첩된다. 각 활성 영역들에는 한 쌍의 워드 라인들(107)이 열 방향으로 신장하여 달린다. 이에 따라 각 활성 영역은 세 부분들로 나누어지며, 한 쌍의 워드 라인들 사이의 영역이 드레인 영역이고 그 양쪽의 영역이 소오스 영역이다. 워드 라인들과 직교하도록 활성 영역들 사이의 소자 분리 영역들(103) 위를 비트 라인들(111)이 지나간다. 각 비트 라인은 드레인 콘택 패드(109b)를 통해서 드레인 영역과 전기적으로 접속한다. 강유전체 커패시터들(113)이 소오스 콘택 패드들(109a)을 통해서 대응하는 소오스 영역에 전기적으로 접속한다. 플레이트 라인들(115)이 워드 라인(107)과 평행하게, 즉 비트 라인(111)과 직교하게 달리며, 그 각각은 그 하부에 열 방향으로 위치한 각 커패시터들에 전기적으로 접속한다. 여기서 공유형 비트 라인 강유전체 기억 소자와 달리, 접임형 비트라인의 강유전체 기억 소자의 경우, 활성 영역들이 일부 중첩되도록 배치된다. 따라서, 어느 한 플레이트 라인 아래에 열 방향으로 배치된 강유전체 커패시터들은 번갈아 가며 서로 다른 열에 속하는 워드 라인에 의해 동작한다.
즉, 도 4를 참조하면, 인접한 2개의 비트 라인(BLi,BLi+1)당 하나의 기억 셀이 동작하고 워드라인 WLi 및 WLi+1에 각각 연결된 기억 셀의 커패시터가 하나의 플레이트 라인 PLi에 공통으로 연결되어 있다.
이와 같은 접임형 강유전체 기억 소자는, 도 1 및 도 2의 공유형에 비해 집적도면에서 유리하다. 즉, 동일한 신호 지연 하에서, 공유형에 비해서 하나의 플레이트 라인에 2배의 커패시터를 연결할 수 있다. 하지만, 이 경우에도 하나의 플레이트 라인에는 특정 열 하나에 속하는 커패시터들만이 연결된다. 따라서, 전체 기억 셀 어레이에 걸쳐 다수개의 플레이트 라인 선택 회로가 필요하므로, 칩 크기를 줄이는데 한계가 있다.
따라서 본 발명은 상술한 제반 문제점을 해결하기 위해 안출된 것으로서, 본 발명이 이루고자 하는 기술적 과제는 신호 지연이 발생하지 않으면서도 하나의 플레이트 라인에 가능한 많은 수의 강유전체 커패시터를 연결할 수 있는 강유전체 기억 소자 및 그 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 강유전체 기억 소자는 각각 하부전극, 강유전체막 및 상부전극으로 구성되며 행 및 열 방향으로 이차원적으로 반도체 기판 상에 배치된 강유전체 커패시터 적층구조들을 포함한다. 상기 강유전체 커패시터 적층구조들 상부에는 그것들에 전기적으로 연결되며 열 방향으로 신장하며 행 방향으로 배열된 금속 배선들이 위치한다. 이때, 상기 각 금속 배선들은 행 방향으로 배열된 적어도 4개 이상의 강유전체 커패시터 적층구조들에 공통으로 전기적으로 접속된다.
상기 강유전체 기억 소자의 일 상태에 따르면, 상기 강유전체 커패시터 적층구조들 및 상기 금속 배선들 사이에 이들을 전기적으로 연결시키는 도전막 패턴들을 더 포함한다. 이때, 상기 각 도전막 패턴은 열 방향으로 인접한 2개의 강유전체 커패시터 적층구조들과 중첩되도록 열 방향으로 신장되는 동시에 행 방향으로 적어도 4개의 강유전체 커패시터 적층구조들에 중첩되도록 행 방향으로 신장하여 행 및 열 방향으로 배치된다. 또, 상기 각 도전막 패턴은 적어도 8개의 강유전체 커패시터 적층구조들에 전기적으로 공통으로 연결된다. 이때, 상기 각 도전막 패턴들 상부에는 그것들과 직교하도록 적어도 2개의 금속 배선들이 지나간다.
상기 각 도전막 패턴은 행 방향으로 2k+1개, 열 방향으로 2개씩 배치된 2k+1*2개의 강유전체 적층구조들의 2k+1*2 개의 상부 전극들을 덮으며 이들에 공통으로 전기적으로 연결되고, 각 도전막 패턴은 2k개의 금속 배선들과 직교하며, 여기서 k는 자연수이며, 2k*(n-1)+i(여기서, n은 자연수, i는 각 k에 대하여 1부터 2k 까지 순차적으로 증가) 번째 열의 금속 배선은 같은 열의 같은 행, 즉, 2k*(n-1)+i(여기서, n은 자연수, i는 각 k에 대해서 1부터 2k까지 순차적으로 증가) 번째 행의 도전막 패턴에 전기적으로 연결된다.
구체적으로 일 실시예에 있어서, 상기 각 도전막 패턴은 행 방향 4개 및 열 방향 2개씩 배열된 4*2개의 강유전체 적층구조들의 4*2 개의 상부 전극들을 덮으며 이들에 공통으로 전기적으로 연결되고, 2개의 금속 배선들이 각 도전막 패턴들과 직교한다. 이때, 홀수 열의 금속 배선은 홀수 행의 도전막 패턴에 전기적으로 연결되고, 짝수 열의 금속 배선은 짝수 번째 행의 도전막 패턴에 전기적으로 연결된다.
상기 각 도전막 패턴은 상기 상부 전극들에 직접 접촉하여 전기적으로 연결되거나 또는 상기 상부 전극들 각각에 대응하는 비아 콘택들을 통해서 전기적으로 연결될 수 있다.
상기 강유전체 기억 소자의 다른 상태에 따르면, 상기 금속 배선이 상기 강유전체 커패시터 적층구조들에 직접적으로 전기적으로 연결된다. 즉, 행 방향으로 적어도 4개, 열 방향으로 2개 배열된 적어도 4*2개의 강유전체 커패시터 적층구조들의 상부 전극들은 서로 연결되어 하나의 공통 상부 전극을 구성하며, 여기에 금속 배선이 전기적으로 연결된다. 이때, 상기 각 공통 상부 전극 상부에 그것들과 직교하도록 적어도 2개의 금속 배선들이 지나간다.
행 방향으로 2k+1개, 열 방향으로 2개 배치된 2k+1*2개의 강유전체 적층구조들의 상부 전극들이 서로 연결되어 하나의 공통 상부전극을 구성하고, 2k 개의 금속 배선이 각 공통 상부 전극과 직교하며, 여기서 k는 자연수이며,
2k*(n-1)+i(여기서, n은 자연수, i는 각 k에 대하여 1부터 2k 까지 순차적으로 증가) 번째 열의 금속 배선은 2k*(n-1)+i(여기서, n은 자연수, i는 각 k에 대해서 1부터 2k까지 순차적으로 증가) 번째 행의 공통 상부전극에 전기적으로 연결된다.
구체적으로 일 실시예에 있어서, 행 방향으로 4개, 열 방향으로 2개 배치된 4*2개의 강유전체 적층구조들의 상부 전극들이 서로 연결되어 하나의 공통 상부 전극을 구성하고, 2개의 금속 배선들이 각 공통 상부 전극과 직교하며, 홀수 열의 금속 배선은 홀수 행의 공통 상부 전극에 전기적으로 연결되고, 짝수 열의 금속 배선은 짝수 행의 공통 상부 전극에 전기적으로 연결된다.
상기 기술적 과제를 달성하기 위한 본 발명의 강유전체 기억 소자는, 반도체 기판 상에 열 방향으로 신장하며 행 방향으로 배치된 워드 라인들과, 상기 워드 라인들 상부에 위치하며, 상기 워드 라인들과 직교하도록 열 방향으로 배치된 비트 라인들과, 상기 비트 라인들 상부에 위치하며, 한 쌍의 워드 라인들 사이에 위치하고 행 방향 및 열 방향으로 배치된 다수의 강유전체 커패시터 적층구조들과, 상기 강유전체 커패시터 적층구조들 상부에 위치하며, 열 방향으로 신장하고 행 방향으로 배치된 금속 배선들을 포함한다. 이때, 상기 금속 배선은 2k (k는 자연수) 개의 금속 배선과 직교하도록 행 방향 및 열 방향으로 배치된 2k+1*2 개의 강유전체 커패시터 적층구조들 단위에 전기적으로 연결된다.
상기 강유전체 커패시터 적층구조들 단위 및 상기 금속 배선들은, 이들 사이에 배치되며 2k 개의 금속 배선들에 직교하도록 행 방향으로 신장되되, 상기 행 방향 및 열 방향으로 배치된 2k+1*2 개의 강유전체 커패시터 적층구조들 단위에 전기적으로 접속하는, 행 및 열 방향으로 배치된 도전막 패턴들에 의해서 전기적으로 연결될 수 있다.
이때, 2k*(n-1)+i(여기서, n은 자연수, 1≤i≤2k) 번째 열의 금속 배선은 2k*(n-1)+i(여기서, n은 자연수, 1≤i≤2k) 번째 행의 도전막 패턴에 전기적으로 연결된다.
상기 강유전체 커패시터 적층구조들 단위 및 상기 금속 배선들은 또한, 공통 상부 전극에 의해 이루어 질 수 있다. 즉, 상기 행 방향 및 열 방향으로 배치된 2k+1*2 개의 강유전체 커패시터 적층구조들 단위는 하나의 공통 상부전극을 공유하며, 2k 개의 금속 배선이 상기 각 공통 상부 전극과 직교하면서 그것과 전기적으로 연결된다.
이때, 2k*(n-1)+i(여기서, n은 자연수, i는 각 k에 대하여 1부터 2k 까지 순차적으로 증가) 번째 열의 금속 배선은 2k*(n-1)+i(여기서, n은 자연수, i는 각 k에 대해서 1부터 2k까지 순차적으로 증가) 번째 행의 공통 상부전극에 전기적으로 연결된다.
상기 기술적 과제를 달성하기 위한 강유전체 기억 소자는, 반도체 기판 상에 열 방향으로 신장하며 행 방향으로 배치된 워드 라인들, 상기 워드 라인들 상부에 위치하며, 상기 워드 라인들과 직교하도록 열 방향으로 배치된 비트 라인들, 상기 비트 라인들 상부에 위치하며, 한 쌍의 워드 라인들 사이에 위치하고 행 방향 및 열 방향으로 배치된 다수의 강유전체 커패시터 적층구조들, 상기 강유전체 커패시터 적층구조들 상부에 위치하며, 열 방향으로 신장하고 행 방향으로 배치된 금속 배선들을 포함한다. 이때, 상기 금속 배선은 2k+1 (k는 자연수) 개의 금속 배선과 직교하도록 행 방향 배치된 2k+1 개의 강유전체 커패시터 적층구조들 단위에 전기적으로 연결된다.
상기 강유전체 커패시터 적층구조들 단위 및 상기 금속 배선들은, 이들 사이에 배치되며 2k+1 개의 금속 배선들에 직교하도록 행 방향으로 신장되되, 상기 행 방향 및 열 방향으로 배치된 2k+1 개의 강유전체 커패시터 적층구조들 단위에 전기적으로 접속하는, 행 및 열 방향으로 배치된 도전막 패턴들에 의해서 전기적으로 연결될 수 있다.
이때, 2k+1*(n-1)+i(여기서, n은 자연수, i는 각 k에 대하여 1부터 2k+1까지 순차적으로 증가) 번째 열의 금속 배선은 2k+1*(n-1)+i(여기서, n은 자연수, i는 각 k에 대하여 1부터 2k+1까지 순차적으로 증가) 번째 행의 도전막 패턴에 전기적으로 접속한다.
또는 상기 강유전체 커패시터 적층구조들 단위 및 상기 금속 배선들은 공통 상부 전극에 의해 전기적으로 연결될 수 있다. 즉, 상기 행 방향 및 열 방향으로 배치된 2k+1 개의 강유전체 커패시터 적층구조들 단위는 하나의 공통 상부 전극을 공유하며, 상기 금속 배선이 상기 공통 상부전극에 전기적으로 접속한다.
이때, 2k+1*(n-1)+i(여기서, n은 자연수, i는 각 k에 대하여 1부터 2k+1까지 순차적으로 증가) 번째 열의 금속 배선은 2k+1*(n-1)+i(여기서, n은 자연수, i는 각 k에 대하여 1부터 2k+1까지 순차적으로 증가) 번째 행의 공통 상부 전극에 전기적으로 접속한다.
상기 기술적 과제를 달성하기 위한 본 발명의 강유전체 기억 소자 제조 방법은 반도체 기판 상에 하부 절연막을 형성하는 단계와, 상기 하부 절연막 상에 행 방향 및 열 방향으로 배열된 다수의 강유전체 커패시터 적층구조들을 형성하는 단계와, 행 방향으로 인접한 적어도 4개의 강유전체 커패시터 적층구조들에 공통적으로 전기적으로 연결되며 행 방향 및 열 방향으로 배치되는 다수의 도전막 패턴들을 형성하는 단계와, 상기 다수의 도전막 패턴들이 형성된 결과의 반도체 기판 전면에 상부 절연막을 형성하는 단계와, 상기 상부 절연막을 관통하는 비아홀들을 통해서 상기 도전막 패턴들에 전기적으로 연결되되, 열 방향으로 신장하면서 행 방향으로 배열되며 적어도 2개 이상이 상기 각 도전막 패턴들을 가로지르는 다수의 금속 배선을 상기 상부 절연막 상에 형성하는 단계를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 강유전체 기억 소자 제조 방법은, 반도체 기판 상에 하부 절연막을 형성하는 단계와, 상기 하부 절연막 상에 지지 절연막을 형성하는 단계와, 상기 지지 절연막을 패터닝하여 행 및 열 방향으로 배열되눈 다수의 트렌치들을 형성하는 단계와, 상기 다수의 트렌치들 내부에 하부 전극을 형성하는 단계와, 상기 하부 전극들 및 상기 지지 절연막 상에 강유전체막 및 상부 전극막을 차례로 형성하는 단계와, 적어도 상기 상부 전극막을 패터닝하여 행 방향으로 인접한 적어도 4개의 하부 전극들을 덮으며, 행 방향 및 열 방향으로 배치되는 다수의 상부 전극들을 형성하는 단계와, 상기 다수의 상부 전극들이 형성된 결과의 반도체 기판 전면에 상부 절연막을 형성하는 단계와, 상기 상부 절연막을 관통하는 비아홀들을 통해서 상기 상부 전극들에 전기적으로 연결되되, 열 방향으로 신장하면서 행 방향으로 배열되며 적어도 2개 이상이 상기 각 상부 전극을 가로지르는 다수의 금속 배선을 상기 상부 절연막 상에 형성하는 단계를 포함한다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 5a는 본 발명의 제1실시예에 따른 접임형(folded) 비트 라인 구조의 강유전체 기억 소자의 셀 어레이 영역의 일부를 개략적으로 도시하는 평면도이고, 도 5b 및 도 5c는 각각 도 5a의 A-A' 라인 및 B-B' 라인을 따라 절취한 단면도들이다. A-A 라인은 비트 라인에 평행한 방향, 즉 워드 라인 및 플레이트 라인에 직교하는 방향이고, B-B' 라인은 비트 라인에 직교하는 방향이다.
도 5a 내지 5c를 참조하면, 반도체 기판(101)의 소정 영역에 소자 분리 영역(103)이 배치된다. 상기 소자 분리 영역(103)은 2차원적으로 배열된 복수 개의활성 영역들(105)을 한정한다. 짝수 번째 열(또는 홀수 번째 열)에 배치된 활성 영역들은 서로에 대해서 완전히 중첩되고, 짝수 행 및 홀수 행은 서로에 대해서 일부 중첩한다(도 6a 참조). 상기 각 활성 영역들(105)은 행 방향(x 방향)으로의 길이가 열 방향(y 방향)으로의 길이 보다 더 길다. 열 방향으로 신장하여 상기 활성 영역들(105) 및 소자 분리 영역(103)을 가로지르는 절연된 게이트, 즉 워드 라인들(107c1-107c16)이 행 방향(x 방향)으로 배열되어 있다. 상기 활성 영역들(105) 각각은 한 쌍의 게이트 전극들과 교차한다. 이에 따라, 상기 각 활성 영역(105)은 3개의 부분으로 나뉘어진다. 상기 한 쌍의 게이트 전극들 사이의 활성 영역에 공통 드레인 영역이 형성되고, 상기 공통 드레인 영역의 양 옆의 활성영 역들에 소오스 영역들이 형성된다. 따라서, 상기 게이트 전극(107c1-c16)들 및 상기 활성 영역들이 교차하는 지점들(points)에 셀 트랜지스터들이 형성된다. 상기 소오스 영역 및 드레인 영역 상에 커패시터 콘택 패드들(109s) 및 비트 라인 콘택 패드들(109d)이 배치된다.
상기 셀 트랜지스터들 및 콘택 패드들(109s, 109d)을 갖는 반도체 기판의 전면은 하부 절연막(116)에 의해 덮여진다. 예컨대, 상기 하부 절연막(116)은 제1하부 층간 절연막(111) 및 하부 제2하부 층간절연막(115)이 차례로 적층된 이중층일 수 있다. 상기 하부 절연막(116) 내에, 즉 상기 제1하부 층간절연막(115) 상에 상기 워드 라인들(107c1-c16)과 직교하는 복수 개의 비트 라인들(113r1-r8)이 배치된다. 상기 비트 라인들(113r1-r6) 각각은 상기 제1하부 층간절연막(111)을 관통하는 비트 라인 콘택홀을 통하여 상기 비트 라인 콘택 패드들(109d)에 전기적으로 접속되어 결과적으로 상기 드레인 영역과 전기적으로 접속하게 된다. 상기 하부 절연막(116)을 관통하여 상기 커패시터 콘택 패드들(109s)에 전기적으로 접속하도록 커패시터 콘택 플러그들(117)이 상기 하부 절연막(116) 내에 위치한다.
상기 콘택 플러그들(117)을 갖는 반도체 기판의 전면에 행 방향(x축) 및 열 방향(y축)을 따라 2차원적으로 배열된 복수 개의 강유전체 커패시터들(125)이 배치된다. 도 5a에는 행 방향 및 열 방향을 따라 각각 8 개씩 배치된 64 개의 강유전체 커패시터들이 나타나 있다. 도 5b를 참조하면, 행 방향으로 8개의 강유전체 커패시터들(125r1c1, 125r1c2, 125r1c3, 125r1c4, 125r1c5, 125r1c6, 125r1c7, 125r1c8)이 배치된다. 각 활성 영역(105)의 두 개의 소오스 영역들 각각에 행 방향으로 배열된 두 개의 강유전체 커패시터가 전기적으로 접속한다. 또 도 5c를 참조하면, 열 방향으로 8개의 강유전체 커패시터들(125r1c1, 125r2c1, 125r3c1, 125r4c1, 125r5c1, 125r6c1, 125r7c1, 125r8c1)이 배치된다.
상기 강유전체 커패시터들(125) 각각은 차례로 적층된 하부 전극(119), 강유전체막 패턴(121) 및 상부 전극(123)을 포함한다. 상기 하부 전극들(119)은 각각 상기 콘택 플러그들(117) 상에 위치하여 그것과 전기적으로 접속한다. 결과적으로, 상기 강유전체 커패시터(125)는 상기 콘택 플러그(117)를 통하여 상기 소오스 영역과 전기적으로 접속된다. 상기 강유전체 커패시터들(125) 사이의 빈 공간은 지지 절연막 패턴(129)으로 채워진다.
이에 더하여, 상기 지지 절연막 패턴(129) 및 상기 강유전체 커패시터들(125) 측벽 사이에 수소차단막 패턴(hydrogen barrier layer pattern; 126)이 개재되는 것이 바람직하다. 상기 수소차단막 패턴(126)은 타이타늄 산화막(TiO2), 알루미늄 산화막(Al2O3), 실리콘 질화막(Si3N 4) 또는 이들의 조합막(combination layer)인 것이 바람직하다. 따라서, 상기 강유전체 커패시터들(125) 내부로 수소원자들이 침투되는 것을 방지할 수 있다. 상기 강유전체 커패시터(125) 내에 수소원자들이 주입되면, 강유전체막 패턴(121)의 신뢰성이 저하된다. 예를 들어, PZT(Pb,Zr,TiO3)막과 같은 강유전체막 내에 수소원자들이 주입되면, 상기 PZT막 내의 산소 원자들과 상기 수소 원자들이 반응하여 PZT막 내에 산소 공공(oxygen vacancy)이 생성된다. 이러한 산소 공공은 강유전체의 분극특성(polarization characteristic)을 저하시킨다. 그 결과, 강유전체 기억 소자의 오동작(malfunction)을 유발시킨다. 또한, 상기 수소원자들이 강유전체막 패턴 및 상/하부 전극들(top/bottom electrodes) 사이의 계면에 포획되면, 이들 사이의 에너지 장벽(energy barrier)이 낮아진다. 따라서, 강유전체 커패시터의 누설전류 특성이 저하된다. 결론적으로, 상기 수소차단막 패턴(126)은 상기 강유전체 커패시터(125)의 특성 및 신뢰성을 향상시킨다.
상기 강유전체 커패시터들(125) 및 상기 지지 절연막 패턴(129) 상에 행 방향 및 열 방향으로 배열된 복수 개의 국소 도전막 패턴들(131)이 배치된다. 도 5a를 참조하면, 8*8 개의 강유전체 커패시터 배열 상에 8개의 국소 도전막 패턴들(131r1c1, 131r1c2, 131r2c1, 131r2c2, 131r3c1, 131r3c2, 131r4c1, 131r4c2)이 위치한다. 상기 국소 도전막 패턴들(131) 각각은 행 방향으로 4개, 열 방향으로 2개씩 배열된 강유전체 커패시터들 8개의 상부에 중첩되도록 위치하며 이들에 공통적으로 전기적으로 접속한다. 예컨대, 국소 도전막 패턴(131r1c1)은 아래에서부터 첫 번째 행에서 행 방향으로 배열된 4개의 강유전체 커패시터들(125r1c1, 125r1c2, 125r1c3, 125r1c4) 및 아래에서 부터 두 번째 행에서 행 방향으로 배열된 4개의 강유전체 커패시터들(125r2c1, 125r2c2, 125r2c3, 125r2c4)에 전기적으로 접속한다. 여기서, 첫 번째 행의 강유전체 커패시터들 4개 중 두 개((125r1c1, 125r1c2)는 동일한 활성 영역에 속하고 다른 두개(125r1c3, 125r1c4)는 또 다른 동일한 활성 영역에 속한다. 또, 두 번째 행의 강유전체 커패시터들 4개 중 두 개(125r2c2, 125r2c3)는 동일한 활성 영역에 속하고, 강유전체 커패시터(125r2c1) 및 강유전체 커패시터(125r2c4)는 그것의 좌우에 인접한 활성 영역들에 각각 속한다.
상기 각 국소 도전막 패턴(125)은 금속막, 도전성 금속산화막(conductive metal oxide layer), 도전성 금속질화막(conductive metal nitride layer) 또는 이들의 복합막으로 형성된다. 예를 들면, 상기 국소 도전막 패턴들(125) 각각은 타이타늄 알루미늄 질화막(TiAlN), 타이타늄막(Ti), 타이타늄 질화막(TiN), 이리디움막(Ir), 이리디움 산화막(IrO2), 백금막(Pt), 루테니움막(Ru), 루테니움 산화막(RuO2), 알루미늄막(Al) 또는 이들의 복합막일 수 있다.
도 5b 및 도 5c에 도시된 바와 같이, 상기 각 국소 도전막 패턴(125)은 그것이 전기적으로 접속되는 강유전체 커패시터들의 상부 전극들에 직접적으로 접촉한다.
상기 국소 도전막 패턴(125)을 갖는 반도체 기판의 전면이 상부 절연막(138)에 의해 덮여진다. 여기서, 상기 상부 절연막(138)은 차례로 적층된 제1상부 층간절연막(133) 및 제2 상부 층간절연막(137)의 이중층일 수 있다.
이에 더하여, 상기 제1 및 제2 상부 층간절연막들(133, 137) 사이에 복수 개의 주 워드 라인들(main word lines; 135)이 개재될 수 있다. 상기 주 워드라인들(135)은 상기 열 방향(y축)을 따라 연장되어 상기 워드 라인들(107)에 평행하다. 상기 주 워드 라인들(135)의 각각은 예컨대, 디코더(decoder)를 통하여 4개의 워드 라인들(107)을 제어한다.
상기 주 워드 라인들(135) 사이의 상기 상부 절연막(138) 상에 금속 배선인 플레이트 라인(141c1-c4)이 배치된다. 상기 플레이트 라인들(141c1-c4)은 비트 라인들(113r1-r8)에 수직하게 그리고 워드 라인들(107c1-c16)에 평행하게 달린다. 한 쌍의 플레이트 라인들이 상기 각 국소 도전막 패턴에 직교하게 달린다.
이때, 한 쌍중 첫 번째 플레이트 라인(홀수 번째 플레이트 라인;141c1)은 홀수 번째 행의 국소 도전막 패턴들(131r1c1, 131r3c1)에 전기적으로 접속한다. 플레이트 라인(141c1)은 상기 상부 절연막(138)을 관통하는 비아홀들(139r1c1, 139r3c1)에 의해 국소 도전막 패턴들(131r1c1, 131r3c1)에 전기적으로 접속한다. 마찬가지로, 플레이트 라인(141c3)은 상기 상부 절연막(138)을 관통하는 비아홀들(139r1c2, 139r3c2)에 의해 국소 도전막 패턴들(131r1c2, 131r3c2)에 전기적으로 접속한다. 그리고, 한 쌍중 두 번째 플레이트 라인(짝수 번째 플레이트 라인;141c2)은 짝수 번째 행의 국소 도전막 패턴들(131r2c1, 131r4c1)에 전기적으로 접속한다. 플레이트 라인(141c2)은 상기 상부 절연막(138)을 관통하는 비아홀들(139r2c2, 139r4c2)에 의해 국소 도전막 패턴들(131r2c1, 131r4c1)에 전기적으로 접속한다. 마찬가지로, 플레이트 라인(141c4)은 상기 상부 절연막(138)을 관통하는 비아홀들(139r2c2, 139r4c2)에 의해 국소 도전막 패턴들(131r2c2, 131r4c2)에 전기적으로 접속한다.
이상에서 설명한 본 발명의 일 실시예에 따른 강유전체 기억 소자에 따르면, 각 국소 도전막 패턴은 행 방향으로 4개씩, 열 방향으로 2개씩 배열된 8개의 강유전체 커패시터의 상부전극들에 직접 접촉하여 전기적으로 연결된다. 또, 특정 열에 배열된 국소 도전막 패턴들이 두 플레이트 라인들에 직교하되, 번갈아 가면서 서로 다른 플레이트 라인에 전기적으로 접속한다. 또한, 어느 한 국소 도전막 패턴은 행 방향으로 배열된 서로 다른 활성 영역에 속하는 강유전체 커패시터들에 공통으로 전기적으로 접속한다.
따라서, 도 5a를 참조하면, 어느 한 워드 라인(예컨대, 워드 라인 107c1을 활성화시키고, 어느 한 플레이트 라인(홀수 번째 플레이트 라인, 예컨대, 플레이트 라인 141c1)을 활성화시키면, 홀수 번째 국소 도전막 패턴들(131r1c1, 131r3c1)에 연결된 커패시터 16 개중 4개의 커패시터들, 즉, 첫 번째 열의 첫 번째(125r1c1), 두 번째(125r2c1), 5 번째(125r5c1), 6 번째 커패시터(125r6c1)가 선택이 된다. 통상적인 경우, 하나의 플레이트 라인이 하나의 열에 배열된 강유전체 커패시터들에 연결되기 때문에, 첫 번째 열의 16개의 커패시터들이 모두 선택이 된다.
결국, 신호 지연을 감소시키는 동시에 하나의 플레이트 라인에 연결되는 강유전체 커패시터의 개수를 증가시킬 수 있어, 결과적으로 전체 기억 셀 어레이에서 플레이트 라인의 개수가 감소한다. 이로 인해 플레이트 라인 선택 회로가 감소하게 되고 결과적으로 칩의 면적을 감소시킬 수 있다.
이하에서는 도 5a-5c에 개략적으로 도시된 강유전체 기억 소자를 제조하는 방법에 대하여 도 6a 내지 도 9a 및 도 6b 내지 도 9b를 참조하여 상세히 설명을 한다.
도 6a 내지 도 9a는 평면도이고, 도 6b 내지 도 9b는 도 5a에서 A-A' 라인을 따라 절취한 단면도이다. 먼저, 도 6a 및 도 6b를 참조하면, 먼저 반도체 기판(101)의 소정 영역에 소자 분리 영역(103)을 형성하여 복수 개의 활성 영역들(105)을 한정한다. 상기 활성 영역들(105)의 홀수 번째 행들은 인접하는 짝수 번째 행들과 서로 엇갈리도록 형성된다. 상기 활성 영역들(105)을 갖는 반도체 기판의 전면에 게이트 절연막, 게이트 도전막 및 캐핑절연막을 차례로 형성한다. 상기 캐핑절연막, 게이트 도전막 및 게이트 절연막을 연속적으로 패터닝하여 상기 활성 영역들(105) 및 소자 분리 영역(103)의 상부를 가로지르는 복수 개의 평행한 게이트 패턴들을 형성한다. 상기 게이트 패턴들의 각각은 차례로 적층된 게이트 절연막 패턴, 게이트 전극(107) 및 캐핑절연막 패턴으로 구성된다. 여기서, 상기 활성 영역들의 각각은 상기 한 쌍의 게이트 전극들(107)과 교차한다. 상기 게이트 전극(107)은 워드 라인에 해당한다.
바람직하게는, 상기 워드 라인은 열 방향으로 신장하여 행 방향으로 배열된다.
상기 게이트 패턴들 및 상기 소자 분리 영역(103)을 이온주입 마스크들로 사용하여 상기 활성영 역들(105)에 불순물 이온들을 주입한다. 그 결과, 상기 각 활성 영역에 3개의 불순물 영역들이 형성된다. 이들 3개의 불순물 영역들중 가운데의 불순물 영역은 공통 드레인 영역에 해당하고, 나머지 불순물 영역들은 소오스 영역들에 해당한다. 이에 따라, 상기 각 활성 영역에 한 쌍의 셀 트랜지스터들이 형성된다. 결과적으로, 상기 셀 트랜지스터들은 상기 반도체 기판(101)에 행 방향 및 열 방향을 따라 2차원적으로 배열된다. 이어서, 상기 게이트 패턴의 측벽에 통상의 방법을 사용하여 스페이서를 형성한다.
다음 상기 소오스 영역들 및 드레인 영역들에 각각 전기적으로 접속하는 커패시터 패드들(109s) 및 비트 라인 패드들(109d)을 형성한다. 통상적으로 상기 패드들(109s, 109d)은 기판 전면에 절연막을 형성하고 이를 패터닝하여 콘택홀을 형성한 후 여기에 도전물질을 채워 형성한다. 상기 패드들(109s, 109d)을 갖는 반도체 기판 전면에 제1 하부 층간절연막(111)을 형성한다. 상기 제1 하부 층간절연막(111)을 패터닝하여 상기 비트 라인 패드들(109d)을 노출시키는 비트 라인 콘택홀들을 형성한다. 상기 비트 라인 콘택홀들 및 상기 제1 하부 층간 절연막(111)에 도전물질을 증착하고 이를 패터닝하여 상기 워드 라인들(107:107c1, 107c2, 107c3, ..., 107c14, 107c16)과 직교하는 비트 라인들(113:113r1, 113r2, ..., 113r7, 113r8)을 형성한다.
상기 비트 라인들(113)을 갖는 반도체 기판의 전면에 제2 하부 층간절연막(115)을 형성한다. 상기 제1 및 제2 하부 층간절연막들(111, 115)은 하부 절연막(116)을 구성한다. 이어서, 상기 제1 및 제2 하부 층간절연막들(111, 115)을 패터닝하여 상기 커패시터 패드들(109s)을 노출시키는 콘택홀들을 형성한 후 도전물질을 채워 콘택 플러그들(117)을 형성한다.
다음 도 7a 및 도 7b를 참조하면, 상기 콘택 플러그들(117) 및 상기 하부 절연막(116) 상에 하부 전극막, 강유전체막 및 상부 전극막을 차례로 형성한다. 상기 상부 전극막, 강유전체막 및 하부 전극막을 연속적으로 패터닝하여 행 방향 및 열 방향을 따라 2차원적으로 배열된 복수 개의 강유전체 커패시터들(125)을 형성한다. 도면에는 행 방향으로 8개 열 방향으로 8개씩 64개의 커패시터들(125r1c1, 125r1c2, ..., 125r1c7, 125r1c8, 125r2c1, 125r2c2, ..., 125r2c7, 125r2c8, ..., ..., 125r8c1, 125r8c2, ..., 125r8c7, 125r8c8)이 배열되어 있다. 상기 강유전체 커패시터들(125)의 각각은 차례로 적층된 하부 전극(119), 강유전체막 패턴(121) 및 상부 전극(123)을 포함한다. 상기 하부 전극들(119)은 각각 상기 콘택 플러그들(117)과 접촉한다. 결과적으로, 상기 강유전체 커패시터들(125)은 각각 상기 소오스 영역들과 전기적으로 접속된다. 이어서, 상기 강유전체 커패시터들(124)이 형성된 결과물의 전면에 지지 절연막(129)을 형성한다. 상기 절연막(129)을 형성하기 전에 수소차단막(hydrogen barrier layer; 126)을 콘포말하게 형성할 수도 있다. 상기 수소차단막(126)은 타이타늄 산화막(TiO2), 알루미늄 산화막(Al2O3 ), 실리콘 질화막(Si3N4) 또는 이들의 조합막으로 형성하는 것이 바람직하다.
다음, 상기 지지 절연막(129) 및 상기 수소차단막(126)을 평탄화시키어 상기 상부 전극들(123)을 노출시킨다. 상기 평탄화 공정은 화학기계적 연마 기술 또는 에치백 기술을 사용하여 실시될 수 있다. 이에 따라, 상기 강유전체 커패시터들(125) 사이에 수소차단막 패턴(126) 및 지지 절연막 패턴(129)이 잔존한다. 상기 수소차단막 패턴(126)은 상기 강유전체 커패시터들(125)의 측벽, 즉 상기 강유전체막 패턴들(121)의 측벽을 덮는다. 따라서, 상기 강유전체막 패턴들(121) 내부로 수소원자들이 주입되는 것을 방지할 수 있다. 상기 강유전체막 패턴들(121) 내에 수소원자들이 주입되면, 분극특성 및 누설전류 특성과 같은 강유전체 커패시터들(125)의 특성이 저하된다. 결과적으로, 상기 수소차단막 패턴(126)은 강유전체 커패시터들(125)의 특성을 향상시킨다.
다음 도 8a 및 도 8b를 참조하면, 상기 강유전체 커패시터들의 상부 전극들 및 지지 절연막(129) 상에 도전물질을 증착한 후 이를 패터닝하여 각각 상기 다수의 상부 전극들에 공통으로 전기적으로 접속하는 국소 도전막 패턴들(131)을 형성한다. 도면에는 행 방향으로 2개 열 방향으로 4개씩 배열된 8개의 국소 도전막 패턴들(131r1c1, 131r1c2, 131r2c1, 131r2c2, 131r3c1, 131r3c2, 131r4c1, 131r4c2)이 도시되어 있다. 상기 국소 도전막 패턴들 각각은 행 방향으로 4개씩, 열 방향으로 2개씩 배열된 4*2개의 상부 전극들에 직접 접촉하여 그것들에 전기적으로 접속한다. 이와 같은 국소 도전막 패턴은 행 방향 및 열 방향으로 배열된다.
상기 국소 도전막 패턴들은 금속막, 도전성 금속산화막, 도전성 금속질화막 또는 이들의 복합막으로 형성할 수 있다. 예를 들면, 상기 국소 도전막 패턴들은 타이타늄 알루미늄 질화막(TiAlN), 타이타늄막(Ti), 타이타늄 질화막(TiN), 이리디움막(Ir), 이리디움 산화막(IrO2), 백금막(Pt), 루테니움막(Ru), 루테니움 산화막(RuO2), 알루미늄막(Al) 또는 이들의 복합막으로 형성할 수 있다.
다음 도 9a 및 도 9b를 참조하면, 상기 국소 도전막 패턴들(131)을 갖는 반도체 기판의 전면에 상부 절연막(138)을 형성한다. 상기 상부 절연막(138)은 제1 및 제2 상부 층간절연막들(133, 137)을 차례로 적층시키어 형성한다. 상기 제2 상부 층간절연막(137)을 형성하기 전에, 상기 제1 상부 층간절연막(137) 상에 복수 개의 평행한 주 워드 라인들(135)을 형성할 수도 있다. 예컨대, 상기 주 워드 라인들은 스퍼터링 방법, 원자층 증착법 등에 의한 알루미늄으로 형성될 수 있다. 상기 주 워드라인들(135)은 열 방향과 평행하다. 통상적으로, 하나의 주 워드라인(135)은 디코더를 통하여 4개의 워드 라인들(107)을 제어한다.
상기 상부 절연막(138)을 패터닝하여 상기 국소 도전막 패턴들(131r1c1, 131r1c2, 131r2c1, 131r2c2, 131r3c1, 131r3c2, 131r4c1, 131r4c2) 각각을 노출시키는 비아홀들(139; 139r1c1, 139r1c2, 139r2c1, 139r2c2, 139r3c1, 139r3c2, 139r4c1, 139r4c2)을 형성한다. 이때, 홀수 행의 도전막 패턴들(139r1c1, 139r1c2, 139r3c1, 139r3c2)을 노출시키는 비아홀들(139r1c1, 139r1c2, 139r3c1, 139r3c2)은 각 국소 도전막 패턴들의 좌측 부분을 노출시킨다. 즉, 각 국소 도전막 패턴들이 덮는 4*2 개의 커패시터들 중 좌측 2*2 개의 커패시터 상에 형성된다. 이와 반대로 짝수 행의 도전막 패턴들(139r2c1, 139r2c2, 139r4c1, 139r4c2)을 노출시키는 비아홀들(139r2c1, 139r2c2, 139r4c1, 139r4c2)은 각 도전막 패턴들의 우측 부분을 노출시킨다. 즉, 각 국소 도전막 패턴들이 덮는 4*2 개의 커패시터들 중 우측 2*2 개의 커패시터 상에 형성된다.
다음, 상기 비아홀들 및 상기 상부 절연막(138) 상에 도전물질을 증착하고 이를 패터닝하여 상기 비트 라인들(113)에 직교하는 (상기 주 워드 라인들에 평행하는) 플레이트 라인들(141; 141c1, 141c2, 141c3, 141c4)을 도 5a 및 도 5b에 도시된 바와 같이 형성한다. 즉, 플레이트 라인들(141) 각각은 열 방향으로 신장하여 행 방향으로 배열된다. 이에 따라 상기 플레이트 라인들은 비아홀을 통해서 하부의 국소 도전막 패턴들에 전기적으로 접속하며, 한 쌍의 플레이트 라인들이 국소 도전막 패턴 상부를 지나간다. 이때, 홀수 열의 플레이트 라인들은 홀수 행의 국소 도전막 패턴들에 전기적으로 접속하고, 짝수 열의 플레이트 라인은 짝수 행의 국소 도전막 패턴들에 전기적으로 접속한다. 즉, 첫 번째 플레이트 라인(141r1)은 첫 번째 열의 국소 도전막 패턴들 중 홀수 행의 국소 도전막 패턴들(139r1c1, 139r3c1)에 전기적으로 접속하고, 두 번째 플레이트 라인(141r2)은 첫 번째 열의 국소 도전막 패턴들 중 짝수 행의 국소 도전막 패턴들(139r2c1, 139r2c4)에 전기적으로 접속한다.
이상의 강유전체 기억 소자에 따르면, 인접한 활성 영역에 속하는 다수의 커패시터들이 국소 도전막 패턴에 전기적으로 접속되고 또한 국소 도전 패턴들 상부를 한 쌍의 플레이트 라인이 지나간다. 이때, 열 방향으로 배열된 국소 도전막 패턴들이 번갈아 가면서 한 쌍의 플레이트 라인에 전기적으로 접속하기 때문에, 신호 지연 증가 없이 한 플레이트 라인에 다수의 강유전체 커패시터를 연결시킬 수 있다. 따라서 전체 기억 셀 어레이에서 플레이트 라인의 개수가 감소하고, 이로 인해 플레이트 라인 선택 회로가 감소하게 되고 결과적으로 칩의 면적을 감소시킬 수 있다.
도 10a는 도 5a-도5c 및 도 6a 내지 도 9a 및 도 6b 내지 도 9b를 참조하여 설명된 본 발명의 제1실시예의 제1변형예를 도시하는 단면도로서 도 5a의 A-A'을 따라 절취한 단면도이다. 본 제1변형예에서는 국소 도전막 패턴들이 직접 강유전체 커패시터들의 상부 전극들과 접촉하는 것이 아니라 절연막(132)을 뚫고 형성된 콘택홀들을 통해서 각각 전기적으로 접속된다. 즉, 제1실시예와 동일한 방법으로, 도 7a 및 7b에 도시된 바와 같이 강유전체 커패시터들을 형성한 후, 상기 절연막(132)을 형성한다. 이어서 상기 절연막(132)을 패터닝하여 각각의 강유전체 커패시터 상부 전극들을 노출시키는 콘택홀들을 형성한다. 이어서 상기 콘택홀들 및 상기 절연막(132) 상에 도전물질을 증착하고 앞서 설명한 방법과 동일하게 이를 패터닝하여 국소 도전막 패턴들을 형성한다. 이후 공정은 앞서 설명한 제1실시예와 동일하기 대문에 설명의 중복을 피하기 위하여 생략한다.
도 11a는 도 5a-도5c 및 도 6a 내지 도 9a 및 도 6b 내지 도 9b를 참조하여 설명된 본 발명의 제1실시예의 제2변형예를 도시하는 평면도이고, 도 11b는 도 11a의 A-A'을 따라 절취한 단면도이다.
본 제2변형예에 있어서, 국소 도전막 패턴들이 형성되지 않고 강유전체 커패시터 상부 전극들이 이를 대신한다. 즉, 강유전체 커패시터들의 상부 전극이 제1실시예의 국소 도전막 패턴들과 동일한 형상으로 동일한 위치에 형성되고, 플레이트 라인이 상부 전극에 직접 전기적으로 연결된다. 즉, 행 방향 및 열 방향으로 배열된 4*2 개의 강유전체 커패시터들이 하나의 상부 전극을 공유한다(공통 상부 전극).
앞서 제1실시예에서 설명한 방법과 동일하게 도 6a 및 도 6b에 도시된 바와 같이, 활성 영역들(105), 워드 라인들(107), 비트 라인들(113), 콘택 패드들(109a, 109b), 하부 절연막(115) 및 콘택 플러그들(117)을 형성한다. 다음 도 11a 및 도 11b를 참조하면, 각 콘택 플러그(117)에 접속하는 하부 전극들(119)을 형성한다. 즉, 콘택 플러그들(117)을 형성한 후 지지 절연막(129)을 형성한다. 상기 지지 절연막(129)을 패터닝하여 상기 콘택 플러그들(117)을 노출시키는 트렌치를 형성한 후 여기에 전극 물질을 채워 하부 전극(119)을 형성한다. 상기 하부 전극(119)이 형성된 반도체 기판 전면에 강유전체막(121) 및 상부 전극막을 형성한다. 계속해서, 상기 상부 전극막을 패터닝하여 제1실시예의 국소 도전막 패턴에 대응하는 공통 상부 전극들(123r1c1, 123r1c2, 123r2c1, 123r2c2, 123r3c1, 123r3c2, 123r4c1, 123r4c2)을 형성한다. 상기 공통 상부 전극(123)은 행 방향 및 열 방향으로 배열된 4*2 개의 하부 전극을 덮도록 형성된다. 이때, 실시예에 따라서 상기 강유전체막(121)도 동시에 패터닝될 수 있다. 상기 공통 상부 전극들(123)을 형성한 후, 제1실시예와 동일하게, 상부 절연막(138)을 형성한다. 상기 상부 절연막(138)은 제1 및 제2 상부 층간절연막들(133, 137)을 차례로 적층시키어 형성한다. 상기 제2 상부 층간절연막(137)을 형성하기 전에, 상기 제1 상부 층간절연막(133) 상에 복수 개의 평행한 주 워드 라인들(135)을 형성할 수도 있다. 상기 상부 절연막(138)을 패터닝하여 상기 공통 상부 전극들(123r1c1, 123r1c2, 123r2c1, 123r2c2, 123r3c1, 123r3c2, 123r4c1, 123r4c2) 각각을 노출시키는 비아홀들(139; 139r1c1, 139r1c2, 139r2c1, 139r2c2, 139r3c1, 139r3c2, 139r4c1, 139r4c2)을 형성한다. 이때, 홀수 행의 공통 상부 전극들(123r1c1, 123r1c2, 123r3c1, 123r3c2)을 노출시키는 비아홀들(139r1c1, 139r1c2, 139r3c1, 139r3c2)은 각 국소 도전막 패턴들의 좌측 부분을 노출시킨다. 이와 반대로 짝수 행의 도전막 패턴들(123r2c1, 123r2c2, 123r4c1, 123r4c2)을 노출시키는 비아홀들(139r2c1, 139r2c2, 139r4c1, 139r4c2)은 각 도전막 패턴들의 우측 부분을 노출시킨다. 후속 공정으로 앞서 제1실시예에서 설명한 방법과 동일하게 플레이트 라인들(141c1, 141c2, 141c3, 141c4)을 형성한다.
도 12a는 본 발명의 제2실시예에 따른 접임형 비트 라인 구조의 강유전체 기억 소자의 셀 어레이 영역의 일부를 개략적으로 도시하는 평면도이고, 도 12b는 도 12a의 A-A' 라인을 따라 절취한 단면도들이다.
본 제2실시예는 앞서 설명한 제1실시예와 달리 국소 도전막 패턴들이 행 방향 및 열 방향으로 배열된 8*2 개의 강유전체 커패시터들에 공통적으로 전기적으로 접속한다. 즉, 제1실시예에서의 행 방향으로 인접한 두 개의 국소 도전막 패턴들이 하나로 합쳐진 것이다. 이에 따라, 각 국소 도전막 패턴들 상부에는 4 개의 플레이트 라인들이 지나간다. 또, 첫 번째 열의 플레이트 라인(141c1)은 제1행, 제5행, 제9행, 제13행,..., 제(4*(k-1)+1) 행의 국소 도전막 패턴들에 전기적으로 접속한다. 여기서 k는 자연수이다. 두 번째 열의 플레이트 라인(141c2)은 제2행, 제6행, 제 10행, 제14행,..., 제(4*(k-1)+2) 행의 국소 도전막 패턴들에 접속한다. 마찬가지로, 세 번째 열의 플레이트 라인(141c3)은 제3행, 제7행, 제 11행, 제13행,..., 제(4*(k-1)+3) 행의 국소 도전막 패턴들에 접속하고, 네 번째 열의 플레이트 라인(141c4)은 제4행, 제8행, 제 12행, 제16행,..., 제(4*(k-1)+4) 행의 국소 도전막 패턴들에 접속한다. 다섯 번째 플레이트 라인은 첫 번째 플레이트 라인과 동일한 방식으로, 여섯 번째 플레이트 라인은 두 번째 플레이트 라인과 동일한 방식으로, 일곱 번째 플레이트 라인은 세 번째 플레이트 라인과 동일한 방식으로, 여덟 번째 플레이트 라인은 네 번째 플레이트 라인과 동일한 방식으로 국소 도전막 패턴들에 연결된다. 이와 같은 규칙으로, 플레이트 라인들이 국소 도전막 패턴들에 전기적으로 접속한다.
구체적으로 도 12a 및 도 12b를 참조하면, 국소 도전막 패턴(131r1)은 행 방향으로 8개, 열 방향으로 2개씩 배열된 16개의 강유전체 커패시터들(125r1c1, 125r1c2, ..., 125r1c7, 125r1c8, 125r2c1, 125r2c2, ..., 125r2c7, 125r2c8)을 덮으며 그것들에 공통적으로 전기적으로 연결된다. 또, 상기 국소 도전막 패턴(131r1) 상부에 4개의 플레이트 라인들(141c1, 141c2, 141c3, 141c4)이 가로질러 지나가지만, 상기 국소 도전막 패턴(131r1)은 비아홀(139r1c1)을 통해서 플레이트 라인(141c1)에 전기적으로 연결된다. 상기 비아홀(139r1c1)은 강유전체 커패시터들(125r1c1, 125r1c2, 125r2c1 125r2c2) 상부에 형성된다. 마찬가지로 국소 도전막 패턴(131r2) 상부에도 상기 4개의 플레이트 라인들(141c1, 141c2, 141c3, 141c4)이 가로질러 지나가지만, 상기 국소 도전막 패턴(131r2)은 비아홀(139r2c1)을 통해서 플레이트 라인(141c2)에 전기적으로 연결된다.
본 제2실시예의 경우, 하나의 플레이트 라인에 연결된 강유전체 커패시터의 개수는 제1실시예와 동일하지만, 셀 동작시 플레이트 라인에 연결된 활성화된 강유전체 커패시터의 개수는 절반으로 줄어든다.
본 제2실시예에 있어서도 제1실시예의 변형예들이 적용될 수 있음은 당업자에게 자명하게 이해될 것이다.
이상에서 설명한 제1실시예 및 제2실시예를 바탕으로하여, 국소 도전막 패턴들을 행 방향으로 더 확장할 수 있을 것이다. 즉, 국소 도전막 패턴이 행 방향으로 2n 개씩, 열 방향으로 2 개씩 배열된 2n*2 (여기서 n은 자연수)개의 강유전체 커패시터들에 전기적으로 공통으로 연결되도록 형성될 수 있다.
이하에서는 공유형 비트 라인 구조의 강유전체 기억 소자에 대해서 설명을 한다.
도 13a는 본 발명의 제3실시예에 따른 공유형 비트 라인 구조의 강유전체 기억 소자의 셀 어레이 일부를 도시하는 평면도이고, 도 13b는 도 13a의 A-A'을 따라 절취한 단면도이다.
도 13a 및 도 13b를 참조하면, 반도체 기판(101)의 소정 영역에 소자 분리 영역(103)이 배치된다. 상기 소자 분리 영역(103)은 2차원적으로 배열된 복수 개의활성 영역들(105)을 한정한다. 상기 활성 영역들(105)은 행 방향(x 방향)으로의 길이가 열 방향(y 방향)으로의 길이 보다 더 길며 행 및 열 방향으로 일정하게 배열된다. 열 방향으로 신장하여 상기 활성 영역들(105) 및 소자 분리 영역(103)을 가로지르는 열 방향으로 신장된 절연된 게이트 전극, 즉 워드 라인들(107)이 행 방향(x 방향)으로 배열되어 있다. 도면에서는 8개의 워드 라인들(107c1, 107c2, 107c3, ..., 107c6, 107c7, 107c8)이 도시되어 있다. 상기 활성 영역들(105) 각각은 한 쌍의 게이트 전극들과 교차한다. 이에 따라, 상기 각 활성 영역(105)은 3개의 부분으로 나뉘어진다. 상기 한 쌍의 게이트 전극들 사이의 활성 영역에 공통 드레인 영역이 형성되고, 상기 공통 드레인 영역의 양 옆의 활성영 역들에 소오스 영역들이 형성된다. 따라서, 상기 게이트 전극들(107) 및 상기 활성 영역들이 교차하는 지점들(points)에 셀 트랜지스터들이 형성된다.
상기 셀 트랜지스터들을 갖는 반도체 기판의 전면은 하부 절연막(116)에 의해 덮여진다. 예컨대, 상기 하부 절연막(116)은 제1 하부 층간 절연막(111) 및 제 2하부 층간절연막(115)이 차례로 적층된 이중층일 수 있다. 상기 하부 절연막(116) 내에, 즉 상기 제1 하부 층간절연막(115) 상에 상기 워드 라인들(107)과 직교하는 복수 개의 비트 라인들(113)이 배치된다. 도면에는 8개의 비트 라인들(113r1, 113r2, ..., 113r7, 113r8)이 도시되어 있다. 상기 비트 라인들(113) 각각은 상기 제1 하부 층간절연막(111)을 관통하는 비트 라인 콘택홀을 통하여 드레인 영역과 전기적으로 접속하게 된다. 상기 하부 절연막(116)을 관통하여 상기 소오스 영역들에 전기적으로 접속하는 커패시터 콘택 플러그들(117)이 상기 하부 절연막(116) 내에 위치한다.
상기 콘택 플러그들(117)을 갖는 반도체 기판의 전면에 행 방향(x축) 및 열 방향(y축)을 따라 2차원적으로 배열된 복수 개의 강유전체 커패시터들(125)이 배치된다. 도 13a에는 행 방향 및 열 방향을 따라 각각 8 개씩 배치된 64 개의 강유전체 커패시터들(125r1c1, 125r1c2, ..., 125r1c7, 125r1c8, 125r2c1, 125r2c2, ..., 125r2c7, 125r2c8, ..., ..., 125r8c1, 125r8c2, ..., 125r8c7, 125r8c8)이 나타나 있다. 도 13b를 참조하면, 아래에서 첫 번째 행에 8개의 강유전체 커패시터들(125r1c1, 125r1c2, 125r1c3, 125r1c4, 125r1c5, 125r1c6, 125r1c7, 125r1c8)이 배치된다. 각 활성 영역(105)의 두 개의 소오스 영역들 각각에 행 방향으로 배열된 두 개의 강유전체 커패시터가 전기적으로 접속한다.
상기 강유전체 커패시터들(125) 각각은 차례로 적층된 하부 전극(119), 강유전체막 패턴(121) 및 상부 전극(123)을 포함한다. 상기 하부 전극들(119)은 각각 상기 콘택 플러그들(117) 상에 위치하여 그것과 전기적으로 접속한다. 결과적으로, 상기 하부 전극(119)은 상기 콘택 플러그(117)를 통하여 상기 소오스 영역과 전기적으로 접속된다. 상기 강유전체 커패시터들(125) 사이의 빈 공간은 지지 절연막 패턴(129)으로 채워진다.
이에 더하여, 상기 지지 절연막 패턴(129) 및 상기 강유전체 커패시터들(125) 측벽 사이에 수소차단막 패턴(126)이 개재되는 것이 바람직하다.
상기 강유전체 커패시터들(125) 및 상기 지지 절연막 패턴(129) 상에 행 방향 및 열 방향으로 배열된 복수 개의 국소 도전막 패턴들(131)이 배치된다. 도 13a를 참조하면, 8*8 개의 강유전체 커패시터 배열 상에 행 방향으로 2개 열 방향으로 8개 배열된 16개의 국소 도전막 패턴들(131r1c1, 131r1c2, 131r2c1, 131r2c2, 131r3c1, 131r3c2, 131r4c1, 131r4c2, 131r5c1, 135r5c2, 131r6c1, 131r6c2, 131r7c1, 131r7c2, 131r8c1, 131r8c2)이 위치한다. 상기 국소 도전막 패턴들(131) 각각은 행 방향으로 4개씩 배열된 강유전체 커패시터들 4개 상부에 중첩되도록 위치하며 이들에 공통적으로 전기적으로 접속한다. 예컨대, 국소 도전막 패턴(131r1c1)은 아래에서 부터 첫 번째 행에서 행 방향으로 배열된 4개의 강유전체 커패시터들(125r1c1, 125r1c2, 125r1c3, 125r1c4)에 전기적으로 접속한다. 여기서, 첫 번째 행의 강유전체 커패시터들 4개 중 두 개(125r1c1, 125r1c2)는 동일한 활성 영역에 속하고 다른 두 개(125r1c3, 125r1c4)는 또 다른 동일한 활성 영역에 속한다.
상기 각 국소 도전막 패턴(125)은 금속막, 도전성 금속산화막(conductive metal oxide layer), 도전성 금속질화막(conductive metal nitride layer) 또는 이들의 복합막으로 형성된다. 예를 들면, 상기 국소 도전막 패턴들(125) 각각은 타이타늄 알루미늄 질화막(TiAlN), 타이타늄막(Ti), 타이타늄 질화막(TiN), 이리디움막(Ir), 이리디움 산화막(IrO2), 백금막(Pt), 루테니움막(Ru), 루테니움 산화막(RuO2), 알루미늄막(Al) 또는 이들의 복합막일 수 있다.
도 13b에 도시된 바와 같이, 상기 각 국소 도전막 패턴(125)은 그것이 전기적으로 접속되는 강유전체 커패시터들의 상부 전극들에 직접적으로 접촉한다.
상기 국소 도전막 패턴(125)을 갖는 반도체 기판의 전면이 상부 절연막(138)에 의해 덮여진다. 여기서, 상기 상부 절연막(138)은 차례로 적층된 제1 상부 층간절연막(133) 및 제2 상부 층간절연막(137)의 이중층일 수 있다.
이에 더하여, 상기 제1 및 제2 상부 층간절연막들(133, 137) 사이에 복수 개의 주 워드 라인들(135)이 개재될 수 있다. 상기 주 워드라인들(135)은 상기 열 방향(y축)을 따라 연장되어 상기 워드 라인들(107)에 평행하다. 상기 주 워드 라인들(135)의 각각은 한 개의 워드 라인들(107)을 제어한다.
상기 주 워드 라인들(135) 사이의 상기 상부 절연막(138) 상에 금속 배선인 플레이트 라인들(141)이 배치된다. 상기 플레이트 라인들(141;141c1, 141c2, 141c3, 141c4, 141c5, 141c6, 141c7, 141c8)은 비트 라인(113)에 수직하게 그리고 워드 라인(107)에 평행하게 달린다. 도면에는 4 개의 플레이트 라인들이 상기 각 국소 도전막 패턴(131)에 직교하게 달린다.
여기서, 2k+1*(n-1)+i(여기서, n은 자연수, i는 각 k에 대하여 1부터 2k+1까지 순차적으로 증가) 번째 열의 금속 배선은 같은 열, 즉, 2k+1*(n-1)+i 번째 열의 2k+1*(n-1)+i(여기서, n은 자연수, i는 각 k에 대하여 1부터 2k+1까지 순차적으로 증가) 번째 행의 도전막 패턴에 전기적으로 접속한다. 예컨대, 1열의 플레이트 라인(141r1)은 1열의 1행 및 5행의 국소 도전막 패턴들(125r1c1, 125r5c1)에 접속하고 마찬가지로 5열의 플레이트 라인(141r5)은 5열의 1 행 및 5 행의 도전막 패턴들(125r1c5, 125r5c5)에 전기적으로 접속한다.
본 제3실시예에 따르면 통상적인 공유형 비트 라인 구조에 비해서 소자 동작시 플레이트 라인에 연결된 활성화된 커패시터 개수를 1/4로 줄일 수 있다. 결국 통상적인 공유형 비트 라인 구조와 동일한 신호 지연을 갖도록 설계할 경우 하나의 플레이트 라인에 4배의 강유전체 커패시터들을 연결할 수 있다.
이제 이와 같은 강유전체 기억 소자를 제조하는 방법을 도 13a, 13b 및 도 14를 참조하여 간략히 설명을 한다. 제1실시예에서 설명한 방법과 동일한 부분에 대해서는 중복적인 설명을 생략하고 간략히 언급하기로 한다.
도 14는 본 제3실시예에 따른 제조 방법에서 워드 라인 및 비트 라인이 형성된 결과의 반도체 기판에 대한 평면도이다. 도 13a, 13b 및 14를 참조하면, 먼저 반도체 기판(101)의 소정 영역에 소자 분리 영역(103)을 형성하여 복수 개의 활성 영역들(105)을 한정한다. 상기 활성 영역들(105)은 행 방향 및 열 방향으로 일정하게 배치된다. 상기 활성 영역들(105)을 갖는 반도체 기판의 전면에 게이트 절연막, 게이트 도전막 및 캐핑절연막을 차례로 형성한다. 상기 캐핑절연막, 게이트 도전막 및 게이트 절연막을 연속적으로 패터닝하여 상기 활성영 역들(105) 및 소자 분리 영역(103)의 상부를 가로지르는 복수 개의 평행한 게이트 패턴들을 형성한다. 상기 게이트 패턴들의 각각은 차례로 적층된 게이트 절연막 패턴, 게이트 전극(107) 및 캐핑절연막 패턴으로 구성된다. 여기서, 상기 활성영 역들의 각각은 상기 한 쌍의 게이트 전극들과 교차한다. 상기 게이트 전극(107)은 워드 라인에 해당한다. 바람직하게는, 상기 워드 라인은 열 방향으로 신장하여 행 방향으로 배열(107c1, 107c2, ..., 107c7, 107c8)된다.
상기 게이트 패턴들 및 상기 소자 분리 영역(103)을 이온주입 마스크들로 사용하여 상기 활성영 역들(105)에 불순물 이온들을 주입한다. 그 결과, 상기 각 활성 영역에 3개의 불순물 영역들이 형성된다. 이들 3개의 불순물 영역들중 가운데의 불순물 영역은 공통 드레인 영역에 해당하고, 나머지 불순물 영역들은 소오스 영역들에 해당한다. 이에 따라, 상기 각 활성 영역에 한 쌍의 셀 트랜지스터들이 형성된다. 결과적으로, 상기 셀 트랜지스터들은 상기 반도체 기판(101)에 행 방향 및 열 방향을 따라 2차원적으로 배열된다. 이어서, 상기 게이트 패턴의 측벽에 통상의 방법을 사용하여 스페이서를 형성한다.
다음 반도체 기판 전면에 제1 하부 층간절연막(111)을 형성한다. 상기 제1 하부 층간절연막(111)을 패터닝하여 상기 드레인 영역들을 노출시키는 비트 라인 콘택홀들을 형성한다. 상기 비트 라인 콘택홀들 및 상기 제1 하부 층간 절연막(111)에 도전물질을 증착하고 이를 패터닝하여 상기 워드 라인들(107)과 직교하는 비트 라인들(113; 113r1, 113r2, ..., 113r7, 113r8)을 형성한다.
다음 상기 비트 라인들(113)을 갖는 반도체 기판의 전면에 제2 하부 층간절연막(115)을 형성한다. 상기 제1 내지 제2 하부 층간절연막들(111, 115)은 하부 절연막(116)을 구성한다. 이어서, 상기 하부 절연막(116)을 패터닝하여 상기 소오스 영역들을 노출시키는 콘택홀들을 형성한 후 도전물질을 채워 콘택 플러그들(117)을 형성한다.
다음, 상기 콘택 플러그들(117) 및 상기 하부 절연막(116) 상에 하부 전극막, 강유전체막 및 상부 전극막을 차례로 형성한다. 상기 상부 전극막, 강유전체막 및 하부 전극막을 연속적으로 패터닝하여 행 방향 및 열 방향을 따라 2차원적으로 배열된 복수 개의 강유전체 커패시터들(125)을 형성한다. 상기 강유전체 커패시터들(125)의 각각은 차례로 적층된 하부 전극(119), 강유전체막 패턴(121) 및 상부 전극(123)을 포함한다. 상기 하부 전극들(119)은 각각 상기 콘택 플러그들(117)과 접촉한다. 이어서, 상기 강유전체 커패시터들(124)이 형성된 결과물의 전면에 지지 절연막(129)을 형성한다. 상기 절연막(129)을 형성하기 전에 수소차단막(126)을 콘포말하게 형성할 수도 있다.
다음, 상기 지지 절연막(129) 및 상기 수소차단막(126)을 평탄화시키어 상기 상부 전극들(123)을 노출시킨다. 이에 따라, 상기 강유전체 커패시터들(125) 사이에 수소차단막 패턴(126) 및 지지 절연막 패턴(129)이 잔존한다.
다음, 상기 강유전체 커패시터들의 상부 전극들 및 지지 절연막(129) 상에 도전물질을 증착한후 이를 패터닝하여 각각 상기 다수의 상부 전극들에 공통으로 전기적으로 접속하는 국소 도전막 패턴들(131; 131r1c1, 131r1c2, 131r2c1, 131r2c2, 131r3c1, 131r3c2, 131r4c1, 131r4c2, 131r5c1, 131r5c2, 131r6c1, 131r6c2, 131r7c1, 131r7c2, 131r8c1, 131r8c2)을 형성한다. 상기 국소 도전막 패턴들 각각은 행 방향으로 4개씩 배열된 4개의 커패시터 상부 전극들에 직접 접촉하여 그것들에 전기적으로 접속한다. 이와 같은 국소 도전막 패턴은 행 방향 및 열 방향으로 배열된다.
상기 국소 도전막 패턴들을 갖는 반도체 기판의 전면에 상부 절연막(138)을 형성한다. 상기 상부 절연막(138)은 제1 및 제2 상부 층간절연막들(133, 137)을 차례로 적층시키어 형성한다. 상기 제2 상부 층간절연막(137)을 형성하기 전에, 상기 제1 상부 층간절연막(137) 상에 복수 개의 평행한 주 워드 라인들(135)을 형성할 수도 있다.
상기 상부 절연막(138)을 패터닝하여 상기 국소 도전막 패턴들(131r1c1, 131r1c2, 131r2c1, 131r2c2, 131r3c1, 131r3c2, 131r4c1, 131r4c2, 131r5c1, 131r5c2, 131r6c1, 131r6c2, 131r7c1, 131r7c2, 131r8c1, 131r8c2) 각각을 노출시키는 비아홀들(139; 139r1c1, 139r2c2, 139r3c3, 139r4c4, 139r5c5, 139r6c6, 139r7c7, 139r8c8)을 형성한다.
이어서 상기 비아홀들 및 상기 상부 절연막(138) 상에 도전물질을 증착하고 이를 패터닝하여 상기 비트 라인들(113)에 직교하는 (상기 주 워드 라인들에 평행하는) 플레이트 라인들(141; 141c1, 141c2, 141c3, 141c4, 141c5, 141c6, 141c7, 141c8)을 도 13a에 도시된 바와 같이 형성한다. 즉, 플레이트 라인들 각각은 열 방향으로 신장하여 행 방향으로 배열된다. 이에 따라 상기 플레이트 라인들은 비아홀을 통해서 하부의 국소 도전막 패턴들에 전기적으로 접속하며, 4개의 플레이트 라인들이 국소 도전막 패턴 상부를 지나간다. 이때, 2k+1*(n-1)+i(여기서, n은 자연수, i는 각 k에 대하여 1부터 2k+1까지 순차적으로 증가) 번째 열의 금속 배선은 2k+1*(n-1)+i 번째 열의 2k+1*(n-1)+i(여기서, n은 자연수, i는 각 k에 대하여 1부터 2k+1까지 순차적으로 증가) 번째 행의 도전막 패턴에 전기적으로 접속한다. 예컨대, 1열의 플레이트 라인(141r1)은 1열의 1행의 국소 도전막 패턴(125r1c1) 및 5행의 국소 도전막 패턴(125r5c1)에 접속하고 마찬가지로 5열의 플레이트 라인(141r5)은 5열의 1 행 및 5 행의 도전막 패턴(125r1c5, 125r5c5)에 전기적으로 접속한다.
도 15는 상술한 제3실시예의 제1변형예로서, 제1실시예의 제1변형예에 대응한다. 도 15를 참조하면, 국소 도전막 패턴이 상부 전극들과 직접 접촉하는 것이 아니라 절연막(132)을 뚫고 각각의 상부 전극을 노출시키는 콘택홀들을 통해서 상부 전극들과 전기적으로 접속한다. 즉, 앞서 도 13a, 13b, 및 도 14를 참조하여 설명한 방법과 동일하게 강유전체 커패시터들을 형성한 후, 절연막(132)을 형성한다. 이어서 상기 절연막(132)을 패터닝하여 각각의 강유전체 커패시터 상부 전극들을 노출시키는 콘택홀들을 형성한다. 이어서 상기 콘택홀들 및 상기 절연막(132) 상에 도전물질을 증착하고 앞서 설명한 방법과 동일하게 이를 패터닝하여 국소 도전막 패턴들을 형성한다.
도 16a는 상술한 제3실시예의 제2변형예로서, 제1실시예의 제2변형예에 대응한다. 도 16b는 도 16a의 A-A'을 따라 절취한 단면도이다. 도 16a 및 도 16b를 참조하면, 상술한 제1실시예의 제2변형예와 마찬가지로, 행 방향으로 인접한 4개의 강유전체 커패시터들이 공통적으로 하나의 상부 전극(공통 상부 전극, 123)을 공유하며 플레이트 라인이 공통 상부 전극(123)에 전기적으로 접속한다.
도 13a, 13b 및 도 14를 참조하여 설명한 방법과 동일하게, 활성 영역들(105), 워드 라인들(107), 비트 라인들(113), 콘택 패드들(109a, 109b), 하부 절연막(115) 및 콘택 플러그들(117)을 형성한다. 다음 도 16a 및 도 16b를 참조하면, 각 콘택 플러그(117)에 접속하는 하부 전극들(119)을 형성한다. 즉, 콘택 플러그들(117)을 형성한 후 지지 절연막(129)을 형성한다. 상기 지지 절연막(129)을 패터닝하여 상기 콘택 플러그들(117)을 노출시키는 트렌치를 형성한 후 여기에 전극 물질을 채워 하부 전극(119)을 형성한다. 상기 하부 전극(119)이 형성된 반도체 기판 전면에 강유전체막(121) 및 상부 전극막을 형성한다. 계속해서, 상기 상부 전극막을 패터닝하여 제3실시예의 국소 도전막 패턴에 대응하는 공통 상부 전극들(123r1c1, r123r1c2, 123r2c1, 123r2c2, 123r3c1, 123r3c2, 123r4c1, 123r4c2, 123r5c1, 123r5c2, 123r6c1, 123r6c2, 123r7c1, 123r7c2, 123r8c1, 123r8c2)을 형성한다. 상기 공통 상부 전극(123)은 행 방향으로 배열된 4개의 하부 전극을 덮도록 형성된다. 이때, 실시예에 따라서 상기 강유전체막(121)도 동시에 패터닝될 수 있다. 상기 공통 상부 전극들(123)을 형성한 후, 상부 절연막(138)을 형성한다. 상기 상부 절연막(138)은 제1 및 제2 상부 층간절연막들(133, 137)을 차례로 적층시키어 형성한다. 상기 제2 상부 층간절연막(137)을 형성하기 전에, 상기 제1 상부 층간절연막(137) 상에 복수 개의 평행한 주 워드 라인들(135)을 형성할 수도 있다. 상기 상부 절연막(138)을 패터닝하여 상기 공통 상부 전극들(123r1c1, 123r1c2, 123r2c1, 123r2c2, 123r3c1, 123r3c2, 123r4c1, 123r4c2)을 노출시키는 비아홀을 형성한다. 후속 공정으로 상기 공통 상부 전극들에 전기적으로 접속하는 플레이트 라인들(141c1, 141c2, 141c3, 141c4, 141c5, 141c6, 141c7, 141c8)을 형성한다.
도 17a는 본 발명의 제4실시예에 따른 공유형 비트 라인 구조의 강유전체 기억 소자의 셀 어레이 영역의 일부를 개략적으로 도시하는 평면도이고, 도 17b는 도 15a의 A-A' 라인을 따라 절취한 단면도들이다.
본 제4실시예는 앞서 설명한 제3실시예와 달리 국소 도전막 패턴들이 행 방향으로 8개 배열된 8개의 강유전체 커패시터들에 공통적으로 전기적으로 접속한다. 즉, 제3실시예에서의 행 방향으로 인접한 두 개의 국소 도전막 패턴들이 하나로 합쳐진 것이다. 이에 따라, 각 국소 도전막 패턴들 상부에는 8개의 플레이트 라인들이 지나간다. 이때, 8*(n-1)+i(여기서, n은 자연수, i는 1부터 8까지 순차적으로 증가) 번째 열의 금속 배선은 같은 열의 같은 행 즉, 8*(n-1)+i(여기서, n은 자연수, i는 각 1부터 8까지 순차적으로 증가) 번째 행의 도전막 패턴에 전기적으로 접속한다.
본 제4실시예의 경우, 하나의 플레이트 라인에 연결된 강유전체 커패시터의 개수는 제3실시예와 동일하지만, 셀 동작시 플레이트 라인에 연결된 활성화된 강유전체 커패시터의 개수는 절반으로 줄어든다.
본 제4실시예에 있어서도 제1실시예의 변형예들이 적용될 수 있음은 당업자에게 자명하게 이해될 것이다.
이상에서 설명한 제3실시예 및 제4실시예를 바탕으로 하여, 국소 도전막 패턴들을 행 방향으로 더 확장할 수 있을 것이다. 즉, 국소 도전막 패턴이 행 방향으로 2n+1 개의 강유전체 커패시터들에 전기적으로 공통으로 연결되도록 형성될 수 있다. 이때, 2k+1*(n-1)+i(여기서, n은 자연수, i는 각 k에 대하여 1부터 2k+1까지 순차적으로 증가) 번째 열의 금속 배선은 2k+1*(n-1)+i 번째 열의 2k+1*(n-1)+i(여기서, n은 자연수, i는 각 k에 대하여 1부터 2k+1까지 순차적으로 증가) 번째 행의 도전막 패턴에 전기적으로 접속할 것이다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
이상에서 설명한 본 발명에 따르면, 신호 지연의 증가 없이 하나의 플레이트 라인에 연결되는 강유전체 커패시터 개수를 증가시킬 수 있다. 이로 인해 칩의 크기를 줄일 수 있다.
도 1은 통상적인 공유형 비트 라인 구조를 적용한 강유전체 기억 소자를 개략적으로 도시하는 평면도이다.
도 2는 도 1에 대한 등가회로도 이다.
도 3은 통상적인 접임형 비트 라인 구조를 적용한 강유전체 기억 소자를 개략적으로 도시하는 평면도이다.
도 4는 도 3에 대한 등가회로도 이다.
도 5a는 본 발명의 제1실시예에 따른 접임형 비트 라인 구조의 강유전체 기억 소자의 셀 어레이 영역의 일부를 개략적으로 도시하는 평면도이다.
도 5b는 도 5a의 A-A' 라인을 따라 절취한 단면도이다.
도 5c는 도 5a의 B-B'라인을 따라 절취한 단면도이다.
도 6a 내지 도 9a는 도 5a에 보여진 강유전체 기억 소자를 제조하는 방법을 설명하기 위한 반도체 기판의 평면도이다.
도 6b 내지 도 9b는 도 6a 내지 도 9a에 각각 대응하는 단면도로서 도 5a의 A-A' 라인을 따라 절취한 단면도들이다.
도 10은 5a에 보여진 강유전체 기억 소자에 대한 제1변형예를 도시하는 단면도로서 도 5a의 A-A'을 따라 절취한 단면도이다.
도 11a는 도 5a에 보여진 강유전체 기억 소자에 대한 제2변형예를 도시하는 평면도이고, 도 11b는 도 11a의 A-A'을 따라 절취한 단면도이다.
도 12a는 본 발명의 제2실시예에 따른 접임형 비트 라인 구조의 강유전체 기억 소자의 셀 어레이 영역의 일부를 개략적으로 도시하는 평면도이고, 도 12b는 도 12a의 A-A' 라인을 따라 절취한 단면도들이다.
도 13a는 본 발명의 제3실시예에 따른 공유형 비트 라인 구조의 강유전체 기억 소자의 셀 어레이 일부를 도시하는 평면도이고, 도 13b는 도 13a의 A-A'을 따라 절취한 단면도이다.
도 14는 본 발명의 제3실시예에 따른 제조 방법에서 워드 라인 및 비트 라인이 형성된 결과의 반도체 기판에 대한 평면도이다.
도 15는 도 13a 및 도 13b에 보여진 강유전체 기억 소자에 대한 제1변형예를 도시하는 단면도로서 도 13의 A-A'라인을 따라 절취한 단면도이다.
도 16a는 도 13a 및 도 13b에 보여진 강유전체 기억 소자에 대한 제2변형예를 도시하는 평면도이고, 도 16b는 도 16a의 A-A'을 따라 절취한 단면도이다.
도 17a는 본 발명의 제4실시예에 따른 공유형 비트 라인 구조의 강유전체 기억 소자의 셀 어레이 영역의 일부를 개략적으로 도시하는 평면도이고, 도 17b는 도 15a의 A-A' 라인을 따라 절취한 단면도들이다.

Claims (39)

  1. 각각 하부 전극, 강유전체막 및 상부 전극으로 구성되며 행 및 열 방향으로 반도체 기판 상에 배치된 강유전체 커패시터 적층구조들;
    각각이 행 방향으로 배열된 적어도 4개 이상의 강유전체 캐패시터들의 상부전극들에 전기적으로 연결되며 행 및 열 방향으로 배열된 도전막 패턴들;
    상기 도전막 패턴들 상부에서 열 방향으로 신장하며 행 방향으로 배열되어 상기 도전막 패턴들에 전기적으로 연결되는 금속 배선들을 포함하는 것을 특징으로 하는 강유전체 기억 소자.
  2. 제 1 항에 있어서,
    상기 각 도전막 패턴은 행 방향으로 적어도 4개씩 그리고 열 방향으로 2개씩 배열된 적어도 8개의 강유전체 커패시터 적층구조들을 덮어 적어도 8개의 상부전극들에 전기적으로 연결되며,
    각각의 도전막 패턴들 상부에는 적어도 2개의 금속 배선들이 지나가는 것을 특징으로 하는 강유전체 기억 소자.
  3. 각각 하부 전극, 강유전체막 및 상부 전극으로 구성되며 행 및 열 방향으로 반도체 기판 상에 배치되며, 행 방향으로 적어도 4개, 열 방향으로 2개 배열된 적어도 4*2개의 상부 전극들이 서로 연결되어 하나의 공통 상부 전극을 구성하는 강유전체 커패시터 적층구조들;
    상기 강유전체 커패시터 적층구조들 상부에서 열 방향으로 신장하며 행 방향으로 배열되며 상기 공통 상부 전극에 전기적으로 연결된 금속 배선들을 포함하되,
    적어도 2개의 금속 배선들이 각각의 공통 상부 전극 상부를 지나가는 것을 특징으로 하는 강유전체 기억 소자.
  4. 제 2 항에 있어서,
    상기 각 도전막 패턴은 행 방향 4개 및 열 방향 2개씩 배열된 4*2개의 강유전체 적층구조들의 4*2 개의 상부 전극들을 덮으며 이들에 공통으로 전기적으로 연결되고, 2개의 금속 배선들이 각 도전막 패턴들과 직교하며,
    홀수 열의 금속 배선은 홀수 행의 도전막 패턴에 전기적으로 연결되고, 짝수 열의 금속 배선은 짝수 번째 행의 도전막 패턴에 전기적으로 연결되는 것을 특징으로 하는 강유전체 기억 소자.
  5. 제 2 항에 있어서,
    상기 각 도전막 패턴은 행 방향으로 2k+1개, 열 방향으로 2개씩 배치된 2k+1*2개의 강유전체 적층구조들의 2k+1*2 개의 상부 전극들을 덮으며 이들에 공통으로 전기적으로 연결되고, 각 도전막 패턴은 2k개의 금속 배선들과 직교하며(여기서 k는 자연수이며),
    2k*(n-1)+i(여기서, n은 자연수, i는 각 k에 대하여 1부터 2k 까지 순차적으로 증가) 번째 열의 금속 배선은 2k*(n-1)+i(여기서, n은 자연수, i는 각 k에 대해서 1부터 2k까지 순차적으로 증가) 번째 행의 도전막 패턴에 전기적으로 연결되는 것을 특징으로 하는 강유전체 기억 소자.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 각 도전막 패턴은 상기 상부 전극들에 직접 접촉하는 것을 특징으로 하는 강유전체 기억 소자.
  7. 제 4 항 또는 제 5 항에 있어서,
    상기 각 도전막 패턴은 상기 상부 전극들 각각에 대응하는 비아 콘택들을 통해서 전기적으로 연결되는 것을 특징으로 하는 강유전체 기억 소자.
  8. 제 3 항에 있어서,
    행 방향으로 4개, 열 방향으로 2개 배치된 4*2개의 강유전체 적층구조들의 상부 전극들이 서로 연결되어 하나의 공통 상부 전극을 구성하고, 2개의 금속 배선들이 각 공통 상부 전극과 직교하며,
    홀수 열의 금속 배선은 홀수 행의 공통 상부 전극에 전기적으로 연결되고, 짝수 열의 금속 배선은 짝수 행의 공통 상부 전극에 전기적으로 연결되는 것을 특징으로 하는 강유전체 기억 소자.
  9. 제 3 항에 있어서,
    행 방향으로 2k+1개, 열 방향으로 2개 배치된 2k+1*2개의 강유전체 적층구조들의 상부 전극들이 서로 연결되어 하나의 공통 상부 전극을 구성하고, 2k 개의 금속 배선이 각 공통 상부 전극과 직교하며, 여기서 k는 자연수이며,
    2k*(n-1)+i(여기서, n은 자연수, i는 각 k에 대하여 1부터 2k 까지 순차적으로 증가) 번째 열의 금속 배선은 2k*(n-1)+i(여기서, n은 자연수, i는 각 k에 대해서 1부터 2k까지 순차적으로 증가) 번째 행의 공통 상부 전극에 전기적으로 연결되는 것을 특징으로 하는 강유전체 기억 소자.
  10. 제 1 항에 있어서,
    상기 각 도전막 패턴은 행 방향으로 적어도 4개의 강유전체 커패시터 적층구조들을 덮어 적어도 4개의 상부전극들에 전기적으로 연결되며,
    적어도 4개의 금속 배선들이 각각의 도전막 패턴 상부를 지나가는 것을 특징으로 하는 강유전체 기억 소자.
  11. 각각 하부 전극, 강유전체막 및 상부 전극으로 구성되며 행 및 열 방향으로 반도체 기판 상에 배치되며, 행 방향으로 적어도 4개의 상부 전극들이 서로 연결되어 하나의 공통 상부 전극을 구성하는 강유전체 커패시터 적층구조들;
    상기 강유전체 커패시터 적층구조들 상부에서 열 방향으로 신장하며 행 방향으로 배열되며 상기 공통 상부 전극에 전기적으로 연결된 금속 배선들을 포함하되,
    적어도 4개의 금속 배선들이 각각의 공통 상부 전극 상부를 지나가는 것을 특징으로 하는 강유전체 기억 소자.
  12. 제 11 항에 있어서,
    상기 각 도전막 패턴은 행 방향으로 배열된 2k+1개의 강유전체 커패시터 적층구조들을 덮으며 이들에 공통으로 전기적으로 연결되고, 2k+1개의 금속 배선들이 각 도전막 패턴과 직교하며,
    2k+1*(n-1)+i(여기서, n은 자연수, i는 각 k에 대하여 1부터 2k+1 까지 순차적으로 증가) 번째 열의 금속 배선은 2k+1*(n-1)+i(여기서, n은 자연수, i는 각 k에 대해서 1부터 2k+1까지 순차적으로 증가) 번째 행의 도전막 패턴에 전기적으로 연결되는 것을 특징으로 하는 강유전체 기억 소자.
  13. 제 12 항에 있어서,
    상기 각 도전막 패턴은 상기 상부 전극들에 직접 접촉하는 것을 특징으로 하는 강유전체 기억 소자.
  14. 제 12 항에 있어서,
    상기 각 도전막 패턴은 상기 상부 전극들 각각에 대응하는 비아 콘택들을 통해서 전기적으로 연결되는 것을 특징으로 하는 강유전체 기억 소자.
  15. 제 11 항에 있어서,
    행 방향으로 배열된 2k+1개의 강유전체 적층구조들의 2k+1개의 상부 전극들이 서로 연결되어 하나의 공통 상부전극을 구성하며, 2k+1개의 금속 배선들이 각 공통 상부 전극들과 직교하며, 여기서 k는 자연수이며,
    2k+1*(n-1)+i(여기서, n은 자연수, i는 각 k에 대하여 1부터 2k+1 까지 순차적으로 증가) 번째 열의 금속 배선은 2k+1*(n-1)+i(여기서, n은 자연수, i는 각 k에 대해서 1부터 2k+1까지 순차적으로 증가) 번째 행의 공통 상부전극에 전기적으로 연결되는 것을 특징으로 하는 강유전체 기억 소자.
  16. 반도체 기판 상에 열 방향으로 신장하며 행 방향으로 배치된 워드 라인들;
    상기 워드 라인들 상부에 위치하며, 상기 워드 라인들과 직교하도록 열 방향으로 배치된 비트 라인들;
    상기 비트 라인들 상부에 위치하며, 한 쌍의 워드 라인들 사이에 위치하고 행 방향 및 열 방향으로 배치된 다수의 강유전체 커패시터 적층구조들;
    각각이 행 방향 및 열 방향으로 배치된 2k+1*2 개의 강유전체 커패시터 적층구조들 단위에 전기적으로 연결되며 행 및 열 방향으로 배열된 도전막 패턴들;
    상기 도전막 패턴들에 전기적으로 연결되며 행 방향으로 신장하고 열 방향으로 이격되어 배치된 금속 배선들을 포함하되,
    각각의 도전막 패턴들 상부에는 2k 개의 금속 배선들이 지나가는 것을 특징으로 하는 강유전체 기억 소자.
  17. 삭제
  18. 제 16 항에 있어서,
    2k*(n-1)+i(여기서, n은 자연수, 1≤i≤2k) 번째 열의 금속 배선은 2k*(n-1)+i(여기서, n은 자연수, 1≤i≤2k) 번째 행의 도전막 패턴에 전기적으로 연결되는 것을 특징으로 하는 강유전체 기억 소자.
  19. 반도체 기판 상에 열 방향으로 신장하며 행 방향으로 배치된 워드 라인들;
    상기 워드 라인들 상부에 위치하며, 상기 워드 라인들과 직교하도록 열 방향으로 배치된 비트 라인들;
    상기 비트 라인들 상부에 그리고 한 쌍의 워드 라인들 사이에 위치하며, 각각이 하부 전극, 강유전체막 및 상부 전극으로 구성되며 행 방향 및 열 방향으로 배치되며, 행 방향 및 열 방향으로 배치된 2k+1*2 개의 상부전극들이 서로 연결되어 하나의 공통 상부 전극을 구성하는 강유전체 커패시터 적층구조들;
    상기 공통 상부 전극들에 직교하면서 연결되며 2k 개가 각각의 공통 상부 전극 상부를 지나가는 금속 배선들을 포함하는 강유전체 기억 소자.
  20. 제 19 항에 있어서,
    2k*(n-1)+i(여기서, n은 자연수, i는 각 k에 대하여 1부터 2k 까지 순차적으로 증가) 번째 열의 금속 배선은 2k*(n-1)+i(여기서, n은 자연수, i는 각 k에 대해서 1부터 2k까지 순차적으로 증가) 번째 행의 공통 상부 전극에 전기적으로 연결되는 것을 특징으로 하는 강유전체 기억 소자.
  21. 제 18 항에 있어서,
    상기 각 도전막 패턴은 상부전극들에 직접 접촉하는 것을 특징으로 하는 강유전체 기억 소자.
  22. 제 18 항에 있어서,
    상기 각 도전막 패턴은 상부전극들 각각에 대응하는 비아 콘택들을 통해서 전기적으로 연결되는 것을 특징으로 하는 강유전체 기억 소자.
  23. 반도체 기판 상에 열 방향으로 신장하며 행 방향으로 배치된 워드 라인들;
    상기 워드 라인들 상부에 위치하며, 상기 워드 라인들과 직교하도록 열 방향으로 배치된 비트 라인들;
    상기 비트 라인들 상부에 위치하며, 한 쌍의 워드 라인들 사이에 위치하고 행 방향 및 열 방향으로 배치된 다수의 강유전체 커패시터 적층구조들;
    행 방향 및 열 방향으로 배치된 2k+1 개의 강유전체 커패시터 적층구조들 단위에 전기적으로 접속하며, 행 및 열 방향으로 배치된 도전막 패턴들;
    상기 도전막 패턴들 상부에 위치하여 그것들에 전기적으로 연결되며, 열 방향으로 신장하고 행 방향으로 배치된 금속 배선들을 포함하되,
    상기 도전막 패턴들 각각의 상부에 2k+1 (k는 자연수) 개의 금속 배선이 지나가는 것을 특징으로 하는 강유전체 기억 소자.
  24. 삭제
  25. 제 23 항에 있어서,
    상기 행 방향 및 열 방향으로 배치된 2k+1 개의 강유전체 커패시터 적층구조들 단위는 하나의 공통 상부 전극을 공유하며,
    상기 금속 배선이 상기 공통 상부전극에 전기적으로 접속하는 것을 특징으로 하는 강유전체 기억 소자.
  26. 제 23 항에 있어서,
    2k+1*(n-1)+i(여기서, n은 자연수, i는 각 k에 대하여 1부터 2k+1까지 순차적으로 증가) 번째 열의 금속 배선은 2k+1*(n-1)+i(여기서, n은 자연수, i는 각 k에 대하여 1부터 2k+1까지 순차적으로 증가) 번째 행의 도전막 패턴에 전기적으로 접속하는 것을 특징으로 하는 강유전체 기억 소자.
  27. 제 26 항에 있어서,
    상기 각 도전막 패턴은 상부전극들에 직접 접촉하는 것을 특징으로 하는 강유전체 기억 소자.
  28. 제 26 항에 있어서,
    상기 각 도전막 패턴은 상부전극들 각각에 대응하는 비아 콘택들을 통해서 전기적으로 연결되는 것을 특징으로 하는 강유전체 기억 소자.
  29. 제 26 항에 있어서,
    2k+1*(n-1)+i(여기서, n은 자연수, i는 각 k에 대하여 1부터 2k+1까지 순차적으로 증가) 번째 열의 금속 배선은 2k+1*(n-1)+i(여기서, n은 자연수, i는 각 k에 대하여 1부터 2k+1까지 순차적으로 증가) 번째 행의 공통 상부 전극에 전기적으로 접속하는 것을 특징으로 하는 강유전체 기억 소자.
  30. 반도체 기판 상에 하부 절연막을 형성하는 단계;
    상기 하부 절연막 상에 행 방향 및 열 방향으로 배열된 다수의 강유전체 커패시터 적층구조들을 형성하는 단계;
    행 방향으로 인접한 적어도 4개의 강유전체 커패시터 적층구조들에 공통적으로 전기적으로 연결되며 행 방향 및 열 방향으로 배치되는 다수의 도전막 패턴들을 형성하는 단계;
    상기 다수의 도전막 패턴들이 형성된 결과의 반도체 기판 전면에 상부 절연막을 형성하는 단계;
    상기 상부 절연막을 관통하는 비아홀들을 통해서 상기 도전막 패턴들에 전기적으로 연결되되, 열 방향으로 신장하면서 행 방향으로 배열되며 적어도 2개 이상이 상기 각 도전막 패턴들을 가로지르는 다수의 금속 배선을 상기 상부 절연막 상에 형성하는 단계를 포함하는 강유전체 기억 소자 형성 방법.
  31. 제 30 항에 있어서,
    상기 다수의 도전막 패턴들을 형성하는 단계는,
    상기 강유전체 커패시터 적층구조들을 피복하도록 상기 하부 절연막 상에 지지 절연막을 형성하는 단계;
    상기 강유전체 커패시터 적층구조들 상부가 노출되도록 상기 지지 절연막을 평탄화 식각하는 단계;
    상기 평탄화된 지지 절연막 및 상기 노출된 강유전체 커패시터 적층구조들 상부에 도전막을 형성하는 단계;
    상기 도전막을 패터닝하는 단계를 포함하여 이루어지는 것을 특징으로 하는 강유전체 기억 소자 형성 방법.
  32. 제 30 항에 있어서,
    상기 다수의 도전막 패턴들을 형성하는 단계는,
    상기 강유전체 커패시터 적층구조들을 피복하도록 상기 하부 절연막 상에 절연막을 형성하는 단계
    상기 절연막을 패터닝하여 상기 강유전체 커패시터 적층구조들 상부 각각을 노출시키는 다수의 콘택홀들을 형성하는 단계;
    상기 콘택홀들 내부 및 상기 절연막 상에 도전막을 형성하는 단계;
    상기 도전막을 패터닝하는 단계를 포함하여 이루어지는 것을 특징으로 하는 강유전체 기억 소자 형성 방법.
  33. 제 30 항에 있어서,
    상기 각 도전막 패턴은 행 방향으로 4개씩, 열 방향으로 2개씩 배열된 4*2개의 강유전체 커패시터 적층구조들 상부에 공통으로 전기적으로 접속하며,
    2 개의 금속 배선들이 각 도전막 패턴들을 가로지르며,
    홀수 열의 금속 배선은 홀수 행의 도전막 패턴에 전기적으로 연결되고, 짝수 열의 금속 배선은 짝수 번째 행의 도전막 패턴에 전기적으로 연결되는 것을 특징으로 하는 강유전체 기억 소자 형성 방법.
  34. 제 30 항에 있어서,
    상기 각 도전막 패턴은 행 방향으로 4개 배열된 4개의 강유전체 커패시터 적층구조들 상부에 공통으로 전기적으로 접속하며,
    4 개의 금속 배선들이 각 도전막 패턴들을 가로지르며,
    4*(k-1)+i (여기서 k는 자연수, i는 각 k에 대해서 1부터 4까지 증가) 번째 열의 금속 배선은 4*(k-1)+i 번째 행의 도전막 패턴에 전기적으로 연결되는 것을 특징으로 하는 강유전체 기억 소자 형성 방법.
  35. 제 30 항에 있어서,
    상기 상부 절연막을 형성하는 단계는,
    상부 제1 상부 층간절연막 및 제2 상부 층간절연막을 차례로 적층하여 형성하며,
    상기 제1 상부 층간절연막을 형성한 후 상기 제2 층간절연막을 형성하기 전에, 상기 금속 배선에 평행한 복수 개의 주 워드 라인들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 기억 소자 제조 방법.
  36. 제 30 항에 있어서,
    상기 강유전체 커패시터 적층구조들을 형성한 후, 상기 강유전체 커패시터 적층구조들을 감싸는 수소차단막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 기억 소자 제조 방법.
  37. 반도체 기판 상에 하부 절연막을 형성하는 단계;
    상기 하부 절연막 상에 지지 절연막을 형성하는 단계;
    상기 지지 절연막을 패터닝하여 행 및 열 방향으로 배열되는 다수의 트렌치들을 형성하는 단계;
    상기 다수의 트렌치들 내부에 하부 전극을 형성하는 단계;
    상기 하부 전극들 및 상기 지지 절연막 상에 강유전체막 및 상부 전극막을 차례로 형성하는 단계;
    적어도 상기 상부 전극막을 패터닝하여 행 방향으로 인접한 적어도 4개의 하부 전극들을 덮으며, 행 방향 및 열 방향으로 배치되는 다수의 공통 상부 전극들을 형성하는 단계;
    상기 다수의 공통 상부 전극들이 형성된 결과의 반도체 기판 전면에 상부 절연막을 형성하는 단계;
    상기 상부 절연막을 관통하는 비아홀들을 통해서 상기 공통 상부 전극들에 전기적으로 연결되되, 열 방향으로 신장하면서 행 방향으로 배열되며 적어도 2개 이상이 상기 각 공통 상부 전극을 가로지르는 다수의 금속 배선을 상기 상부 절연막 상에 형성하는 단계를 포함하는 강유전체 기억 소자 형성 방법.
  38. 제 37항에 있어서,
    상기 각 공통 상부 전극은 행 방향으로 4개씩, 열 방향으로 2개씩 배열된 4*2개의 하부 전극들을 덮으며,
    2 개의 금속 배선들이 각 상부 전극들을 가로지르며,
    홀수 열의 금속 배선은 홀수 행의 공통 상부 전극 전기적으로 연결되고, 짝수 열의 금속 배선은 짝수 번째 행의 공통 상부 전극에 전기적으로 연결되는 것을 특징으로 하는 강유전체 기억 소자 형성 방법.
  39. 제 37 항에 있어서,
    상기 각 공통 상부 전극은 행 방향으로 4개 배열된 4개의 하부 전극들을 덮으며,
    4 개의 금속 배선들이 각 상부 전극들을 가로지르며,
    4*(k-1)+i (여기서 k는 자연수, i는 각 k에 대해서 1부터 4까지 증가) 번째 열의 금속 배선은 4*(k-1)+i 번째 행의 공통 상부 전극에 전기적으로 연결되는 것을 특징으로 하는 강유전체 기억 소자 형성 방법.
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