KR100699678B1 - 하드 마스크를 이용한 패턴 형성 방법 - Google Patents
하드 마스크를 이용한 패턴 형성 방법 Download PDFInfo
- Publication number
- KR100699678B1 KR100699678B1 KR1020050131198A KR20050131198A KR100699678B1 KR 100699678 B1 KR100699678 B1 KR 100699678B1 KR 1020050131198 A KR1020050131198 A KR 1020050131198A KR 20050131198 A KR20050131198 A KR 20050131198A KR 100699678 B1 KR100699678 B1 KR 100699678B1
- Authority
- KR
- South Korea
- Prior art keywords
- hard mask
- gas
- silicon substrate
- hbr
- pattern
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title description 3
- 238000000034 method Methods 0.000 claims abstract description 45
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 37
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 37
- 239000010703 silicon Substances 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000001020 plasma etching Methods 0.000 claims abstract description 9
- 229920000642 polymer Polymers 0.000 claims abstract description 5
- 239000007789 gas Substances 0.000 claims abstract 18
- 238000000206 photolithography Methods 0.000 claims description 4
- 230000007261 regionalization Effects 0.000 claims description 3
- 238000005530 etching Methods 0.000 abstract description 16
- 239000010408 film Substances 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Drying Of Semiconductors (AREA)
Abstract
본 발명의 실시예에 따른 하드 마스크를 이용한 패턴 형성 방법에는 실리콘 기판 위에 소정의 포토 리소그래피 공정에 의해 패턴화된 하드 마스크가 형성되는 단계; 상기 실리콘 표면에 자연 생성된 산화막이 제거되는 단계; 상기 하드 마스크를 이용하여 상기 실리콘 기판이 플라즈마 식각되는 단계; 및 상기 플라즈마 식각된 부위에 잔류하는 폴리머가 제거되는 단계;가 포함되고, 상기 플라즈마 식각은 소정 양의 HBr이 가해진 조건하에서 수행되는 것을 특징으로 한다.
제안되는 바와 같은 본 발명의 하드 마스크를 이용한 패턴 형성 방법에 의해서, 실리콘 식각시 발생되는 측면 손상을 방지할 수 있는 장점이 있다.
하드 마스크
Description
도 1 및 도 2는 종래 기술에 따른 하드 마스크 공정을 설명하는 도면.
도 3 내지 도 5는 본 발명의 실시예에 따른 하드 마스크를 이용한 패턴 형성 방법을 설명하는 도면.
<도면의 주요부분에 대한 부호의 설명>
10 : 실리콘 기판 11 : 하드 마스크
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 상세하게는, 하드 마스크를 이용한 패턴 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 제조 공정에서 요구되는 패턴의 임계 치구(critical dimension) 및 분리 폭이 미세화되고 있다. 일반적으로 미세 패턴 형상은 리소그래피에 의하여 레지스트 패턴을 형성하고, 이를 식각 마스크로 하여 바탕의 각종 박막을 식각하는 방법에 의하고 있다.
이 때문에, 미세 패턴의 형성에 있어서 리소그래피 기술이 중요해진다. 종래 의 리소그래피는 감광성 레지스트에 KrF나 ArF를 이용하여 레티클의 패턴을 노광하고, 현상 속도차를 이용하여 감광성 레지스트 패턴을 얻게 된다.
그리고, 감광성 레지스트와 하부 피식각층의 식각 선택비를 이용하여 원하는 패턴을 피식각층에 전사한다.
그런데, 반도체 소자가 고집적화됨에 따라 단차가 높아지고, ArF를 노광에 사용하면서 감광성 레지스트를 사용한 패턴 형성 방법에 한계를 보이고 있다. 한계의 원인은 짧은 파장에 기인한 광학적인 원인과 화학증폭형 레지스트의 사용에 의한 화학적인 원인으로 구분할 수 있다.
이러한 한계를 해결하기 위해서, 피식각층 위에 폴리실리콘을 식각 마스크로 이용하여 미세 패턴을 형성하는 방법이 사용되고 있다. 이렇게 감광성 레지스트 이외에 하드한 물질막을 식각 마스크로 사용하는 것을 하드 마스크라고 한다.
도 1 및 도 2는 종래 기술에 따른 하드 마스크 공정을 설명하는 도면이다.
도 1 및 도 2를 참조하면, 실리콘(1) 위에 소정의 포토리소그래피 공정에 의해 패턴형상화된 하드 마스크(2)가 형성된다.
그리고, 패턴형상의 상기 하드 마스크(2)를 이용하여 노출된 실리콘(1)을 식각하는데, 이 경우 상기 실리콘(1)을 식각하기 위하여 플라즈마를 이용한다.
그러나, 이러한 하드 마스크 공정은 플라즈마 이용시 하드 마스크(2) 측면부에 충돌하는 이온의 물리적 운동에 의해 실리콘(1)의 식각 형상이 도시된 바와 같이, 불량하게 되는 문제점이 있다.
그리고, 이러한 불량한 식각 형상(3)이 하드 마스크 공정의 큰 문제로 지적 되고 있으며, 이에 의해 반도체 소자의 성능이 저하되는 문제점이 있다.
본 발명은 상기되는 문제점을 해결하기 위하여 제안되는 것으로서, 하드 마스크를 이용한 패턴 형성 방법에 있어서 실리콘 식각시 발생되는 측면 손상을 방지할 수 있도록 하는 하드 마스크를 이용한 패턴 형성 방법을 제안하는 것을 목적으로 한다.
또한, 70nm의 선폭에서도 우수한 실리콘 형상을 유지할 수 있는 하드 마스크를 이용한 패턴 형성 방법을 제안하는 것을 목적으로 한다.
상기되는 목적을 달성하기 위한 본 발명의 실시예에 따른 하드 마스크를 이용한 패턴 형성 방법에는 실리콘 기판 위에 소정의 포토 리소그래피 공정에 의해 패턴화된 하드 마스크가 형성되는 단계; 상기 실리콘 표면에 자연 생성된 산화막이 제거되는 단계; 상기 하드 마스크를 이용하여 상기 실리콘 기판이 플라즈마 식각되는 단계; 및 상기 플라즈마 식각된 부위에 잔류하는 폴리머가 제거되는 단계;가 포함되고, 상기 플라즈마 식각은 소정 양의 HBr이 가해진 조건하에서 수행되는 것을 특징으로 한다.
또한, 상기 플라즈마 식각되는 단계는 HBr,He 및 N2 가스가 조합되어 사용된다.
또한, 상기 플라즈마 식각되는 단계는 그 식각에 의해 형성되는 측벽부를 보 호하기 위한 120W 이상의 바이어스가 더 가해질 수 있다.
상기 폴리머가 제거되는 단계는 HBr과 He가스가 사용되며, 그 비율이 1:1 내지 2:1이 되도록 수행된다.
제안되는 바와 같은 본 발명의 하드 마스크를 이용한 패턴 형성 방법에 의해서, 실리콘 식각시 발생되는 측면 손상을 방지할 수 있는 장점이 있다.
또한, 70nm의 선폭에서도 우수한 실리콘 형상을 유지할 수 있는 장점이 있다.
이하에서는 본 발명의 실시예를 첨부되는 도면을 참조하여 상세하게 설명한다. 다만, 본 발명의 사상이 제시되는 실시예에 제한되지 아니하며, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 사상의 범위 내에 든다고 할 것이다.
첨부되는 도면에는 여러 층 및 영역을 명확하게 표현하기 위하여 그 두께가 확대되어 도시된다. 그리고, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 사용한다. 층, 막, 영역, 판등의 부부이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 다른 부분이 있는 경우도 포함한다.
도 3 내지 도 5는 본 발명의 실시예에 따른 하드 마스크를 이용한 패턴 형성 방법을 설명하는 도면이다.
먼저, 도 3을 참조하면, 실리콘 기판(10) 위에 소정의 포토 리소그래피 공정에 의해 패턴화된 하드 마스크(11)가 형성된다.
그리고, 상기 실리콘 기판(10)은 피식각층을 대변하기 위하여 나타낸 것이며, 폴리실리콘층, 알루미늄층, 티타늄나이트라이드층(TiN), 텅스텐층, 산화막, 질화막 또는 이들의 조합에 의해 형성되는 것을 포함한다.
이와 같이 본 발명의 적용은 그 바탕에 제약된 것이 아니고, 상기 하드 마스크(11)를 형성할 수 있는 기판 위면 어느 경우에 있어서도 적용가능하고, 필요에 따른 기판 위에 형성된 것이다.
상기 하드 마스크(11)는 SiN이나 SiON재질로 이루어질 수 있으며, PVD(Physical Vapor Deposition)이나 CVD(Chemical Vapor Deposition)공정에 의해 형성될 수 있다.
상기 실리콘 기판(10) 표면의 자연 생성된 산화막(Oxide)을 제거하기 위한 BT(BreakThrough, 이하 BT)공정이 수행된다.
본 발명의 일실시예에 따르면, 상기 BT 공정에서는 압력 4mTorr, 소스 전력 500W, 바이어스 전력 100W의 조건하에서 Ar 120sccm, CF4 120 sccm로 가하여 수행된다.
이에 따라, 상기 실리콘 기판(10)의 표면에 자연 생성되는 산화막이 제거될 수 있다.
그 다음 도 4를 참조하면, 상기 하드 마스크(11)를 식각 마스크로 이용하여, 상기 실리콘 기판(10)의 소정 부위를 식각하는 공정이 수행된다.
상세히, 상기 실리콘 기판(10)을 식각하는 ME(Main Etching, 이하 ME) 공정 이 수행된다.
본 발명의 일실시예에 따르면, 상기 ME 공정은 종래의 PR 마스크 사용시보다 높은 압력 조건에서 수행되며, 구체적으로, 압력 30mTorr, 소스 전력 300W, 바이어스 전력 150W의 조건하에서 HBr 100sccm, He 50sccm로 가하여 플라즈마 식각할 수 있다. 그리고, N2 10scccm이 추가적으로 포함될 수 있다.
상기 ME 공정에 의해 상기 실리콘 기판(10)의 소정 부위에는 측벽부(12)가 형성되며, 상기 측벽부(12)의 보호를 위해서는 추가적으로 120W 이상의 바이어스(bias)가 사용될 수 있다.
상기 측벽부(12) 보호는 상기 ME 공정에 의해 형성된 수직 프로파일을 보강하기 위하여 수행될 수 있으며, 이를 위해 상기와 같은 조건하에서 바이어스의 추가가 이루어진다.
그 다음, 도 5를 참조하면, 상기 ME 공정후 잔류할 수 있는 실리콘(Si) 즉, 폴리머(polymer)를 제거하기 위한 OE(Over Etch, 이하 OE) 공정이 수행된다.
상기 OE 공정에서는 HBr과 He의 비율이 1:1 내지 2:1이 유지되면서 수행될 수 있으며, 예를 들어, 압력 70mTorr, 소스 전력 350W, 바이어스 전력 60W의 조건하에서 HBr 300scccm, He 150sccm를 가하여 수행될 수 있다.
그리고, 미량의 HeO2첨가 예를 들어 HeO2 23sccm첨가는 식각시 O가 함유된 화합물 형성을 유발하여 강도가 강한 보호막으로 작용할 수 있도록 한다.
전술한 바와 같은 본 발명의 실시예에 의해서, 하드 마스크 공정시 높은 프 로파일 수준을 갖는 실리콘 형상을 유지할 수 있으며, 이는 실험을 통한 70nm의 선폭에서도 실리콘 형상이 유지될 수 있는 효과가 있다.
제안되는 바와 같은 본 발명의 하드 마스크를 이용한 패턴 형성 방법에 의해서, 실리콘 식각시 발생되는 측면 손상을 방지할 수 있는 장점이 있다.
또한, 70nm의 선폭에서도 우수한 실리콘 형상을 유지할 수 있는 장점이 있다.
Claims (6)
- 실리콘 기판 위에 소정의 포토 리소그래피 공정에 의해 패턴화된 하드 마스크를 형성하는 단계;Ar과 CF4가스를 사용하여 상기 실리콘 기판 표면에 생성된 자연막을 제거하는 단계;HBr,He 및 N2 가스가 혼합된 가스를 사용하며, 상기 하드 마스크를 이용하여 상기 실리콘 기판을 플라즈마 식각하는 단계; 및HBr과 He가스의 비율이 1:1 내지 2:1이 되는 혼합 가스를 사용하며, 상기의 플라즈마 식각된 부위에 잔류하는 폴리머를 제거하는 단계;가 포함되는 하드 마스크를 이용한 패턴 형성 방법.
- 제 1 항에 있어서,상기 실리콘 기판을 플라즈마 식각하는 단계에서, HBr가스는 100sccm의 양이 사용되고, He 가스는 50sccm의 양이 사용되는 것을 특징으로 하는 하드 마스크를 이용한 패턴 형성 방법.
- 제 2 항에 있어서,상기 HBr 가스와 He 가스 이외에 상기 실리콘 기판을 플라즈마 식각하기 위하여 10sccm 양의 N2 가스를 더 사용하는 것을 특징으로 하는 하드 마스크를 이용한 패턴 형성 방법.
- 제 1 항에 있어서,상기 Ar과 CF4가스를 사용하여 상기 실리콘 기판 표면에 생성된 자연막을 제거하는 단계는, 압력 4mTorr, 소스 전력 500W, 바이어스 전력 100W의 조건하에서 Ar 120sccm, CF4 120 sccm로 수행되는 것을 특징으로 하는 하드 마스크를 이용한 패턴 형성 방법.
- 제 1 항에 있어서,상기 실리콘 기판을 플라즈마 식각하기 위하여 상기 HBr 가스와 He 가스이외에 HeO2가스가 더 사용하는 것을 특징으로 하는 하드 마스크를 이용한 패턴 형성 방법.
- 삭제
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050131198A KR100699678B1 (ko) | 2005-12-28 | 2005-12-28 | 하드 마스크를 이용한 패턴 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050131198A KR100699678B1 (ko) | 2005-12-28 | 2005-12-28 | 하드 마스크를 이용한 패턴 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100699678B1 true KR100699678B1 (ko) | 2007-03-23 |
Family
ID=41564588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050131198A KR100699678B1 (ko) | 2005-12-28 | 2005-12-28 | 하드 마스크를 이용한 패턴 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100699678B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980042357A (ko) * | 1996-11-13 | 1998-08-17 | 조셉제이.스위니 | 반도체 웨이퍼의 고온 처리를 위한 시스템 및 그 방법 |
| KR20020070255A (ko) * | 1999-07-27 | 2002-09-05 | 어플라이드 머티어리얼즈 인코포레이티드 | 플라즈마 에칭 챔버에 대한 다단계 세정 |
-
2005
- 2005-12-28 KR KR1020050131198A patent/KR100699678B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980042357A (ko) * | 1996-11-13 | 1998-08-17 | 조셉제이.스위니 | 반도체 웨이퍼의 고온 처리를 위한 시스템 및 그 방법 |
| KR20020070255A (ko) * | 1999-07-27 | 2002-09-05 | 어플라이드 머티어리얼즈 인코포레이티드 | 플라즈마 에칭 챔버에 대한 다단계 세정 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7910483B2 (en) | Trim process for critical dimension control for integrated circuits | |
| US7482280B2 (en) | Method for forming a lithography pattern | |
| TWI380350B (en) | Double patterning strategy for contact hole and trench in photolithography | |
| US7531102B2 (en) | Simultaneous selective polymer deposition and etch pitch doubling for sub 50nm line/space patterning | |
| KR20070107017A (ko) | 트리밍과 호환되는 라인 에지 조도 감소 방법 | |
| US8124537B2 (en) | Method for etching integrated circuit structure | |
| JP2008218999A (ja) | 半導体装置の製造方法 | |
| US8071487B2 (en) | Patterning method using stacked structure | |
| CN112864094A (zh) | 半导体结构及其形成方法 | |
| KR100551071B1 (ko) | 반도체소자 제조방법 | |
| KR100699678B1 (ko) | 하드 마스크를 이용한 패턴 형성 방법 | |
| JP3277414B2 (ja) | ドライエッチング方法 | |
| JP3585039B2 (ja) | ホール形成方法 | |
| KR20070113604A (ko) | 반도체 소자의 미세패턴 형성방법 | |
| JP3116276B2 (ja) | 感光膜のエッチング方法 | |
| KR20080002536A (ko) | 반도체 소자의 미세 패턴 형성 방법 | |
| KR100571629B1 (ko) | 반도체 소자 제조 방법 | |
| KR20060122578A (ko) | 반도체 메모리 소자의 하드 마스크 형성방법 | |
| US20020102500A1 (en) | Method for raising etching selectivity of oxide to photoresist | |
| KR20060036733A (ko) | 반도체 소자 제조 방법 | |
| US20080124914A1 (en) | Method of fabricating flash memory device | |
| JP2004158538A (ja) | 半導体装置の製造方法 | |
| KR20030058247A (ko) | 패턴 변형을 방지할 수 있는 반도체 소자 제조 방법 | |
| KR100858874B1 (ko) | 불화아르곤 노광원을 이용한 반도체소자 제조방법 | |
| KR100561513B1 (ko) | 반도체 소자의 셸로우 트렌치 소자분리 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |