KR20060122578A - 반도체 메모리 소자의 하드 마스크 형성방법 - Google Patents

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Abstract

본 발명은 제2 폴리 하드 마스크의 측벽에 보호막을 형성하여 제1 유전체 하드 마스크 식각 시 발생하는 제2 폴리 하드 마스크의 측벽 어택(attact)을 방지할 수 있는 반도체 메모리 소자의 하드 마스크 형성 방법을 제공한다.
하드 마스크, 보호막, 어택

Description

반도체 메모리 소자의 하드 마스크 형성방법{Method for forming hard mask in semiconductor memory device}
도 1a 내지 도 1c는 본 발명의 바람직한 제1 실시예에 따른 하드 마스크 형성방법을 나타낸 공정 단면도이다.
도 2a 내지 도 2d는 본 발명의 바람직한 제2 실시예에 따른 하드 마스크 형성방법을 나타내는 공정 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
112, 212 : 제1 하드 마스크 114, 214 : 제2 하드 마스크
116, 216 : 포토 레지스트 패턴 118, 218 : 보호막
본 발명은 반도체 메모리 소자의 하드 마스크 형성 방법에 관한 것으로서, 특히 폴리 하드 마스크의 측벽 손실을 개선하기 위한 하드 마스크 형성방법에 관한 것이다.
기존의 하드 마스크 형성 방법은 패턴 사이즈가 감소하고, 포토 레지스트 두께가 감소하며, KrF에서 ArF로 포토 레지스트 종류가 바뀜에 따라 제1 유전체 하드 마스크 상에 제2 하드 마스크를 형성해야 한다. 제2 하드 마스크로 사용되는 물질로서는 메탈(W, WN, TiN, Ti)계열과 폴리(poly) 계열을 사용한다.
그러나, 제2 하드 마스크로 사용되는 물질인 메탈 계열은 제1 유전체 하드 마스크의 식각 가스(F 계열)에서 식각이 잘 되지 않아 제2 하드 마스크로의 역할을 잘 수행하는 반면, 제2 하드 마스크로 사용되는 물질인 폴리 계열은 제1 유전체 하드 마스크의 식각 가스(F 계열)에서 식각이 잘 되어 제2 하드 마스크의 식각 시에 제2 하드 마스크의 측벽에 어택이 발생한다.
본 발명이 이루고자 하는 기술적 과제는 제2 폴리 하드 마스크의 측벽에 보호막을 형성하여 제1 유전체 하드 마스크 식각 시 발생하는 제2 폴리 하드 마스크의 측벽 어택(attack)을 방지한다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 하드 마스크 형성방법은 반도체 기판 위에 형성된 식각 대상 물질 상에 제1 유전체 하드 마스크와 제2 폴리 하드 마스크를 순차적으로 증착하고, 상기 제2 폴리 하드 마스 크 상에 포토 레지스터 패턴을 형성하는 단계; 상기 포토 레지스트 패턴을 식각 마스크로 사용하여 상기 제2 폴리 하드 마스크를 식각한 후에 상기 제2 폴리 하드 마스크의 측벽에 보호막을 형성하는 단계; 및 상기 포토 레지스터 패턴을 제거한 후에 웨이퍼를 크리닝하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 동일한 참조부호는 동일한 부재를 나타낸다.
도 1a 내지 도 1c는 본 발명의 바람직한 제1 실시예에 따른 하드 마스크 형성방법을 나타내는 공정 단면도이다.
도 1a를 참조하면, 반도체 기판(미도시) 상에 형성된 식각 대상 물질(100) 상에 제1 유전체 하드 마스크(112)를 형성한다. 그 다음에 제1 유전체 하드 마스크(112) 상에 제2 폴리 하드 마스크(114)를 형성하고, 제2 폴리 하드 마스크(114) 상에 포토 레지스트 패턴(116)을 형성한다. 여기서, 제1 유전체 하드 마스크(112)는 산화막(oxide), 질화막(nitride), 또는 SiON막으로 이루어진다.
도 1b를 참조하면, 포토 레지스트 패턴(116)을 식각 마스크로 이용하여 제2 폴리 하드 마스크(114)를 수직하게(vertical) 식각하고 포토 레지스트 패턴(116)을 제거한다. 제2 폴리 하드 마스크(114)의 프로파일을 수직하게(vertical) 하는 이유는 제2 폴리 하드 마스크(214)의 측벽 보호를 극대화하기 위함이다. 제2 폴리 하드 마스크(114)를 식각할 때 HBr/Cl2가스를 사용하면, 제2 폴리 하드 마스크(114)의 측벽에 도 1b에 도시한 바와 같이 폴리머(SiBrxClyOz;118)가 형성된다. 이 폴리머(118)는 후에 제1 유전체 하드 마스크(112)를 식각할 때 식각 가스에 대하여 보호막(passivation film) 역할을 하게 된다.
다음에, H2SO4:H202(Sulfuric Acid-Peroixde Mixture) & NH4OH:H2O2:H2O(Ammonium Hydroxide-Peroxide Mixture)로 웨이퍼를 크리닝한다. 웨이퍼 클리닝 시에는 제2 하드 마스크(114)의 측벽에 형성된 폴리머(SiBrxClyOz; 118)가 손실되지 않도록 HF가 포함되지 않은 클리닝 용액을 이용한다.
도 1c를 참조하면, 제2 폴리 하드 마스크(114)를 이용해서 제1 유전체 하드 마스크(112)를 식각한다. 제2 폴리 하드 마스크(114)의 측벽에 형성된 폴리머(118)는 제1 유전체 하드 마스크(112)를 식각할 때 이용되는 식각 가스로부터 제2 폴리 하드 마스크(114)를 보호하는 보호막 역할을 한다. 이러한 폴리머(118)에 의해, 제2 폴리 하드 마스크(114)의 측벽에는 어택이 발생하지 않게 된다.
도 2a 내지 도 2c는 본 발명의 바람직한 제2 실시예에 따른 하드 마스크 형성방법을 나타내는 공정 단면도이다.
도 2a를 참조하면, 반도체 기판(미도시) 상에 형성된 식각 대상 물질(200) 상에 제1 유전체 하드 마스크(212)를 형성한다. 그 다음에 제1 유전체 하드 마스크(212) 상에 제2 폴리 하드 마스크(214)를 형성하고, 제2 폴리 하드 마스크(214) 상 에 포토 레지스트 패턴(216)을 형성한다. 여기서, 제1 유전체 하드 마스크(212)는 산화막, 질화막, 또는 SiON막으로 이루어진다.
도 2b를 참조하면, 포토 레지스트 패턴(216)을 감광막으로 이용하여 제2 폴리 하드 마스크(214)를 수직하게 식각하고 포토 레지스트 패턴(216)을 제거한다. 제2 폴리 하드 마스크(214)의 프로파일을 수직하게 하는 이유는 제2 폴리 하드 마스크(214)의 측벽 보호를 극대화하기 위함이다. 다음에, HF가 포함된 용액, 즉 DHF 혹은 BOE으로 웨이퍼를 크리닝한다.
도 2c를 참조하면, 제2 폴리 하드 마스크(214)의 측벽에 얇은 산화막(oxide;218) 또는 질화막(nitride;218)을 30~80Å의 두께로 증착한다. 여기서 얇은 산화막(oxide; 218) 또는 질화막(nitride;218)은 후에 제1 유전체 하드 마스크(212)를 식각할 때 이용되는 식각 가스로부터 제2 폴리 하드 마스크(214)를 보호하는 보호막 역할을 한다.
도 2d를 참조하면, 제2 폴리 하드 마스크(214)를 이용해서 제1 유전체 하드 마스크(212)를 식각한다. 제2 폴리 하드 마스크(214)의 측벽에 형성된 얇은 산화막(oxide; 218) 또는 질화막(nitride;118)은 제1 유전체 하드 마스크(212)를 식각할 때 이용되는 식각 가스로부터 제2 폴리 하드 마스크(114)를 보호하는 보호막 역할을 한다. 이러한 얇은 산화막(oxide; 216) 또는 질화막(nitride;116)에 의해, 제2 폴리 하드 마스크(114)의 측벽에는 어택이 발생하지 않게 된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님 을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 의하면, 폴리를 제2 하드 마스크로 이용하는 게이트 산화막 형성 전 공정에서 패턴 형성을 용이하게 할 수 있다.
또한, 식각 후에 CD(Critical Dimension)의 신뢰성을 향상시킬 수 있다.

Claims (12)

  1. 반도체 기판 위에 형성된 식각 대상 물질 상에 제1 유전체 하드 마스크와 제2 폴리 하드 마스크를 순차적으로 증착하고, 상기 제2 폴리 하드 마스크 상에 포토 레지스터 패턴을 형성하는 단계;
    상기 포토 레지스트 패턴을 식각 마스크로 사용하여 상기 제2 폴리 하드 마스크를 식각한 후에 상기 제2 폴리 하드 마스크의 측벽에 보호막을 형성하는 단계; 및
    상기 포토 레지스터 패턴을 제거한 후에 웨이퍼를 크리닝하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 하드 마스크 형성방법.
  2. 제 1 항에 있어서,
    상기 제2 폴리 하드 마스크를 HBr/Cl2 가스를 이용하여 식각하여, 상기 제2 폴리 하드 마스크의 측벽에 상기 보호막으로서 폴리머를 형성하는 것을 특징으로 하는 반도체 메모리 소자의 마스크 형성방법.
  3. 제 2 항에 있어서,
    상기 제2 폴리 하드 마스크의 측벽에 형성되는 상기 폴리머는 SiBrxClyOz인 것을 특징으로 하는 반도체 메모리 소자의 마스크 형성방법.
  4. 제 2 항에 있어서,
    상기 제2 폴리 하드 마스크의 측벽에 상기 보호막으로서 상기 폴리머를 형성한 경우에, HF를 포함하지 않는 크리닝 용액을 이용하여 상기 웨이퍼를 크리닝하는 것을 특징으로 하는 반도체 메모리 소자의 마스크 형성방법.
  5. 제 1 항에 있어서,
    상기 제2 폴리 하드 마스크의 측벽에 상기 보호막으로서 폴리머를 형성하는 경우에, H2SO4:H202(Sulfuric Acid-Peroixde Mixture)과 NH4OH:H2O2:H2O(Ammonium Hydroxide-Peroxide Mixture)를 이용하여 상기 웨이퍼를 크리닝하는 것을 특징으로 하는 반도체 메모리 소자의 마스크 형성방법.
  6. 제 1 항에 있어서,
    상기 제2 폴리 하드 마스크의 측벽에 상기 보호막으로서 산화막을 형성하는 것을 특징으로 하는 반도체 메모리 소자의 마스크 형성방법.
  7. 제 6 항에 있어서,
    상기 제2 폴리 하드 마스크의 측벽에 상기 산화막을 30-80Å의 두께로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 마스크 형성방법.
  8. 제 1 항에 있어서,
    상기 제2 폴리 하드 마스크의 측벽에 상기 보호막으로서 질화막을 형성하는 것을 특징으로 하는 반도체 메모리 소자의 마스크 형성방법.
  9. 제 8 항에 있어서,
    상기 제2 폴리 하드 마스크의 측벽에 상기 질화막을 30-80Å의 두께로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 마스크 형성방법.
  10. 제 6 항 또는 제 8 항에 있어서,
    상기 제2 폴리 하드 마스크의 측벽에 상기 보호막으로서 상기 산화막 또는 상기 질화막을 형성한 경우에, HF를 포함하는 용액을 이용하여 상기 웨이퍼를 크리닝하는 것을 특징으로 하는 반도체 메모리 소자의 하드 마스크 형성방법.
  11. 제 6 항 또는 제 8 항에 있어서,
    상기 제2 폴리 하드 마스크의 측벽에 상기 보호막으로서 상기 산화막 또는 상기 질화막을 형성한 경우에, DHF 또는 BOE를 이용하여 상기 웨이퍼를 크리닝하는 것을 특징으로 하는 반도체 메모리 소자의 하드 마스크 형성방법.
  12. 제 1 항에 있어서,
    상기 제2 폴리 하드 마스크를 수직하게 식각하여 상기 제2 폴리 하드 마스크의 프로파일을 수직하게 만드는 것을 특징으로 하는 반도체 메모리 소자의 하드 마스크 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8846540B2 (en) 2012-08-24 2014-09-30 SK Hynix Inc. Semiconductor device with silicon-containing hard mask and method for fabricating the same
US9417518B2 (en) 2013-07-03 2016-08-16 Samsung Electronics Co., Ltd. Photomask and method of manufacturing the same
US10042246B2 (en) 2013-07-03 2018-08-07 Samsung Electronics Co., Ltd. Method of manufacturing photomask
KR20190024531A (ko) * 2017-08-29 2019-03-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스들을 위한 핀 패터닝

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