KR100561513B1 - 반도체 소자의 셸로우 트렌치 소자분리 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 셸로우 트렌치 소자분리 방법에 관한 것으로서, 실리콘기판의 패드산화막 상에 폴리실리콘, 산질화실리콘(SION), 제1산화막을 증착한 후 감광막을 패터닝하는 단계와; 상기 제1산화막과 산질화실리콘을 식각하여 원하는 선폭을 형성하는 단계와; 상기 폴리실리콘을 식각하고 상기 감광막을 제거하는 단계와; 제2산화막을 증착시켜 에치백하여 상기 패드산화막 상의 폴리실리콘에 스페이서를 형성하는 단계와; 마스크층을 증착한 후 상기 폴리실리콘 상부까지 화학기계적연마를 실시하는 단계와; 상기 마스크층 패턴을 이용하여 상기 폴리실리콘 패턴부분을 식각하여 트렌치를 형성하는 단계와; 상기 트렌치에 제3산화막을 채우고 상기 마스크층을 제거하는 단계를 포함하는 것을 특징으로 한다. 이에 의해, 장비의 업그레이드 없이 소자분리 패턴을 형성할 수 있도록 함으로써 래티클의 비용을 절감시킬 뿐 아니라 미세패턴을 식각할 수 있다.
트렌치, 아이소레이션, 소자분리

Description

반도체 소자의 셸로우 트렌치 소자분리 방법{Method of Shallow Trench Isolation In Semiconductor Device}
도 1은 종래 기술에 따른 반도체 소자의 미세패턴 형성을 위한 구조 단면도.
도 2a 내지 2g는 본 발명에 따른 반도체 소자의 셸로우 트렌치 소자분리 방법에 따른 미세패턴 형성과정의 구조 단면도 이다.
<도면의 주요 부분에 대한 설명>
1 : 실리콘기판 3 : 패드산화막
5 : 폴리실리콘 7 : 산질화실리콘(SION)
9 : 제1산화막(TEOS) 10 : 감광막
12 : 제2산화막(TEOS) 14 : 질화막(Si3N4)
16 : 내벽 산화막 20 : 트렌치
22 : 제3산화막(TEOS)
본 발명은 반도체 소자의 셸로우 트렌치 소자분리 방법에 관한 것으로서, 보다 상세하게는 장비의 업그레이드 없이 소자분리 패턴을 형성할 수 있도록 함으로써 래티클의 비용을 절감시킬 뿐 아니라 미세패턴을 식각할 수 있도록 하는 반도체 소자의 미세패턴 형성방법에 관한 것이다.
반도체소자의 고집적화가 진행됨에 따라 반도체소자의 설계 룰(rule)이 미세화되면서 모스(MOS) 트랜지스터의 소스/드레인의 사이즈 및 게이트 전극의 선폭과 금속 배선의 선폭이 축소되고 있다.
도 1은 반도체 소자의 패턴 단면도 이다. 종래의 STI(Shallow Trench Isolation)공정에서는 주로 바이너리 마스크(chrome mask)를 사용하고 에너지 파장이 0.248㎚이므로 0.2㎛ 이하를 패터닝 하기가 용이하지 않다.
이에 따라, 미세 선폭의 반도체소자를 구현하기 위해 위상반전마스크(Phase Shift Mask)를 사용하는 등 미세패턴의 형성을 위한 다양한 기술이 제시되고 있으나, 이러한 경우 별도의 장비를 추가하거나 업그레이드해야 하고 고가의 마스크를 사용해야 하는 등 양산 비용이 상승하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 장비의 업그레이드 없이 소자분리 패턴을 형성할 수 있도록 함으로써 래티클의 비용을 절감시킬 뿐 아니라 미세패턴을 식각할 수 있도록 하는 반도체 소자의 셸로우 트렌치 소자분리 방법을 제공하는데 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 셸로우 트렌치 소자분리 방법은, 실리콘기판의 패드산화막 상에 폴리실리콘, 산질화실리콘(SION), 제1산화막을 증착한 후 감광막을 패터닝하는 단계와; 상기 제1산화막과 산질화실리콘을 식각하여 원하는 선폭을 형성하는 단계와; 상기 폴리실리콘을 식각하고 상기 감광막을 제거하는 단계와; 제2산화막을 증착시켜 에치백하여 상기 패드산화막 상의 폴리실리콘에 스페이서를 형성하는 단계와; 마스크층을 증착한 후 상기 폴리실리콘 상부까지 화학기계적연마를 실시하는 단계와; 상기 마스크층 패턴을 이용하여 상기 폴리실리콘 패턴부분을 식각하여 트렌치를 형성하는 단계와; 상기 트렌치에 제3산화막을 채우고 상기 마스크층을 제거하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 감광막을 패터닝하는 단계는, 상기 실리콘기판의 패드산화막 상에 폴리실리콘, 산질화실리콘(SION)을 증착한 후 캡 산화막 감광막을 패터닝하는 단계인 것이 가능하다.
그리고, 상기 폴리실리콘의 난반사를 위한 산질화실리콘 및 캡 산화막을 증착하는 단계를 포함하는 것도 가능하다.
여기서, 상기 캡 산화막을 100Å 이하로 증착하는 것이 바람직하다.
그리고, 마스크층을 증착한 후 상기 산질화실리콘 및 캡 산화막 상부까지 화학기계적연마를 실시하는 단계를 포함하는 것이 바람직 하다.
한편, 상기 산질화실리콘은 200Å 이하로 증착하는 것이 바람직 하다.
그리고, 상기 폴리실리콘의 CD(Critical Dimension)은 0.25㎛ 이하로 패터닝 되는 것이 바람직 하다.
이하, 도면을 참조하여 본 발명에 따른 반도체 소자의 셸로우 트렌치 소자분리 방법에 대해 상세히 설명하기로 한다.
도 2a 내지 2g는 본 발명에 따른 반도체 소자의 셸로우 트렌치 소자분리 방법에 따른 미세패턴 형성과정의 구조 단면도 이다.
먼저 도 2a에 도시된 바와 같이, 실리콘기판(1)위에 패드산화막(3), 폴리실리콘(5), 산질화실리콘(SION)(7), 제1산화막(TEOS)(9), 감광막(Photo Resist, PR)(10)을 순차적으로 형성한 후 소자분리용 마스크를 사용하여 감광막(10)을 패터닝한 후, 제1산화막(9)과 산질화실리콘(7)을 연속적으로 식각한 후 폴리실리콘(5)을 식각한다. 즉, 제1산화막(9)과 산질화실리콘(7), 폴리실리콘(5)을 식각하여 원하고자 하는 선폭를 만든다. 원하는 선폭이 만들어 지면 감광막(10)을 제거하고 세정하여 잔류물을 제거한다.
그리고, 도 2b에 도시 된 바와 같이, 제2산화막(TEOS)(12)을 증착시키고 에치백(etch back)하여 스페이서를 형성시킨다. 다음 저압 화학 기상 증착 공정에 의해 하드 마스크층, 예를 들어 질화막(Si3N4)(14)을 적층한 후 폴리실리콘(5) 상부까지 화학 기계적 연마(chemical mechanical polishing; CMP)방법으로 식각한다. 여기서, 상기 질화막(14)은 화학 기계적 연마(chemical mechanical polishing: CMP) 공정에서 식각 정지막으로서의 역할을 담당한다.
이에 따라, 도 2c와 같이, 실리콘기판(1) 및 패드산화막(3) 상에 폴리실리콘(5) 패턴과 스페이서인 제2산화막(TEOS)(12)이 남겨지며 폴리실리콘(5) 패턴을 제외한 부분엔 질화막(Si3N4)(14)이 하드 마스크로서 증착 된 상태가 된다.
이에, 도 2d와 같이, 폴리실리콘(5) 및 실리콘기판(1)을 식각하여 트렌치(20)를 형성하고, 트렌치 식각 공정 동안에 고에너지의 이온 충격으로 야기된 실리콘 손상을 제거하고 누설 전류의 발생을 방지하기 위하여 트렌치(20)의 내면을 산화성 분위기에서 처리한다. 그러면, 트렌치(20)의 내면, 즉, 바닥면과 측벽을 따라 트렌치 내벽 산화막(16)이 형성된다.
트렌치(20)가 형성되면, 도 2e와 같이, 상압 화학기상증착(Atmospheric Pressure Chemical Vapor Deposition, APCVD)방법으로 제3산화막(TEOS)(22)을 증착하여 트렌치(20)를 채운다.
그리고, 도 2f와 같이, 저지층인 질화막(14)의 상부 표면이 노출될 때까지 화학 기계적 연마(CMP) 공정을 수행하여 트렌치(20)를 채우고 있는 제3산화막(22)을 평탄화시킨 후, 도 2g와 같이, 인산 스트립 공정으로 질화막(14)을 제거한다.
이상 설명한 바와 같이, 본 발명은 실리콘 기판위에 패드산화막, 폴리실리콘, 산질화실리콘(SION), 산화막(TEOS), 감광막(Photo Resist)을 패터닝 한 후, 산질화실리콘(SION), 산화막(TEOS) 및 폴리실리콘을 순차적으로 식각하여 원하는 선폭을 형성하고, 스페이서 형성 후 질화막(Si3N4)을 증착하여 트렌치를 식각하고 트렌치에 산화막(TEOS)을 채운 후 질화막을 제거한다.
본 발명에 따른 반도체 소자의 셸로우 트렌치 소자분리 방법은 다음과 같은 효과가 있다.
먼저, 장비의 업그레이드 없이 소자분리 패턴을 형성할 수 있으므로 래티클의 비용을 줄이면서 현재의 기술로 미세패턴을 식각할 수 있어 원가절감에 기여할 수 있다.
또한, 반도체소자의 다이오드 특성을 안정화 시켜 수율 및 신뢰성을 향상시킬 수 있을 뿐 아니라 선폭조절이 용이해 지므로 미세패턴 형성에 적절하고 셸로우 트렌치 소자분리에 따라, 상부 코너링에서 발생하였던 Kink's effect에 의한 리키지(leakage)감소를 제거할 수 있다.

Claims (7)

  1. 반도체 소자의 셸로우 트렌치 소자분리 방법에 있어서,
    실리콘기판의 패드산화막 상에 폴리실리콘, 산질화실리콘(SION), 캡 산화막을 증착한 후 감광막을 패터닝하는 단계와;
    상기 캡 산화막과 산질화실리콘을 식각하여 원하는 선폭을 형성하는 단계와;
    상기 폴리실리콘을 식각하고 상기 감광막을 제거하는 단계와;
    제2산화막을 증착시켜 에치백하여 상기 패드산화막 상의 폴리실리콘에 스페이서를 형성하는 단계와;
    마스크층을 증착한 후 상기 폴리실리콘 상부까지 화학기계적연마를 실시하는 단계와;
    상기 마스크층 패턴을 이용하여 상기 폴리실리콘 패턴부분을 식각하여 트렌치를 형성하는 단계와;
    상기 트렌치에 제3산화막을 채우고 상기 마스크층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 셸로우 트렌치 소자분리 방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 캡 산화막을 100Å 이하로 증착하는 것을 특징으로 하는 반도체 소자의 셸로우 트렌치 소자분리 방법.
  5. 제 1 항에 있어서,
    마스크층을 증착한 후 상기 산질화실리콘 및 캡 산화막 상부까지 화학기계적연마를 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 셸로우 트렌치 소자분리 방법.
  6. 제 1 항에 있어서,
    상기 산질화실리콘은 200Å 이하로 증착하는 것을 특징으로 하는 반도체 소자의 셸로우 트렌치 소자분리 방법.
  7. 제 1 항에 있어서,
    상기 폴리실리콘의 CD(Critical Dimension)은 0.25㎛ 이하로 패터닝 되는 것을 특징으로 하는 반도체 소자의 셸로우 트렌치 소자분리 방법.
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