KR100688743B1 - 멀티 레이어 커패시터 내장형의 인쇄회로기판의 제조방법 - Google Patents

멀티 레이어 커패시터 내장형의 인쇄회로기판의 제조방법 Download PDF

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Abstract

본 발명은 커패시터 내장형의 인쇄회로기판의 제조방법에 관한 것으로서, 특히 인쇄회로기판의 내부에 멀티 레이어로 커패시터를 형성하여 정전용량을 향상시킨 멀티 레이어 커패시터 내장형의 인쇄회로기판의 제조방법에 관한 것이다.
인쇄회로기판, 내장형 커패시터, 멀티레이어, 멀티레이어 커패시터

Description

멀티 레이어 커패시터 내장형의 인쇄회로기판의 제조방법{Manufacturing method of PCB having multilayer embedded passive-chips}
도 1a ~도 1j는 본 발명의 제1 실시예에 따른 멀티레이어 커패시터 내장형의 인쇄회로기판의 제조방법의 공정도이다.
도 2a ~도 2j는 본 발명의 제2 실시예에 따른 멀티레이어 커패시터 내장형의 인쇄회로기판의 제조방법의 공정도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 원판 104, 105 : 프리프레그
110, 120, 140, 150, 160, 170 : RCC
131, 132 : 시드층 133, 134 : 전해도금층
200 : 원판 204, 205 : 프리프레그
206, 207 : 포일 210, 220 : 초박막 포일 캐리어
230, 240 : RCC
본 발명은 커패시터 내장형의 인쇄회로기판의 제조방법에 관한 것으로서, 특히 인쇄회로기판의 내부에 멀티 레이어로 커패시터를 형성하여 정전용량을 향상시킨 멀티 레이어 커패시터 내장형의 인쇄회로기판의 제조방법에 관한 것이다.
현재까지 대부분의 인쇄회로기판(PCB)의 표면에는 일반적인 개별 칩 저항(Discrete Chip Resistor) 또는 일반적인 개별 칩 커패시터(Discrete Chip Capacitor)를 실장하고 있으나, 최근 저항 또는 커패시터 등의 수동소자를 내장한 인쇄회로기판이 개발되고 있다.
이러한 수동소자 내장형 인쇄회로기판 기술은 새로운 재료(물질)와 공정을 이용하여 기판의 외부 혹은 내층에 저항 또는 커패시터 등의 수동소자를 삽입하여 기존의 칩 저항 및 칩 커패시터의 역할을 대체하는 기술을 말한다.
다시 말하면, 수동소자 내장형 인쇄회로기판은 기판 자체의 내층 혹은 외부에 수동소자, 예를 들어, 커패시터가 묻혀 있는 형태로서, 기판 자체의 크기에 관계없이 수동소자인 커패시터가 인쇄회로기판의 일부분으로 통합되어 있다면, 이것을 "내장형 커패시터"라고 하며, 이러한 기판을 커패시터 내장형 인쇄회로기판(Embedded Capacitor PCB)이라고 한다.
이러한 수동소자 내장형 인쇄회로기판의 가장 중요한 특징은 수동소자가 인쇄회로기판의 일부분으로 본래 갖추어져 있기 때문에 기판 표면에 실장할 필요가 없다는 것이다.
한편, 현재까지의 수동소자 내장형 인쇄회로기판 기술은 크게 3가지 방법으로 분류될 수 있으며, 이하 상세히 설명한다.
첫째로, 중합체 커패시터 페이스트를 도포하고, 열 경화, 즉 건조시켜 커패시터를 구현하는 중합체 후막형(Polymer Thick Film Type) 커패시터를 구현하는 방법이 있다.
이 방법은 인쇄회로기판의 내층에 중합체 커패시터 페이스트를 도포하고, 다음에 이를 건조시킨 후에 전극을 형성하도록 동 페이스트(Copper paste)를 인쇄 및 건조시킴으로써 내장형 커패시터를 제조하게 된다.
둘째로, 세라믹 충진 감광성 수지(Ceramic filled photo-dielectric resin)를 인쇄회로기판에 코팅(coating)하여 개별 내장형 커패시터(embedded discrete type capacitor)를 구현하는 방법으로서, 미국 모토롤라(Motorola)사가 관련 특허 기술을 보유하고 있다.
이 방법은 세라믹 분말(Ceramic powder)이 함유된 감광성 수지를 기판에 코팅한 후에 동박(copper foil)을 적층시켜서 각각의 상부전극 및 하부전극을 형성하며, 이후에 회로 패턴을 형성하고 감광성 수지를 식각하여 개별 커패시터를 구현하게 된다.
셋째로, 인쇄회로기판의 표면에 실장되던 디커플링 커패시터(Decoupling capacitor)를 대체할 수 있도록 인쇄회로기판 내층에 커패시턴스 특성을 갖는 별도의 유전층을 삽입하여 커패시터를 구현하는 방법으로서, 미국 산미나(Sanmina)사가 관련 특허 기술을 보유하고 있다.
이러한 산미나사의 특허로서 US 5,079,069에서는 두 전도성층(Conductive Layer)과 그 사이에 하나의 절연 재료층(유전체층)으로 이루어진 커패시터 내장형 인쇄회로기판과 그를 포함한 인쇄회로기판을 개시하고 있다.
위의 커패시터 내장형 인쇄회로기판의 유전체층은 적어도 0.5mil(12.5㎛) 정도의 두께를 갖고, 일반적으로는 1~2 mil(25~50㎛)를 갖는다. 전도성층(Conductive Layer)은 적어도 0.5 oz./ft2 이상의 무게 분포(두께로는 ≒18㎛ 정도)를 갖고, 일반적으로는 1oz./ft2인 커패시터 내장형 인쇄회로기판이다.
다음으로, 산미나사의 US 5,155,655과 5,161,086에서는 접착력과 커패시턴스 밀도(capacitance Density) 확보를 위한 전도성 포일(Conductive Foil)을 표면 처리한 전도성 재료 시트(Conductive Layer)를 사용(Surface Treated Foil 사용)하고 있다.
또한, 산미나사의 US 5,162,977에서는 높은 커패시턴스의 분말(High Capacitance Powder)을 사용한 커패시터 코어 요소(Capacitive Core element)를 제공한다. 여기에서 유전체층(Dielectric Layer)에 (epoxy의 10배 이상의)고유전율을 갖는 프리 파이어드 세라믹 분말(Pre-Fired Ceramic Powder(일반적으로 500이상))을 사용하여 디커플링(Decoupling) 능력을 향상시키고 있다.
그러나, 이와 같은 종래 기술에 따르면, 그 용량값이 매우 낮아 실용성이 떨어지는 문제점이 있었으며, 이를 해결하기 위하여 구성성분을 커패시터 용량이 높은 물질을 사용하고 있으나 여전히 제품에 필요한 요구 특성보다 낮은 경우가 많 다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 내장형 커패시터의 층을 복수의 전도성층과 복수의 유전체층을 가질 수 있도록 구현하여 정전용량을 향상시킨 멀티레이어 커패시터 내장형의 인쇄회로기판의 제조방법에 관한 것이다.
상기와 같은 목적을 달성하기 위한 본 발명은, 하부 전극층이 형성된 코어층 위에 유전체층을 형성하는 제1 단계; 상부 전극층으로 역할을 수행하는 제1 상부 내부 전극층과 제1 유전체층 그리고 제1 동박으로 이루어진 제1 동박적층판을 상기 코어층 위에 상기 제1 상부 내부 전극층이 상기 유전체층과 접촉되도록 적층하는 제 2 단계; 상기 제1 동박 적층판의 상기 제1 동박을 제거한 후에 도금 공정을 이용하여 하부 전극층으로 기능하는 제1 하부 내부 전극층을 형성하는 제 3 단계; 상기 제1 하부 내부 전극층에 제1 내부 유전체층을 적층하는 제4 단계; 상부 전극층으로 기능하는 제2 상부 내부 전극층과 제2 유전체층 그리고 제2 동박으로 이루어진 제2 동박적층판을 상기 제1 내부 유전체층에 상기 제1 상부 전극층이 상기 제1 내부 유전체층과 접촉되도록 적층하는 제 5 단계; 상기 제2 동박 적층판의 상기 제2 동박을 제거한 후에 도금 공정을 이용하여 하부 전극층으로 기능하는 제2 하부 내부 전극층을 형성하는 제 6 단계; 상기 제2 하부 내부 전극층에 제2 내부 유전체층을 적층하는 제7 단계; 및 제3 유전체층과 제3 동박으로 이루어진 RCC를 적층한 후에, 상기 RCC의 제3 동박을 패터닝하여 상부 전극층을 형성하는 제 8 단계를 포함하여 이루어진 것을 특징으로 한다.
또한, 본 발명은, 코어층을 형성하는 원판에 절연층을 형성하고 하부 전극층을 형성하는 제 1 단계; 상기 하부 전극층위에 제1 초박막 포일 캐리어를 이용하여 제1 유전체층과 제1 상부 내부 전극층을 형성하는 제 2 단계; 상기 제1 상부 내부 전극층 위에 제2 초박막 포일 캐리어를 이용하여 제2 유전체층과 제1 하부 내부 전극층을 형성하는 제 3 단계; 상기 제 2 단계와 제 3 단계를 반복하여 복수의 상부 내부 전극층과 유전체층 그리고 하부 내부 전극층을 형성하는 제 4 단계; 및 제3 초박막 포일 캐리어를 이용하여 제3 유전체층과 상부 전극층을 형성하는 제 5 단계를 포함하여 이루어진 것을 특징으로 한다.
이제, 도 1a 이하를 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 1a ~도 1j는 본 발명의 제1 실시예에 따른 멀티레이어 커패시터 내장형의 인쇄회로기판의 제조방법의 공정도이다.
먼저, 도 1a에서와 같이 코어(core)층을 형성하는 원판(100)의 동박(102)에 화상형성공정을 이용하여 회로패턴을 형성한다. 이러한 회로패턴에는 멀티 레이어 커패시터의 하부 전극층이 패터닝되어 있다.
이러한 원판(100)으로 사용된 동박 적층판의 종류에는 그 용도에 따라, 유리/에폭시 동박 적층판, 내열수지 동박 적층판, 종이/페놀 동박 적층판, 고주파용 동박 적층판, 플렉시블 동박 적층판(flexible copper clad laminate), 복합 동박 적층판 등의 여러 가지가 있다. 그러나, 양면 인쇄회로기판 및 다층 인쇄회로기판 제조에는 주로 사용되는 절연 수지층(101)에 동박층(102, 103)이 입혀진 유리/에폭시 동박 적층판(100)을 사용하는 것이 바람직하다.
이러한, 원판(100)에 드라이 필름(dry film; 미도시)을 도포한 후, 소정의 패턴이 인쇄된 아트 워크 필름(art work film)을 이용하여 드라이 필름을 노광 및 현상함으로써, 드라이 필름에 소정의 패턴을 형성하고, 부식액을 분무하여 드라이 필름에의해 보호되는 영역을 제외한 나머지 영역의 동박(102)을 제거하며, 역할을 다한 드라이 필름을 박리하여 최종적으로 동박(102)의 배선패턴을 형성한다.
드라이 필름은 커버 필름(cover film), 포토레지스트 필름(photo-resist film) 및 마일러 필름(Mylar film)의 3층으로 구성되며, 실질적으로 레지스트 역할을 하는 층은 포토레지스트 필름이다.
드라이 필름의 노광 및 현상 공정은 소정의 패턴이 인쇄된 아트 워크 필름을 드라이 필름 위에 밀착시킨 후 자외선을 조사한다.
이때, 아트 워크 필름의 패턴이 인쇄된 검은 부분은 자외선이 투과하지 못하고, 인쇄되지 않은 부분은 자외선이 투과하여 아트 워크 필름 아래의 드라이 필름을 경화시키게 된다.
이렇게 드라이 필름이 경화된 동박 적층판(102)을 현상액에 담그면 경화되지 않은 드라이 필름 부분이 현상액에 의해 제거되고, 경화된 드라이 필름 부분만 남아서 레지스트 패턴을 형성한다. 여기서 현상액으로는 탄산나트륨(Na2CO3) 또는 탄산칼슘(K2CO3)의 수용액 등을 사용한다.
이처럼 화상 형성 공정을 통하여 원판(100) 위에 레지스트 패턴이 형성되면 부식액을 분무하여 레지스트 패턴에 의해 보호되는 영역을 제외한 나머지 영역의 동박(102)을 제거하며, 역할을 다한 레지스트 패턴을 박리하여 최종적으로 동박(102)의 배선패턴을 형성한다.
그리고, 도 1b에서와 같이 회로패턴이 형성된 원판(100)의 양측에 프리프레그(prepreg)(104, 105)(유전체층으로 역할을 수행한다)를 적층한 후에 한면에 회로패턴이 형성된 동박적층판(110, 120)을 양측에 적층한다.
여기에서, 동박 적층판(110, 120)의 일면에 회로패턴을 형성하는 과정은 위에서 원판(100)에 회로패턴을 형성하는 과정과 동일하며, 다만 동박 적층판(110, 120)의 유전체층(111, 121)은 고용량의 커패시터를 형성하기 위해 고유전율의 물질을 사용하는 것이 유리하다.
그리고, 이후에 도 1c에서와 같이 동박 적층판(110, 120)의 상면의 동박(112, 122)을 제거한다. 이처럼 동박 적층판(110, 120)의 상면의 동박(112, 122)을 제거하는 이유는 일반적인 동박 적층판의 동박의 두께가 두껍기 때문에 동박 적층판의 동박을 멀티 레이어 커패시터의 전극층으로 그대로 사용하게 되면 이후의 유전층의 적층에 따라 인쇄회로기판의 두께가 두껍게 되고, 패턴 형성 후 제거된 전도성 부분을 수지(Resin) 등으로 메우는 문제 등 제품에 요구되는 사양을 만족시키기 어렵기 때문이다.
다음으로, 도 1d에 도시된 바와 같이 인쇄회로기판에 내장되는 멀티레이어 커패시터의 내부 전극층을 형성하기 위해 시드 레이어층(131, 132)을 형성한다.
이러한 시드 레이어층(131, 132)은 무전해 도금으로 형성할 수 있으며, 무전해 도금은 절연체에 대한 도금이므로, 전기를 띤 이온에 의한 반응을 기대할 수 없으며, 석출반응에 의해 이루어지며, 석출반응은 촉매에 의해 촉진된다.
일반적으로 무전해 동도금을 예로 들어 설명하면 도금액으로부터 동이 석출되기 위해서는 도금하려는 재료의 표면에 촉매가 부착되어야 한다. 이는 무전해 동도금이 많은 전처리를 필요로 함을 나타낸다.
일실시예로, 무전해 동도금 공정은 탈지(cleanet) 과정, 소프트 부식(soft etching) 과정, 예비 촉매처리(pre-catalyst) 과정, 촉매처리 과정, 활성화(accelerator)과정, 무전해 동도금 과정 및 산화방지 처리 과정을 포함한다.
그리고, 무전해 동도금 공정은 일반적으로 전해 동도금에 비하여 물리적 특성이 떨어지므로 동도금층을 얇게 형성할 수 있다.
다음으로, 도 1e에서 도시된 바와 같이 인쇄회로기판에 내장되는 멀티레이어의 내부 전극층을 형성할 내부 전도성층(133, 134)을 전해도금을 하여 형성한다.
그리고, 도 1f에서와 같이 내부 전도성층(133, 134)을 화상형성공정에 의해 패터닝하여 내부 전극층이 형성되도록 한다.
이후에, 도 1f 및 도 1g에 도시된 바와 같이 필요에 따라 도 1b 내지 도 1f의 전해도금층을 패터닝하는 과정을 반복하여 원하는 멀티 레이어 커패시터를 형성한다.
즉, 이후에 필요에 따라 i)하면이 패터닝된 동박 적층판을 적층한 후에, ii)상측의 동박을 제거하여 유전체층이 드러나도록 한 후에, iii)무전해 도금과 전해 도금으로 멀티 레이어 커패시터의 내부 전극층을 형성하는 과정을 반복한다.
이처럼, 내부 전도성층(133, 134)에 화상형성공정에 의해 패터닝하여 내부 전극층이 형성되면, 상부에 도 1h에 도시된 바와 같이 RCC을 적층하여 유전체층(161, 171)을 형성하고, 도 1g에 도시된 바와 같이 RCC의 동박(162, 172)에 패터닝하여 상부 전극층을 형성한다
이후에, 도 1i에 도시된 바와 같이 멀티 레이어층이 형성된 인쇄회로기판에 비아홀(미도시) 또는 도통홀을 형성하고 비아홀 또는 도통홀의 내벽을 도금(180)하여 멀티 레이어층의 내부 전극층이 서로 도통되어 멀티 레이어 커패시터가 되도록 한다.
여기서 비아홀 또는 도통홀을 형성하는 과정은 레이저 또는 CNC 드릴(Computer Numerical Control Drill) 사용하여 사전에 설정된 위치에 따라 비아홀 또는 도통홀을 형성하는 방식을 사용하는 것이 바람직하다.
CNC 드릴을 이용하는 방식은 양면 인쇄회로기판의 비아홀이나 다층 인쇄회로기판의 도통홀(through hole)을 형성 시에 적당하다.
이러한 CNC 드릴을 이용하여 비아홀 또는 도통홀을 가공한 후에, 드릴링 시 발생하는 동박의 버(burr), 비아홀 내벽의 먼지, 동박층 표면의 먼지 등을 제거하는 디버링(deburring) 공정을 수행하는 것이 바람직하다. 이 경우, 동박층 표면에 거칠기(roughness)가 부여됨으로써, 이후 동도금 공정에서 동과의 밀착력이 향상되는 장점이 있다.
레이저를 이용하는 방식은 다층 인쇄회로기판의 마이크로 비아홀(micro via hole)을 형성 시에 적당하다. 이러한 레이저를 이용하는 방식으로, YAG(Yttrium Aluminum Garnet) 레이저를 이용하여 동박층과 절연 수지층을 동시에 가공할 수도 있고, 비아홀이 형성될 부분의 동박층을 식각한 후 이산화탄소 레이저를 이용하여 절연 수지층을 가공할 수도 있다.
그리고, 비아홀을 형성한 후에, 형성 시 발생하는 열로 인하여 원판의 절연 수지층 등이 녹아서 비아홀의 측벽에 발생하는 스미어(smear)를 제거하는 디스미어(desmear) 공정을 수행하는 것이 바람직하다.
그리고, 도 1j에 도시된 바와 같이, 멀티 레이어 커패시터가 형성된 인쇄회로기판에 IC칩(190, 191)을 실장하여 반도체 칩 패키지가 완성되도록 한다.
도 2a ~도 2j는 본 발명의 제2 실시예에 따른 멀티레이어 커패시터 내장형의 인쇄회로기판의 제조방법의 공정도이다.
먼저, 도 2a에서와 같이 코어(core)층을 형성하는 원판(200)의 동박(202, 203)에 화상형성공정을 이용하여 회로패턴을 형성한다. 여기에서 원판(200)은 제1 실시예에서 설명한 바와 동일하게 이러한 원판(100)으로 유리/에폭시 동박 적층판, 내열수지 동박 적층판, 종이/페놀 동박 적층판, 고주파용 동박 적층판, 플렉시블 동박 적층판(flexible copper clad laminate), 복합 동박 적층판 등의 여러 가지가 있으며, 유리/에폭시 동박 적층판을 사용하는 것이 바람직하다.
그리고, 도 2b에서와 같이 회로패턴이 형성된 원판(200)의 양측에 프리프레그(prepreg)(204, 205)를 적층한 후에 인쇄회로기판에 내장되는 멀티레이어 커패시터의 하부전극이 될 얇은 포일(Foil)(206, 207)을 양측에 적층하며, 도 2c에 도시되어 있는 바와 같이 회로패턴을 형성한다.
여기에서, 포일(206, 207)에 회로패턴을 형성하는 과정은 위에서 원판(200)에 회로패턴을 형성하는 과정과 동일하다.
그리고, 이후에 도 2d에서와 같이 고용량의 유전율을 가지고 있는 유전체층(211, 221)과, 상기 유전체층(211, 221)에 적층된 매우 얇은 포일(212, 222)과, 유전체층(211, 221)에 적층되어 있는 캐리어(213, 223)로 이루어진 초박막 포일 캐리어(Ultra Thin Foil Carrier)(210, 220)을 적층한다.
여기에서, 캐리어(213, 223)는 유전체층(211, 221)과 포일(212, 222)로 이루어진 RCC 자재를 운반하기 위해 사용되며 도 2e에 도시된 바와 같이 RCC 자재가 하부 전극을 형성하는 포일(206, 207)에 부착되면 제거한다.
그리고, 도 2f에 도시되어 있는 바와 같이 포일(212, 222)을 화상형성공정을 이용하여 패터닝함으로써 내부 전극층으로 기능하도록 하며, 캐리어(미도시)를 사 용하여 복수의 RCC자재(여기에서는 양측에 각각 한개(도면부호 230, 240)을 도시하고 있지만)를 요구되는 제품 사양에 맞게 더 적층하여 유전층과 내부 전극층이 멀티 레이어가 되도록 한다.
이때, 도 2g는 이와 같은 공정을 통하여 형성된 멀티 레이어 커패시터를 보여주고 있으며, 내부 전극층의 전기적인 접속을 위해 비아홀(251, 252)을 가공하여 내부 전극층이 서로 도통되도록 한다.
여기서 비아홀을 형성하는 과정은 위에서 설명한 바와 같이 CNC 드릴(Computer Numerical Control Drill) 또는 레이저를 사용하여 사전에 설정된 위치에 따라 비아홀을 형성하는 방식을 사용하는 것이 바람직하다.
CNC 드릴을 이용하는 방식은 양면 인쇄회로기판의 비아홀이나 다층 인쇄회로기판의 도통홀(through hole)을 형성 시에 적당하다.
레이저를 이용하는 방식은 다층 인쇄회로기판의 마이크로 비아홀(micro via hole)을 형성 시에 적당하다. 이러한 레이저를 이용하는 방식으로, YAG(Yttrium Aluminum Garnet) 레이저를 이용하여 동박층과 절연 수지층을 동시에 가공할 수도 있고, 비아홀이 형성될 부분의 동박층을 식각한 후 이산화탄소 레이저를 이용하여 절연 수지층을 가공할 수도 있다.
다음으로, 도 2h와 도 2i에 도시되어 있는 바와 같이 RCC 자재(260, 270)를 적층한 후에 외부 포일(262, 272)을 화상 형성 공정에 의해 패터닝하여 외부 전극층이 형성되도록 한다.
물론, 다수의 비아홀(281, 282)을 형성하여 내부 전극층과 외부 전극층이 도 통되도록 하며, 내부 전극층이 서로 간에 멀티 레이어 커패시터를 형성할 수 있도록 한다.
이후에, 도 2j에 도시된 바와 같이 IC칩을 실장하여 반도체 칩 패키지를 완성한다.
한편, 위에서 살펴본 바와 같이 본 발명에 따른 멀티 레이어 커패시터를 내장한 인쇄회로기판에서 커패시터의 전도성층을 3층 이상, 유전체층을 2층 이상 형성할 수 있다.
그리고, RCC 또는 CCL 형태의 커패시턴스를 가지는 층 자재를 일괄적층 공정에 의해 또는 빌드업 공정을 통해 멀티 레이어로 형성하는 것이 가능하다.
또한, 멀티 레이어 커패시터의 절연층은 그 두께가 낮을수록, 층 수를 증가할수록 커패시턴스가 증가한다. 멀티 레이어 커패시터의 내부 전도성층은 최종 PCB 보드두께를 낮추고, 유전체층의 두께 균일도를 위해 두께가 낮을 수록 유리하다.
이처럼 인너 전도성층의 두께를 낮추기 위해서는 처음부터 두께가 낮은(0.5 oz./ft2≒18㎛ 이하, 3~9㎛의 Foil 가능) 포일을 사용하거나, RCC 또는 CCL을 적층 후 위의 두꺼운 전도성 포일을 제거, 무전해 도금하여 시드층을 형성 후, 전해 도금으로 전도성층을 형성(5㎛이하 가능)하거나, 표면 가공을 통한 RCC 또는 CCL을 적층 후 위의 두꺼운 전도성 포일을 부분적으로 제거하는 방법 등이 가능하다.
여기에서, 상술한 본 발명에서는 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변 경할 수 있음을 이해할 수 있을 것이다.
상기와 같은 본 발명에 따르면, 멀티 레이어(Multi-Layer)로 형성함으로써 동일 소재(Dielectric Constant, Thickness, etc.), 동일 보드(Board) 면적에서 보다 높은 성능(Decoupling, 또는 Matching)을 발휘하는 것이 가능하도록 하는 효과가 있다.
또한, 본 발명에 따르면, 특히 전류(Current)의 흐름을 패터닝(Pattering)을 통해 반대 방향으로 설계할 경우, 인덕턴스(Inductance)의 상쇄 효과로 고주파 특성 또한 양호한 커패시턴스 내장형 인쇄회로기판을 얻을 수 있다.
또한, 본 발명에 따르면, 디커플링(Decoupling) 용도로는 커패시턴스 밀도(Capacitance Density)가 가장 중요한 요소임으로 멀티 레이어 구조의 이점을 십분 발휘할 수 있도록 하는 효과가 있다.
또한, 본 발명에 따르면, 신호 매칭(Signal Matching)용의 경우에도 유전율을 일정이상 확보하기 위해 유전 필러(Filler)를 넣을 경우, 온도 특성 등 문제가 발생할 수 있기 때문에 폴리머(Polymer) 등 유전율은 낮지만 기타 특성이 우수한 단일 자재를 멀티 레이어(Multi-Layer) 형태로 설계하여 기타 특성 열화 없이 커패시턴스를 필요 수준으로 높이는 것이 가능하도록 하는 효과가 있다.

Claims (6)

  1. 하부 전극층이 형성된 코어층 위에 유전체층을 형성하는 제1 단계;
    상부 전극층으로 역할을 수행하는 제1 상부 내부 전극층과 제1 유전체층 그리고 제1 동박으로 이루어진 제1 동박적층판을 상기 코어층 위에 상기 제1 상부 내부 전극층이 상기 유전체층과 접촉되도록 적층하는 제 2 단계;
    상기 제1 동박 적층판의 상기 제1 동박을 제거한 후에 도금 공정을 이용하여 하부 전극층으로 기능하는 제1 하부 내부 전극층을 형성하는 제 3 단계;
    상기 제1 하부 내부 전극층에 제1 내부 유전체층을 적층하는 제4 단계;
    상부 전극층으로 기능하는 제2 상부 내부 전극층과 제2 유전체층 그리고 제2 동박으로 이루어진 제2 동박적층판을 상기 제1 내부 유전체층에 상기 제1 상부 전극층이 상기 제1 내부 유전체층과 접촉되도록 적층하는 제 5 단계;
    상기 제2 동박 적층판의 상기 제2 동박을 제거한 후에 도금 공정을 이용하여 하부 전극층으로 기능하는 제2 하부 내부 전극층을 형성하는 제 6 단계;
    상기 제2 하부 내부 전극층에 제2 내부 유전체층을 적층하는 제7 단계; 및
    제3 유전체층과 제3 동박으로 이루어진 RCC를 적층한 후에, 상기 RCC의 제3 동박을 패터닝하여 상부 전극층을 형성하는 제 8 단계를 포함하여 이루어진 멀티 레이어 커패시터를 내장한 인쇄회로기판의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 3 단계는,
    상기 제1 동박 적층판의 상기 제1 동박을 제거하는 제 3-1 단계;
    상기 제1 동박이 제거된 제1 유전체층 위에 무전해 도금을 하여 시드층을 형성하는 제 3-2 단계; 및
    상기 시드층위에 전해 도금하여 전해 도금층을 형성하여 상기 시드층과 상기 전해 도금층으로 이루어진 제2 하부 내부 전극층을 형성하는 제 3-3 단계를 포함하여 이루어진 멀티 레이어 커패시터를 내장한 인쇄회로기판의 제조방법.
  3. 제 2 항에 있어서,
    상기 제2 단계에서부터 상기 제6 단계를 수회 반복하여 하부 내부 전극층과 유전체층 그리고 상부 내부 전극층을 복수개 형성하는 것을 특징으로 하는 멀티 레이어 커패시터를 내장한 인쇄회로기판의 제조방법.
  4. 코어층을 형성하는 원판에 절연층을 형성하고 하부 전극층을 형성하는 제 1 단계;
    상기 하부 전극층위에 제1 초박막 포일 캐리어를 이용하여 제1 유전체층과 제1 상부 내부 전극층을 형성하는 제 2 단계;
    상기 제1 상부 내부 전극층 위에 제2 초박막 포일 캐리어를 이용하여 제2 유전체층과 제1 하부 내부 전극층을 형성하는 제 3 단계;
    상기 제 2 단계와 제 3 단계를 반복하여 복수의 상부 내부 전극층과 유전체층 그리고 하부 내부 전극층을 형성하는 제 4 단계; 및
    제3 초박막 포일 캐리어를 이용하여 제3 유전체층과 상부 전극층을 형성하는 제 5 단계를 포함하여 이루어진 멀티 레이어 커패시터를 내장한 인쇄회로기판의 제조방법.
  5. 제 4 항에 있어서,
    상기 제 1 단계는,
    코어층을 형성하는 원판에 프리프레그를 적층하여 절연층을 형성하는 제 1-1 단계; 및
    상기 절연층 상에 포일을 적층한 후에 화상 형성 공정에 의해 하부 전극층을 형성하는 제 1-2 단계를 포함하여 이루어진 멀티 레이어 커패시터를 내장한 인쇄회로기판의 제조방법.
  6. 제 4 항에 있어서,
    상기 제 2 단계는
    상기 하부 전극층위에 제1 초박막 포일 캐리어를 이용하여 유전체층에 박막이 적층된 RCC를 적층하는 제 2-1 단계;
    상기 제 2-1 단계의 제1 초박막 포일 캐리어를 제거하여 상기 RCC의 박막을 노출시키는 제 2-2 단계; 및
    상기 제 2-2 단계의 박막에 화상형성공정에 의해 제1 상부 내부 전극층을 형성하는 제 2-3 단계를 포함하여 이루어진 멀티 레이어 커패시터를 내장한 인쇄회로기판의 제조방법.
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