KR100503350B1 - 박막 커패시터 및 그 제조 방법 - Google Patents

Abstract

금속/ 절연체/ 금속(MIM) 구조의 박막 커패시터 및 그 제조방법에 관한 것으로, 그 목적은 MIM 커패시터 구조에서 절연체층인 질화막을 중심으로 제1 전극층과 제2 전극층의 거리를 누설전류가 발생하지 않을 정도로 이격시키는 것이다. 이를 위해 본 발명에서는, a) 반도체 기판의 구조물 상부의 하부 절연막 상에 제1 전극층을 형성하되, 상면에 소정 폭의 커패시터구를 가지도록 제1 전극층을 형성하는 단계; b) 상기 커패시터구의 내측벽에 측벽을 형성하는 단계; c) 상기 측벽 및 커패시터구 상에 형성된 소정 폭의 유전체층 및 제2 전극층을 형성하는 단계; d) 상기 유전체층, 제2 전극층, 및 제1 전극층을 포함하여 상기 하부 절연막의 상부 전면에 층간 절연막을 형성하는 단계; e) 상기 층간 절연막을 선택적으로 식각하여 제2 전극층 및 제1 전극층의 일부분을 노출시키는 비아를 형성하는 단계; 및 f) 상기 비아의 내부 금속물질로 매립하는 단계를 포함하여 박막 커패시터를 제조한다.

Description

박막 커패시터 및 그 제조 방법 {Thin film capacitor and fabrication method thereof}

본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 금속/ 절연체/ 금속(MIM) 구조의 박막 커패시터를 제조하는 방법에 관한 것이다.

최근 고속 동작을 요구하는 아날로그 회로에서는 고용량의 커패시터를 구현하기 위한 반도체 소자 개발이 진행 중에 있다. 일반적으로, 커패시터가 다결정 실리콘(polysilicon), 절연체(insulator), 및 다결정 실리콘(polysilicon)이 적층된 PIP 구조일 경우에는 상부 전극 및 하부 전극을 도전성 다결정 실리콘으로 사용하기 때문에 상부 및 하부 전극과 유전체 박막 계면에서 산화 반응이 일어나 자연산화막이 형성되어 전체 커패시턴스의 크기가 줄어들게 되는 단점이 있다.

이를 해결하기 위해 커패시터의 구조를 금속/절연체/실리콘 (metal/ insulator/silicon: MIS) 또는 금속/절연체/금속(metal/insulator/metal: MIM)으로 변경하게 되었는데, 그 중에서도 MIM 구조의 커패시터는 비저항이 작고 내부에 공핍(depletion)에 의한 기생 커패시턴스가 없기 때문에 고성능 반도체 장치에 주로 이용되고 있다.

그러면, 종래 반도체 소자 제조방법에 따라 MIM 구조의 박막 커패시터를 제조하는 방법에 대해 첨부된 도면을 참조하여 설명한다. 도 1a 내지 1d는 종래 방법에 따라 박막 커패시터를 제조하는 방법을 도시한 단면도이다.

먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1)의 상부에 통상의 반도체 소자 공정을 진행하고 피에스지(phosphosilicateglass: PSG) 등의 산화막으로 이루어진 하부절연막(2)을 형성한 다음, 하부절연막(2) 상에 제1 Ti 배리어층(3), Cu가 함유된 Al으로 이루어진 AlCu 하부배선(4), 제1 Ti 글루층(5) 및 제1 TiN 반사방지막(6)을 차례로 형성한다.

이 때, 제1 Ti 배리어층(3), AlCu 하부배선(4), 제1 Ti 글루층(5) 및 제1 TiN 반사방지막(6)이 MIM 커패시터에서 제1 전극층(M1)에 해당된다.

이어서, TiN 반사방지막(6) 상에 MIM 커패시터의 절연체층에 해당하는 질화막(7)을 약 600Å 정도의 두께로 형성한다.

다음, 질화막(7) 상에 제2 Ti 배리어층(8), Cu가 함유된 Al으로 이루어진 AlCu 상부배선(9), 제2 Ti 글루층(10) 및 제2 TiN 반사방지막(11)을 차례로 형성한다.

이 때, 제2 Ti 배리어층(8), AlCu 상부배선(9), 제2 Ti 글루층(10) 및 제2 TiN 반사방지막(11)이 MIM 커패시터에서 제2 전극층(M2)에 해당된다.

다음, 도 1b에 도시된 바와 같이, 제2 TiN 반사방지막(11), 제2 Ti 글루층(10), AlCu 상부배선(9), 및 제2 Ti 배리어층(8)을 선택적으로 식각하여 패터닝한다.

다음, 도 1c에 도시된 바와 같이, 이웃하는 금속배선 간 갭을 매립하도록 층간절연막(12)을 20000Å 정도로 두껍게 증착하고 화학기계적 연마하여 제2 TiN 반사방지막(11) 상부로 층간절연막(12)이 3000Å 정도 남도록 하여 상면을 평탄화한 후, 평탄화된 층간절연막(12)의 상면에 감광막을 도포하고 노광 및 현상하여 비아로 예정된 영역을 노출시키는 감광막 패턴(미도시)을 형성한다.

이어서, 감광막 패턴을 마스크로 하여 상면이 노출된 층간절연막(12)을 건식식각하여 제2 TiN 반사방지막(11) 및 제1 TiN 반사방지막(6)의 표면을 개방하는 소정폭의 비아홀(100)을 형성한 다음, 제2 감광막 패턴을 제거하고 세정 공정을 수행한다.

다음, 도 1d에 도시된 바와 같이, 비아홀(100)의 내벽을 포함하여 층간절연막(12)의 상부 전면에 배리어 금속막(13)을 증착한 후, 배리어 금속막(13) 상에 텅스텐(14)을 증착하여 비아홀(100)의 내부를 완전히 매립한다.

이어서, 층간절연막(12)의 상면이 노출될 때까지 화학기계적 연마하여 상면을 평탄화시킨다.

상기한 바와 같이, 종래의 MIM 커패시터 구조에서는 절연체층인 얇은 질화막(7)을 중심으로 제1 전극층(M1)과 제2 전극층(M2)의 거리가 가까워서 피뢰침 효과 등에 의한 누설전류가 발생하는 문제점이 있었다.

이러한 누설전류는 소자의 오동작을 유발하고, 심할 경우 소자를 파괴시키는 문제점이 있었다.

상기 문제점을 해결하기 위한 본 발명은 목적은, MIM 커패시터 구조에서 절연체층인 질화막을 중심으로 제1 전극층과 제2 전극층의 거리를 누설전류가 발생하지 않을 정도로 이격시키는 박막 커패시터 및 그 제조 방법을 제공하기 위한 것이다.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 제1 전극층의 상면에 커패시터구를 형성하고, 커패시터구의 내측벽에 실리콘질화막 측벽을 형성하며, 그 위에 실리콘질화막 유전체층을 형성하는 것을 특징으로 한다.

즉, 본 발명에 따른 박막 커패시터 제조 방법은, a) 반도체 기판의 구조물 상부의 하부 절연막 상에 제1 전극층을 형성하되, 상면에 소정 폭의 커패시터구를 가지도록 제1 전극층을 형성하는 단계; b) 상기 커패시터구의 내측벽에 측벽을 형성하는 단계; c) 상기 측벽 및 커패시터구 상에 형성된 소정 폭의 유전체층 및 제2 전극층을 형성하는 단계; d) 상기 유전체층, 제2 전극층, 및 제1 전극층을 포함하여 상기 하부 절연막의 상부 전면에 층간 절연막을 형성하는 단계; e) 상기 층간 절연막을 선택적으로 식각하여 제2 전극층 및 제1 전극층의 일부분을 노출시키는 비아를 형성하는 단계; 및 f) 상기 비아의 내부 금속물질로 매립하는 단계를 포함하여 이루어진다.

여기서, 제1 전극층 및 제2 전극층으로는 각각, 하부Ti 배리어층, AlCu 배선, Ti 글루층 및 TiN 반사방지막을 순차적으로 형성하며, 제1 전극층을 형성할 때에는 AlCu 배선을 형성한 후, AlCu 배선을 선택적으로 식각하여 500∼900Å의 깊이의 커패시터구를 형성하고, 커패시터구가 형성된 AlCu 배선 상에 Ti 글루층 및 TiN 반사방지막을 순차적으로 형성하는 것이 바람직하다.

상기 측벽을 형성할 때에는, 커패시터구를 포함하여 제1 전극층의 상부 전면에 실리콘질화막을 800∼1200Å의 두께로 형성한 후, 실리콘질화막을 수직식각하여 커패시터구의 내측벽에만 실리콘질화막을 남김으로써 측벽을 형성하는 것이 바람직하다.

이하, 본 발명의 일 실시예에 따른 박막 커패시터 및 그 제조 방법에 대해 상세히 설명한다.

본 발명의 일 실시예에 따라 제조된 박막 커패시터는 도 2e에 도시되어 있으며, 이에 도시된 바와 같이, 박막 커패시터는 개별 소자가 형성된 반도체 기판의 구조물(51) 상에 형성되는데, 반도체 기판의 구조물(51)의 상에는 하부절연막(52)이 형성되어 있다.

하부절연막(52) 상에는 MIM 커패시터 구조에서의 제1 전극층(M1)이 형성되어 있으며, 이 때 제1 전극층(M1)의 상면에는 소정폭의 커패시터구가 형성되어 있다.

여기서, 제1 전극층(M1)은 다층구조로 되어 있는데, 일 예로서는 도 2e에 도시된 바와 같이, 제1 Ti 배리어층(53), Cu가 함유된 Al으로 이루어진 AlCu 하부배선(54), 제1 Ti 글루층(55) 및 제1 TiN 반사방지막(56)으로 이루어질 수 있다.

이 경우 AlCu 하부배선(54)의 상부에 소정폭의 커패시터구가 형성되어 있고, 커패시터구를 포함하여 AlCu 하부배선(54)의 상부 전면에 제1 Ti 글루층(55) 및 제1 TiN 반사방지막(56)이 형성되어 있다.

커패시터구의 내측벽에는 측벽(57)이 형성되어 있으며, 측벽(57) 및 커패시터구 상에는 소정폭의 유전체층(58)이 형성되어 있다. 이 때 유전체층(58)은 MIM 커패시터 구조에서 절연체층에 해당한다.

측벽(57) 및 유전체층(58)은 실리콘질화막로 이루어질 수 있다.

유전체층(58) 상에는 MIM 구조의 커패시터에서의 제2 전극층(M2)이 유전체층(58)과 동일한 소정폭으로 형성되어 있다.

여기서 제2 전극층(M2)은 제1 전극층(M1)과 마찬가지로 다층구조로 되어 있는데, 일 예로서는 도 2e에 도시된 바와 같이, 제2 Ti 배리어층(59), Cu가 함유된 Al으로 이루어진 AlCu 상부배선(60), 제2 Ti 글루층(61) 및 제2 TiN 반사방지막(62)으로 이루어질 수 있다.

제2 전극층 및 제1 전극층을 포함한 하부절연막(52)의 상부 전면에는 층간절연막(63)이 형성되어 있는데, 층간절연막(63)에는 제1 전극층의 최상면(56) 및 제2 전극층의 최상면(62)의 일부분을 노출시키는 비아(200)가 구비되어 있다.

비아(200)의 내부에는 텅스텐과 같은 금속물질(65)이 매립되어 있으며, 이 때 비아(200)의 내벽에는 티타늄 및 티타늄질화막로 이루어진 배리어금속막(64)이 200 내지 500Å의 두께로 형성되고, 배리어금속막(64) 상에 금속물질(65)이 형성되는 것이 바람직하다.

그러면, 상기한 바와 같은 본 발명의 박막 커패시터를 제조하는 방법에 대해 상세히 설명한다.

도 2a 내지 도 2e는 본 발명에 따른 박막 커패시터 제조 방법을 도시한 단면도이다.

먼저, 도 2a에 도시된 바와 같이, 반도체 기판의 상부에 통상의 반도체 소자 공정을 진행하여 개별 소자가 형성된 반도체 기판의 구조물(51)을 형성하고, 반도체 기판의 구조물(51) 상에 피에스지(PSG) 등의 산화막으로 이루어진 하부절연막(52)을 형성한다.

이어서, 하부절연막(52) 상에 제1 Ti 배리어층(53), Cu가 함유된 Al으로 이루어진 AlCu하부배선(54), 제1 Ti 글루층(55) 및 제1 TiN 반사방지막(56)을 차례로 형성하여 MIM 커패시터 구조에서의 제1 전극층(M1)을 형성한다.

이 때 하부배선(54)은 반드시 AlCu로 형성할 필요는 없으며 Al을 형성할 수도 있다. 하부배선(54)을 형성한 후에는 하부배선(54)을 선택적으로 식각하여 500 ∼900Å의 깊이를 가지는 커패시터구를 형성하고, 그 위에 제1 Ti 글루층(55) 및 제1 TiN 반사방지막(56)을 차례로 형성한다.

다음, 도 2b에 도시된 바와 같이, 커패시터구를 포함하여 제1 TiN 반사방지막(56)의 상부 전면에 실리콘질화막을 800∼1200Å 두께로 증착한 후, 이를 별도의 포토리소그래피 공정없이 수직식각하여, 실리콘질화막를 커패시터구의 내측벽에만 남김으로써 측벽(57)을 형성한다.

다음, 도 2c에 도시된 바와 같이, 측벽(57) 및 커패시터구를 포함하여 제1 TiN 반사방지막(56)의 상부 전면에 실리콘질화막 유전체층(58)을 400∼800Å의 두께로 형성한다. 이때, 실리콘질화막 유전체층(58)은 MIM 커패시터 구조에서 절연체층에 해당한다.

이어서, 실리콘질화막 유전체층(58) 상에 제2 Ti 배리어층(59), Cu가 함유된 Al으로 이루어진 AlCu 상부배선(60), 제2 Ti 글루층(61) 및 제2 TiN 반사방지막(62)을 차례로 형성하여 MIM 커패시터 구조에서의 제2 전극층(M2)을 형성한다.

다음, 도 2d에 도시된 바와 같이, 제2 TiN 반사방지막(62) 상에 감광막을 도포하고 노광 및 현상하여 커패시터구 내의 제2 전극층(M2)을 소정폭 노출시키는 감광막 패턴(미도시)을 형성한 후, 이를 마스크로 하여 상면이 노출된 제2 TiN 반사방지막(62) 및 그 하부의 제2 Ti 글루층(61), AlCu 상부배선(60), 제2 Ti 배리어층(59)을 식각한다. 이어서 감광막 패턴을 제거하고 세정공정을 수행한다.

다음, 도 2e에 도시된 바와 같이, 제2 전극층(M2) 및 제1 전극층(M1)을 포함하여 하부절연막(52)의 상부 전면에 층간절연막(63)을 두껍게 형성하여 금속배선 간 갭을 완전히 매립한 후, 화학기계적 연마하여 상면을 평탄화한다.

이어서, 평탄화된 층간절연막(63)의 상면에 감광막을 도포하고 노광 및 현상하여 제2 전극층(M2) 및 제1 전극층(M1) 상부에 위치하는 층간절연막의 소정영역을 각각 노출시키는 감광막 패턴(미도시)을 형성한 후, 감광막 패턴을 마스크로 하여 상면이 노출된 층간절연막(63)을 건식식각함으로써, 제2 전극층(M2) 및 제1 전극층(M1)의 상면을 개방하는 소정폭의 비아(200)를 형성한 다음, 감광막 패턴을 제거하고 세정공정을 수행한다.

이어서, 비아(200)의 내벽을 포함하여 층간절연막(63)의 상부 전면에 배리어금속막(64)을 증착하고, 배리어금속막(64) 상에 텅스텐(65)을 증착하여 비아(200)의 내부를 완전히 매립한 다음, 층간절연막(63)의 상면이 노출될 때까지 화학기계적 연마하여 상면을 평탄화시킨다.

이 때, 배리어금속막(31)으로는 대략 200Å 두께의 Ti막과 대략 100Å 두께의 TiN막을 차례로 형성할 수 있다.

상술한 바와 같이, 본 발명에서는 MIM 커패시터 구조의 제1 전극층에 커패시터구를 형성하고 커패시터구의 내측벽에 실리콘질화막 측벽을 형성한 후, 그 위에 실리콘질화막 유전체층을 형성하기 때문에, 결과적으로 유전체층을 중심으로 하여 제1 전극층과 제2 전극층의 거리를 원하는 정도로 이격시킬 수 있으며, 따라서 누설전류를 방지하는 효과가 있다.

도 1a 내지 1d는 종래 방법에 따른 박막 커패시터 제조 방법을 도시한 단면도이다.

도 2a 내지 도 2e는 본 발명에 따른 박막 커패시터 제조 방법을 도시한 단면도이다.

Claims (12)

1. 제1 전극층, 유전체층, 및 제2 전극층을 포함하는 구조를 가지는 박막 커패시터에 있어서,

   반도체 기판의 구조물 상부의 하부 절연막 상에 형성되고, 상면에 소정 폭의 커패시터구가 형성된 제1 전극층;

   상기 커패시터구의 내측벽에 형성된 측벽;

   상기 측벽 및 커패시터구 상에 형성된 소정 폭의 유전체층;

   상기 유전체층 상에 형성된 제2 전극층;

   상기 제2 전극층 및 제1 전극층을 포함한 하부 절연막 상에 형성되며, 상기 제2 전극층 및 제1 전극층의 일부분을 노출시키는 비아를 가지는 층간 절연막; 및

   상기 비아의 내부에 매립된 금속물질

   을 포함하는 박막 커패시터.
2. 제1항에 있어서,

   상기 제1 전극층 및 제2 전극층은 각각, Ti 배리어층, AlCu 배선, Ti 글루층 및 TiN 반사방지막으로 이루어지는 것을 특징으로 하는 박막 커패시터.
3. 제2항에 있어서,

   상기 커패시터구는 상기 제1 전극층의 AlCu 배선에서 500～900Å의 깊이로 형성되어 있는 것을 특징으로 하는 박막 커패시터.
4. 제3항에 있어서,

   상기 유전체층은 실리콘질화막이 400 내지 800Å의 두께로 형성된 것을 특징으로 하는 박막 커패시터.
5. 제4항에 있어서,

   상기 측벽은 실리콘질화막으로 이루어진 것을 특징으로 하는 박막 커패시터.
6. 제5항에 있어서,

   상기 비아의 내벽에는 티타늄 및 티타늄 질화막으로 이루어진 배리어 금속막이 200 내지 500Å의 두께로 형성되고, 상기 배리어 금속막 상에 금속물질로서 텅스텐이 형성된 것을 특징으로 하는 박막 커패시터.
7. a) 반도체 기판의 구조물 상부의 하부 절연막 상에 제1 전극층을 형성하되, 상면에 소정 폭의 커패시터구를 가지도록 제1 전극층을 형성하는 단계;

   b) 상기 커패시터구의 내측벽에 측벽을 형성하는 단계;

   c) 상기 측벽 및 커패시터구 상에 형성된 소정 폭의 유전체층 및 제2 전극층을 형성하는 단계;

   d) 상기 유전체층, 제2 전극층, 및 제1 전극층을 포함하여 상기 하부 절연막의 상부 전면에 층간 절연막을 형성하는 단계;

   e) 상기 층간 절연막을 선택적으로 식각하여 제2 전극층 및 제1 전극층의 일부분을 노출시키는 비아를 형성하는 단계; 및

   f) 상기 비아의 내부 금속물질로 매립하는 단계

   를 포함하는 박막 커패시터 제조 방법.
8. 제7항에 있어서,

   상기 제1 전극층 및 제2 전극층은 각각, Ti 배리어층, AlCu 배선, Ti 글루층 및 TiN 반사방지막이 순차적으로 형성되는 것을 특징으로 하는 박막 커패시터 제조 방법.
9. 제8항에 있어서,

   상기 a) 단계는 상기 AlCu 배선을 형성한 후, 상기 AlCu 배선을 선택적으로 식각하여 500～900Å의 깊이의 커패시터구를 형성하고, 상기 커패시터구가 형성된 AlCu 배선 상에 상기 Ti 글루층 및 TiN 반사방지막을 순차적으로 형성하는 것을 특징으로 하는 박막 커패시터 제조 방법.
10. 제9항에 있어서, 상기 b) 단계는,

    상기 커패시터구를 포함하여 상기 제1 전극층의 상부 전면에 실리콘질화막을 800～1200Å의 두께로 형성한 후, 상기 실리콘질화막을 수직 식각하여 상기 커패시터구의 내측벽에만 실리콘질화막을 남김으로써 측벽을 형성하는 것을 특징으로 하는 박막 커패시터 제조 방법.
11. 제10항에 있어서, 상기 c) 단계는,

    상기 측벽 및 커패시터구를 포함하여 제1 전극층의 상부 전면에 유전체층으로서 실리콘질화막을 400～800Å의 두께로 형성하고, 상기 유전체층 상에 제2 전극층을 형성한 후, 상기 제2 전극층 및 유전체층을 선택적으로 식각하여 상기 커패시터구 내에 소정 폭을 남기는 것을 특징으로 하는 박막 커패시터 제조 방법.
12. 제11항에 있어서,

    상기 f) 단계 이전에, 상기 비아의 내벽에 티타늄 및 티타늄 질화막으로 이루어진 배리어 금속막을 200 내지 500Å의 두께로 형성한 후, 상기 배리어 금속막 상에 텅스텐을 형성하여 상기 비아를 매립하는 것을 특징으로 하는 박막 커패시터 제조 방법.