KR100679828B1 - 금속-절연체-금속 커패시터의 제조 방법 - Google Patents

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Abstract

본 발명의 금속-절연체-금속(MIM) 커패시터의 제조 방법은, 반도체 기판 위의 절연막 위에 하부 금속 전극막 패턴 및 하부 금속 배선막 패턴을 형성하는 단계와, 절연막 위에 하부 금속 전극막 패턴 및 하부 금속 배선막 패턴을 덮는 금속간 절연막을 형성하는 단계와, 금속-절연체-금속 커패시터 영역 내의 금속간 절연막을 제거하여 트랜치를 형성하되, 금속간 절연막을 하부 금속 전극막 패턴 위에서 일정 두께만큼 남겨두는 단계와, 트랜치가 형성된 결과물 전면에 스퍼터링공정을 수행하여 하부 금속 전극막 패턴 위에 남아있던 금속간 절연막을 제거하면서 트랜치의 모서리를 구부러진 형상으로 만드는 단계와, 구부러진 형상의 트랜치 모서리를 갖는 결과물 전면에 유전체막을 형성하는 단계와, 유전체막 위에 금속 배선 영역의 유전체막 표면을 노출시키는 개구부를 갖는 마스크막 패턴을 형성하는 단계와, 마스크막 패턴을 식각마스크로 한 식각공정으로 금속 배선 영역의 하부 금속 배선막 패턴을 노출시키는 비아홀을 형성하는 단계를 포함한다.
금속-절연체-금속(MIM) 커패시터, 트랜치, 스퍼터링

Description

금속-절연체-금속 커패시터의 제조 방법{Method of fabricating MIM(Metal-Insulator-Metal) capacitor}
도 1은 종래의 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 2 내지 도 6은 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 금속-절연체-금속(Metal-Insulator-Metal; 이하 MIM) 커패시터의 제조 방법에 관한 것이다.
도 1은 종래의 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 1을 참조하면, 반도체 기판(100) 위의 절연막(110) 위에 MIM 커패시터용 하부 금속 전극막 패턴(121/121a) 및 금속 배선을 위한 하부 금속막 패턴(122/122a)을 형성한다. 비록 도면에 나타내지는 않았지만, 하부 금속 전극막 패턴 (121/121a) 및 하부 금속 배선막 패턴(122/122a)은 하부의 금속 배선막(미도시)과 전기적으로 연결될 수 있다. 다음에 절연막(130)을 형성하고, 소정의 마스크막 패턴을 식각마스크로 한 식각공정으로 MIM 커패시터 영역의 하부 금속 전극막 패턴(121/121a)을 노출시키는 트랜치(140)를 형성한다. 다음에 트랜치(140)가 형성된 결과물 전면에 유전체막(150)을 형성하고, 비아홀을 형성하기 위한 식각마스크막 패턴을 형성하기 위하여 전면에 포토레지스트막 패턴(160)을 형성한다. 이 포토레지스트막 패턴(160)은 비아홀이 형성될 영역의 유전체막(150) 표면을 노출시키는 개구부(161)를 갖는다. 다음에 이 포토레지스트막 패턴(160)을 식각마스크로 한 식각공정을 수행하여 하부 금속막 패턴(122/122a)을 노출시키는 비아홀(170)을 형성한다.
다음에 도면에 나타내지는 않았지만, 비아홀(170)을 형성한 후에는 포토레지스트막 패턴(160)을 제거하고, 포토레지스트막 패턴(160)이 제거된 결과물 전면에 텅스텐막과 같은 금속막(미도시)을 형성한다. 그리고 유전체막(150) 표면이 노출되도록 평탄화공정을 수행하면, MIM 커패시터 영역의 트랜치(140) 내에서는 상부 금속 전극막이 형성되고, 금속 배선 영역의 비아홀(170) 내에는 비아컨택이 형성된다. 다음에 금속막 적층 및 패터닝을 수행하여, MIM 커패시터 영역내의 상부금속전극막과 금속 배선 영역의 비아컨택에 각각 전기적으로 연결되는 상부금속막패턴을 장벽금속층을 개재하여 형성한다.
그런데 이와 같은 종래의 MIM 커패시터의 제조 방법은 다음과 같은 문제점을 발생시킬 수 있다. 즉 포토레지스트막 패턴(160)을 형성하는 과정에서, 트랜치 (140)의 존재로 인하여 트랜치(140)의 상부 모서리부분에 형성되는 포토레지스트막 패턴(160)의 두께가 다른 부분에 비하여 상대적으로 얇을 수 있다. 이와 같은 경우 비아홀(170) 형성을 위한 식각공정에 의해 트랜치(140) 모서리부분의 포토레지스트막 패턴(160)이 제거되어, 도시된 바와 같은 절연막(130)을 파괴시키는 불량홈(180)이 만들어질 수 있다. 심한 경우에는, 이 불량홈(180)이 절연막(130)을 관통하여 하부 금속 전극막 패턴(121/121a)까지 노출시킬 수도 있다. 이와 같은 문제점은 포토레지스트막 패턴(160)의 두께를 보다 더 증가시키면 해결될 수 있지만, 최근의 소자의 집적도 증가에 따라 포토레지스트막 패턴(160)의 두께를 증가시키는 것은 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는, MIM 커패시터를 위한 트랜치 모서리에서 절연막이 비아홀 형성을 위한 식각공정에 의해 데미지를 입는 현상이 발생되지 않도록 하는 MIM 커패시터의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 MIM 커패시터의 제조 방법은,
반도체 기판 위의 절연막 위에 금속-절연체-금속 커패시터 영역 및 금속 배선 영역에 각각 배치되는 하부 금속 전극막 패턴 및 하부 금속 배선막 패턴을 형성하는 단계;
상기 절연막 위에 상기 하부 금속 전극막 패턴 및 하부 금속 배선막 패턴을 덮는 금속간 절연막을 형성하는 단계;
상기 금속-절연체-금속 커패시터 영역 내의 상기 금속간 절연막을 제거하여 트랜치를 형성하되, 상기 금속간 절연막을 하부 금속 전극막 패턴 위에서 일정 두께만큼 남겨두는 단계;
상기 트랜치가 형성된 결과물 전면에 스퍼터링공정을 수행하여 상기 하부 금속 전극막 패턴 위에 남아있던 금속간 절연막을 제거하면서 상기 트랜치의 모서리를 구부러진 형상으로 만드는 단계;
상기 구부러진 형상의 트랜치 모서리를 갖는 결과물 전면에 유전체막을 형성하는 단계;
상기 유전체막 위에 상기 금속 배선 영역의 유전체막 표면을 노출시키는 개구부를 갖는 마스크막 패턴을 형성하는 단계;
상기 마스크막 패턴을 식각마스크로 한 식각공정으로 상기 금속 배선 영역의 하부 금속 배선막 패턴을 노출시키는 비아홀을 형성하는 단계; 및
상기 트랜치를 채우면서 상기 유전체막 위에 배치되는 상부금속전극막과, 상기 비아홀 내부를 채우면서 상기 하부 금속 배선막 패턴에 연결되는 비아컨택을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 트랜치를 형성하는 단계는,
상기 금속간 절연막 위에 상기 금속-절연체-금속 커패시터 영역의 금속간 절연막을 노출시키는 개구부를 갖는 마스크막 패턴을 형성하는 단계;
상기 마스크막 패턴을 식각마스크로 한 식각공정으로 상기 금속간 절연막의 노출부분을 제거하되, 상기 금속간 절연막을 하부 금속 전극막 패턴 위에서 일정 두께만큼 남겨두는 단계; 및
상기 마스크막 패턴을 제거하는 단계를 포함할 수 있다.
상기 제1 트랜치를 형성하는 단계는, 상기 금속간 절연막이 상기 하부 금속 전극막 패턴 위에서 500Å 이하의 두께만큼 남도록 수행할 수 있다.
상기 스퍼터링공정은 아르곤 스퍼터링공정일 수 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 2 내지 도 6은 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 2를 참조하면, 실리콘기판과 같은 반도체 기판(200) 위의 절연막(210) 위에 MIM 커패시터를 위한 하부 금속 전극막 패턴(221/221a) 및 금속 배선을 위한 하부 금속 배선막 패턴(222/222a)을 형성한다. 비록 도면에 나타내지는 않았지만, 하부 금속 전극막 패턴(221/221a) 및 하부 금속 배선막 패턴(222/222a)은 하부의 금속 배선막(미도시)과 전기적으로 연결될 수 있다. 하부 금속 전극막 패턴(221/221a) 및 하부 금속 배선막 패턴(222/222a)은, Al/TiN막으로 형성할 수 있지만, 반드시 이에 한정되는 것은 아니다. 예컨대 Al막 대신에 Cu막을 사용할 수도 있으며, 하부에 TiN막을 더 포함할 수도 있다.
상기 하부 금속 전극막 패턴(221/221a) 및 하부 금속 배선막 패턴(222/222a)을 형성한 후에는 전면에 금속간 절연막(230)을 형성한다. 금속간 절연막(230)으로는 TEOS(tetraethylorthosilicate) 산화막으로 형성할 수 있지만, 반드시 이에 한정되는 것은 아니다. 경우에 따라서 여러 개의 절연막들로 이루어진 다층막으로 형성할 수도 있다.
다음에 금속간 절연막(230) 위에 제1 마스크막 패턴으로서 제1 포토레지스트막 패턴(240)을 형성한다. 제1 포토레지스트막 패턴(240)은 MIM 커패시터 형성 영역의 금속간 절연막(230) 표면을 노출시키는 개구부(241)를 갖는다. 다음에 이 제1 포토레지스트막 패턴(240)을 식각마스크로 한 식각공정을 수행하여 금속간 절연막(230)의 노출부분을 제거하여 트랜치(250)를 형성한다. 이때 상기 식각공정은 MIM 커패시터 형성영역의 하부 금속 전극막 패턴(221/221a)을 노출시키지 않도록 조정하여 수행한다. 즉 MIM 커패시터 형성 영역의 하부 금속 전극막 패턴(221/221a) 위에 일정 두께의 금속간 절연막(230)이 남도록 한다. 이때 남는 금속간 절연막(230)의 두께(d)는 500Å 이하가 되도록 한다. 상기 트랜치(250)를 형성한 후에는, 예컨대 통상의 애싱공정을 수행하여 제1 포토레지스트막 패턴(240)을 제거한다.
다음에 도 3을 참조하면, 트랜치(250)가 형성된 결과물 전면에 아르곤(Ar) 스퍼터링 공정을 수행하여 트랜치(250) 모서리(도면에서 "A"로 표시한 부분)를 구부러진 형상이 되도록 한다. 상기 스퍼터링 공정에 의해 트랜치(250) 하부에 남아있던 금속간 절연막(230)도 함께 제거되며, 따라서 하부 금속 전극막 패턴(221/221a)이 트랜치(250) 바닥에서 노출된다.
다음에 도 4를 참조하면, 트랜치(250)가 형성된 결과물 전면에 유전체막(260)을 형성한다. 유전체막(260)은 질화막을 사용하여 형성할 수 있다. 다음에 유전체막(260) 위에 제2 포토레지스트막 패턴(270)을 형성한다. 이 제2 포토레지스트막 패턴(270)은, 금속 배선용 비아홀 형성을 위한 것으로서, 금속 배선이 형성될 영역의 유전체막(260)을 노출시키는 개구부(271)를 갖는다. 상기 제2 포토레지스트막 패턴(270)은, 트랜치(250) 모서리의 구부러진 형상에 의해 트랜치(250) 모서리에서도 충분한 두께로 형성된다.
다음에 도 5를 참조하면, 제2 포토레지스트막 패턴(270)을 식각마스크로 한 식각공정으로 유전체막(260) 및 금속간 절연막(230)의 노출부분을 순차적으로 제거한다. 그러면 금속 배선 영역의 하부 금속 배선막 패턴(222/222a)을 노출시키는 비아홀(280)이 만들어진다. 앞서 언급한 바와 같이, 비아홀(280) 형성을 위한 식각공정시, 트랜치(250)의 모서리에도 충분한 두께의 제2 포토레지스트막 패턴(270)이 형성되므로, 상기 식각공정에 의해 금속간 절연막(230)이 데미지를 받는 현상이 발생하지 않는다. 비아홀(280)을 형성한 후에는, 통상의 애싱공정을 수행하여 제2 포토레지스트막 패턴(270)을 제거한다.
다음에 도 6을 참조하면, 전면에 장벽금속층(290) 및 금속막(미도시)을 순차적으로 형성한다. 그리고 평탄화공정을 수행하여 MIM 커패시터 영역의 상부 금속 전극막 패턴(300)과 금속 배선 영역의 비아컨택(310)을 형성한다. 그러면, MIM 커패시터 영역에는 하부 금속 절연막 패턴(221/221a), 유전체막(260), 장벽금속층(290) 및 상부 금속 전극막 패턴(300)이 순차적으로 배치되는 MIM 커패시터가 만들 어지고, 금속 배선 영역에는 하부 금속 배선막 패턴(222/222a), 장벽금속층(290) 및 비아컨택(310)으로 구성되는 금속 배선이 만들어진다. 이후에는, 도면에 나타내지는 않았지만, 상부 금속 전극막 패턴(300) 및 비아컨택(310)에 각각 전기적으로 연결되는 상부 금속 배선 구조를 형성한다.
지금까지 설명한 바와 같이, 본 발명에 따른 MIM 커패시터의 제조 방법에 의하면, 비아홀 형성을 위한 포토레지스트막 형성 전에 아르곤 스퍼터링에 의해 트랜치의 모서리 부분을 구부러진 형상으로 형성함으로써, 트랜치 모서리 부분에서 충분한 두께의 포토레지스트막을 형성할 수 있으며, 이에 따라 종래에 비아홀 형성을 위한 식각공정에 의해 금속간 절연막이 데미지를 입던 현상이 발생하는 것을 방지할 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (4)

  1. 반도체 기판 위의 절연막 위에 금속-절연체-금속 커패시터 영역 및 금속 배선 영역에 각각 배치되는 하부 금속 전극막 패턴 및 하부 금속 배선막 패턴을 형성하는 단계;
    상기 절연막 위에 상기 하부 금속 전극막 패턴 및 하부 금속 배선막 패턴을 덮는 금속간 절연막을 형성하는 단계;
    제1 포토레지스트를 상기 금속간 절연막 상에 형성하고, 패터닝하여 상기 하부 금속 전극막 패턴과 대응하는 개구를 갖는 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트를 식각 마스크로 이용하여 상기 금속간 절연막을 제거하여 상기 금속간 절연막을 덮는 트랜치를 형성하는 단계;
    상기 트랜치가 형성된 상기 금속간 절연막을 건식 식각하여 상기 하부 금속 전극막 패턴 위에 남아있던 금속간 절연막을 제거하면서 상기 트랜치의 모서리를 모따기하는 단계;
    상기 모따기된 트랜치 모서리를 갖는 상기 금속간 절연막 상에 유전체막을 형성하는 단계;
    상기 유전체막 위에 제2 포토레지스트를 형성하고, 상기 금속 배선 영역의 유전체막 표면을 노출시키는 개구부를 갖는 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 상기 유전체막 및 상기 금속간 절연막을 패터닝하여 상기 금속 배선 영역의 하부 금속 배선막 패턴을 노출시키는 비아홀을 형성하는 단계; 및
    상기 트랜치를 채우면서 상기 유전체막 위에 배치되는 상부 금속 전극막과, 상기 비아홀 내부를 채우면서 상기 하부 금속 배선막 패턴에 연결되는 비아컨택을 형성하는 단계를 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 트랜치를 형성하는 단계는, 상기 금속간 절연막이 상기 하부 금속 전극막 패턴 위에서 500Å 이하의 두께만큼 남도록 수행하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
  4. 제 1항에 있어서,
    상기 건식식각 공정은 아르곤 이온을 이용하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030012733A (ko) * 2001-08-04 2003-02-12 삼성전자주식회사 금속-절연체-금속 커패시터 및 비아 컨택을 갖는 반도체소자의 제조 방법

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