JP4620728B2 - 不揮発性半導体メモリおよびその読み出し方法並びにマイクロプロセッサ - Google Patents
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Description
図7は、従来の浮遊ゲート型の仮想接地不揮発性半導体メモリの構造を示した図である。図は、AND型の一例である。
従来の浮遊ゲート型の仮想接地不揮発性半導体メモリでは、読み出し変換回路SA0がメモリセルのドレイン電流とリファレンスセルのドレイン電流の電流差に基づいて0か1かの判定を行う。このため、メモリセルのドレイン電流とリファレンスセルのドレイン電流との電流差が十分大きくなければ読み出し変換回路SA0は、判定を行うことができない。判定を行うためには、それぞれの電流を増幅させれば良いが、増幅量に比例して値が安定するまでの時間がかかってしまうため、読み出し速度が遅くなるという問題がある。また、ドレイン電流はメモリセルを介してGNDに流れるだけではなく非選択のメモリセルの方向にも電流Idleakが流れてしまうので、従来の浮遊ゲート型の仮想接地不揮発性半導体メモリの構成では、読み出し速度を高速化することが難しい。さらに、読み出し変換回路SA0による判定のためには、比較用のドレイン電流を生成するためのリファレンスセルが不可欠であり、そのためのメモリセルアレイ面積を確保しなければならないという問題点もある。
実施の形態に適用される不揮発性半導体メモリは、2つの記憶領域を有する不揮発性のメモリセルが行と列に配置され、各々のゲートがワード線(行線)に接続し、ソース/ドレインがそれぞれビット線(列線)に接続されて形成されるメモリセルアレイ1と、読み出し対象の2つのメモリセルに接続するワード線を選択して対象の2つのメモリセルを活性化するワード線選択回路2と、読み出し対象の2つのメモリセルにそれぞれ接続する直外のビット線と内側のビット線を選択して対象の2つのメモリセルを活性化するビット線選択回路3と、ワード線選択回路2とビット線選択回路によって活性化された2つのメモリセルのドレイン電流を比較して1つのデータに変換する読み出し変換回路4a、4b、4cを有する仮想接地型の構成をとる。
図2は、実施の形態のデータ読み出し動作を示した図である。図の記憶領域において、黒丸は電子が多い状態、白丸は電子が少ない状態を示す。点線で表された丸は、説明には特に関係しない部分で、電子が多い状態もしくは電子が少ない状態のいずれかの状態にある。また、以下の説明では、読み出し変換回路4a、4b、4cは、2本のビット線から入力されるドレイン電流同士を比較して、その電流差によってそれぞれの信号値を判定する差動アンプSA1で構成されるとする。
図3は、実施の形態の他のアドレスのデータ読み出し動作を示した図である。図2と同じものには同じ符号を付す。ここでは、アドレス指定によって、メモリセルMC24のもう一方の記憶領域M24のしきい値は、隣接するビット線BL5、BL6を挟んでメモリセルMC24と対称となるメモリセルMC26の外側の記憶領域M’26のしきい値と対の関係となるように設定される。メモリセルMC24の記憶領域M24は、隣接するビット線BL5、BL6に対して外側の記憶領域となる。図では、予め、メモリセルMC24の記憶領域M24はしきい値の低い状態(白丸)、M’26はしきい値の高い状態(黒丸)に設定されている。
2 ワード線選択回路
3 ビット線選択回路
4a、4b、4c 読み出し変換回路
51 WL昇圧回路(ポンプ1)
52 BL昇圧回路(ポンプ2)
100 マイクロプロセッサ
Claims (7)
- 電気的に書き込みおよび消去が可能な仮想接地型の不揮発性半導体メモリにおいて、
1セルで2つの記憶領域を有する不揮発性メモリセルのゲートが行線、ソース/ドレインがそれぞれ列線に接続されて形成されるメモリセルアレイと、
前記メモリセルアレイのうち、隣り合った列線に対して対称となる2つの不揮発性メモリセルの前記2つの記憶領域のうち前記隣り合った列線に対して外側の記憶領域のしきい値が対の関係になるように設定しておき、読み出し対象の前記2つの不揮発性メモリセルの前記外側の記憶領域を読み出すために、前記2つの不揮発性メモリセルが接続されている行線に所定の読み出し電圧を印加する行選択回路と、読み出し対象の前記2つの不揮発性メモリセルの直外の2つの列線に接地電圧を印加し、内側の2つの列線に所定の読み出し電圧を印加する列選択回路と、
前記2つの不揮発性メモリセルの前記外側の記憶領域のしきい値が対の関係にあることにより、それぞれの前記不揮発性メモリセルのドレイン電流の差を比較して1つのデータに変換する読み出し変換回路と、
を具備することを特徴とする不揮発性半導体メモリ。 - 前記不揮発性メモリセルは、非浮遊ゲート型メモリセルであることを特徴とする請求項1記載の不揮発性半導体メモリ。
- 対の関係になるように設定される前記2つの不揮発性メモリセルの前記外側の記憶領域のしきい値は、一方の前記外側の記憶領域のしきい値が高い状態で、他方の前記外側の記憶領域のしきい値が低い状態に設定されることを特徴とする請求項1記載の不揮発性半導体メモリ。
- 前記しきい値が対の関係になるように設定される前記2つの不揮発性メモリセルは、前記隣り合った列線に対して直外にあることを特徴とする請求項1記載の不揮発性半導体メモリ。
- 前記列選択回路は、前記隣り合った2つの列線を選択して所定の読み出し電圧を印加するとともに、前記隣り合った2つの列線の直外にある2つの列線を選択して接地電圧を印加することを特徴とする請求項4記載の不揮発性半導体メモリ。
- 電気的に書き込みおよび消去が可能な仮想接地型の不揮発性半導体メモリの読み出し方法において、
1セルで2つの記憶領域を有する不揮発性メモリセルのゲートが行線、ソース/ドレインがそれぞれ列線に接続されて形成されるメモリセルアレイのうち、隣り合った列線に対して対称となる2つの不揮発性メモリセルの前記2つの記憶領域のうち前記隣り合った列線に対して外側の記憶領域のしきい値が対の関係になるように設定しておき、
行選択回路が、読み出し対象の前記2つの不揮発性メモリセルの前記外側の記憶領域を読み出すために、前記2つの不揮発性メモリセルが接続されている行線に所定の読み出し電圧を印加し、
列選択回路が、読み出し対象の前記2つの不揮発性メモリセルの直外の2つの列線に接地電圧を印加するとともに、内側の2つの列線に所定の読み出し電圧を印加し、
読み出し変換回路が、前記行選択回路と前記列選択回路によって活性化された前記2つの不揮発性メモリセルの前記外側の記憶領域のしきい値が対の関係にあることにより、それぞれの前記不揮発性メモリセルのドレイン電流の差を比較して1つのデータに変換する、
ことを特徴とする不揮発性半導体メモリの読み出し方法。 - 電気的に書き込みおよび消去が可能な仮想接地型の不揮発性半導体メモリを有するマイクロプロセッサにおいて、
1セルで2つの記憶領域を有する不揮発性メモリセルのゲートが行線、ソース/ドレインがそれぞれ列線に接続されて形成されるメモリセルアレイと、
隣り合った列線に対して対称となる2つの不揮発性メモリセルの前記2つの記憶領域のうち前記隣り合った列線に対して外側の記憶領域のしきい値が対の関係になるように設定しておき、要求された読み出しアドレスに応じて、前記メモリセルアレイのうち読み出し対象となる前記2つの不揮発性メモリセルの前記外側の記憶領域を読み出すために、前記2つの不揮発性メモリセルが接続されている行線に所定の読み出し電圧を印加する行選択回路と、読み出し対象の前記2つの不揮発性メモリセルの直外の2つの列線に接地電圧を印加し、内側の2つの列線に所定の読み出し電圧を印加する列選択回路と、
前記2つの不揮発性メモリセルの前記外側の記憶領域のしきい値が対の関係にあることにより、それぞれの前記不揮発性メモリセルのドレイン電流の差を比較して1つのデータに変換する読み出し変換回路と、
を具備することを特徴とするマイクロプロセッサ。
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