KR100652549B1 - 다각형, 라운드 및 원형 플립칩 볼 그리드 어레이 기판 - Google Patents

다각형, 라운드 및 원형 플립칩 볼 그리드 어레이 기판 Download PDF

Info

Publication number
KR100652549B1
KR100652549B1 KR1020050062274A KR20050062274A KR100652549B1 KR 100652549 B1 KR100652549 B1 KR 100652549B1 KR 1020050062274 A KR1020050062274 A KR 1020050062274A KR 20050062274 A KR20050062274 A KR 20050062274A KR 100652549 B1 KR100652549 B1 KR 100652549B1
Authority
KR
South Korea
Prior art keywords
substrate
flip chip
chip bga
flip
polygonal
Prior art date
Application number
KR1020050062274A
Other languages
English (en)
Inventor
조승현
조순진
이재준
오세종
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020050062274A priority Critical patent/KR100652549B1/ko
Priority to TW095117543A priority patent/TWI307550B/zh
Priority to CNA2006100833970A priority patent/CN1897263A/zh
Priority to JP2006161238A priority patent/JP2007027699A/ja
Priority to US11/483,844 priority patent/US20070018335A1/en
Application granted granted Critical
Publication of KR100652549B1 publication Critical patent/KR100652549B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15Ceramic or glass substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/13Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/562Protection against mechanical damage
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05022Disposition the internal layer being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/1147Manufacturing methods using a lift-off mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15158Shape the die mounting substrate being other than a cuboid
    • H01L2924/15162Top view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Wire Bonding (AREA)
  • Structure Of Printed Boards (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

본 발명에 따른 플립칩 BGA 기판은 제작 과정에 가해지는 열에 의한 기판의 휨을 최소화하기 위해서 기판의 각 모서리를 제거하여 다각 형상으로 하거나 라운드 또는 원형으로 제작한 것을 특징으로 하는데, 이로 인해 본 발명은 기판의 휨을 방지함으로써 기판의 박형화를 가능하게 할 뿐만 아니라, 칩이 기판에서 이탈될 가능성이 줄어들기 때문에 신뢰성이 우수한 기판을 제공할 수 있다.
Flip Chip Ball Grip Array(FCB), 휨, UTFCB

Description

다각형, 라운드 및 원형 플립칩 볼 그리드 어레이 기판{POLYGONAL, ROUNDED AND CIRCULAR FLIP CHIP BALL GRID ARRAY BOARD}
도 1(a) 내지 도 1(h)는 일반적인 플립칩 BGA 패키지의 제조 공정을 도시한 단면도.
도 2는 종래의 기판에서 발생하는 열에 의한 휨의 분포를 나타낸 도면.
도 3은 종래의 박판 플립칩 볼 그리드 어레이 기판에서 발생하는 열에 의한 휨의 분포를 나타낸 도면.
도 4는 본 발명의 일 실시예에 따른 라운드형 플립칩 볼 그리드 어레이 기판을 나타낸 개략도.
도 5는 본 발명의 다른 실시예에 따른 다각형 플립칩 볼 그리드 어레이 기판을 나타낸 개략도.
도 6은 본 발명의 또 다른 실시예에 따른 원형 플립칩 볼 그리드 어레이 기판을 나타낸 개략도.
도 7a는 본 발명의 일실시예에 따른 라운드형 플립칩 볼 그리드 어레이 기판에서 발생한 열에 의한 휨의 분포를 나타낸 도면.
도 7b는 본 발명의 다른 실시예에 따른 다각형 플립칩 볼 그리드 어레이 기판에서 발생한 열에 의한 휨의 분포를 나타낸 도면.
도 7c는 본 발명의 일실시예에 따른 원형 플립칩 볼 그리드 어레이 기판에서 발생한 열에 의한 휨의 분포를 나타낸 도면.
본 발명은 플립칩 볼 그리드 어레이(Flip Chip Ball Grid Array, 이하, "플립칩 BGA"라고 함) 기판에 관한 것으로, 더욱 상세하게는 사각 기판의 모서리를 균등하게 제거하여 열변형을 최소화시킨 플립칩 BGA 기판에 관한 것이다.
종래에 단자틀(lead frame)에 칩을 부착하고 칩의 접속점(pad)과 단자를 접속선(bonding wire)으로 연결한 후 수지로 밀봉하는 형성의 패키지에서는 크기가 크고 무거우며 실장에 필요한 배선의 길이도 길어야만 했다. 이러한 문제를 해결하기 위하여 에폭시나 세라믹 기판에 칩을 부착하고 둥근 솔더 볼(solder ball)을 단자로 이용하는 플립칩 BGA 패키지가 개발되었다.
도 1(a) 내지 도 (h)를 참조하여 일반적인 플립칩 BGA 패키지의 제조 공정을 설명하기로 한다.
(a) 반도체칩(1)에 알루미늄 패드(2)를 형성하고 보호층(3)으로 덮는다.(b)스퍼터링(sputtering) 공정을 이용하여 금속층(4)을 형성하고 패드(2)와 접속시킨다. (c)패드(2) 부위만 열리도록 포토레지스트(5)로 도포한다.(d)포토레지스트(5)가 열린 패드(2) 부위에 납도금(6)을 한다. (e)덮힌 포토레지스트(5)를 제거한다. (f)납도금(6)된 이외의 영역의 금속박(4)을 에칭으로 제거한다. (g)열을 가하여 납도금(6)을 둥글게 가공한다. (h)이와 같은 방법에 의해 제작된 범프 칩을 플립칩 BGA 기판(8)에 접합한다. 접합 방법은 리플로우(reflow) 장치에 넣은 후 기판(8)을 고온으로 가열하여 납도금(6)을 녹여서 플립칩 BGA 기판(8)의 접촉패드(10)와 칩(1)의 패드(2)를 접속한다. 그리고 언더필(underfill) 공정에 의해 수지를 상기 플립칩 BGA 기판(8)과 상기 칩(1) 사이에 충전한다.
위에서 살펴 본 바와 같이, 플립칩 BGA의 제조 공정 중에서는 상기 (g)와 같이 열을 가하여 납도금(6)을 둥글게 하는 공정, 그리고 (h)와 같이 리플로우 공정 과정에서 상기 플립칩 BGA 기판(8)에 많은 열이 가해진다. 특히 리플로우 공정에서는 상기 납도금(6)을 녹여야 하기 때문에 일반적으로 225℃ 정도의 고온이 가해지는데, 이에 의해 상기 플립칩 BGA 기판(8)의 휨(warpage)이 발생한다.
도 2는 종래의 플립칩 BGA 패키지의 사시도이다. 종래의 플립칩 BGA 기판(8)은 일반적으로 사각형으로 형성된다.
도 3은 상기 플립칩 BGA 기판(8)의 제작 후 발생한 휨의 발생 정도를 나타낸 도면이다. 도 3에서 알 수 있는 바와 같이, 플립칩 BGA 기판(8)의 가장자리에서 휨의 정도가 가장 크게 나타나서, 열에 의해 오목(concave) 형상으로 휘게 된다. 특히, UTFCB(Ultra Thin Flexible Circuit Board)와 같이 코어의 두께가 0.4mm 이하인 박형 기판에서는, 도 3에 도시된 바와 같이 이러한 열에 의한 휨이 더욱 발생한다.
이러한 휨은 플립칩 BGA(8) 기판의 두께가 얇을수록 증가한다. 따라서 최근 기판의 소형화 및 고기능화 추세에 따라 날로 박형화 되어가는 기판에 있어서 이러한 열에 의한 휨은 칩의 실장을 어렵게 할 뿐만 아니라, 칩이 기판에서 박리되는 문제점을 야기하기도 한다. 또한, 이러한 휨은 기판의 박형화에 걸림돌이 되고 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 안출된 것으로,
본 발명은 플립칩 BGA 기판을 다각형, 라운드 및 원형으로 제작함으로써 열에 의한 변형을 최소화 할 수 있는 기판을 제공하는 것을 목적으로 한다.
본 발명은 상기와 같은 목적을 달성하기 위하여 다음과 같은 실시예에 의해 구현된다.
본 발명의 제1 실시예에 따른 플립칩 BGA 기판은, 플립칩 BGA 패키지에 사용되는 기판에 있어서 상기 기판은 모서리가 균일하게 제거됨으로써 다각 형상을 갖는 것을 특징으로 한다. 이와 같이 종래의 플립칩 BGA 기판의 각 모서리를 제거함으로써 열에 의한 기판의 휨을 최소화할 수 있게 된다. 상기 기판은 6각, 8각형 등 다양하게 형성될 수 있다.
본 발명의 제2 실시예에 따른 플립칩 BGA 기판은, 플립칩 BGA 패키지에 사용되는 기판에 있어서 상기 기판은 모서리가 동일하거나 근사한 곡률반경을 가지고 라운딩 처리된다.
본 발명의 제3 실시예에 따른 플립칩 BGA 기판은, 플립칩 BGA 패키지에 사용 되는 기판에 있어서 상기 기판은 원형인 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 일실시예에 따른 모서리를 제거한 기판에 대해 설명하기로 한다.
도 4는 본 발명의 일실시예에 따른 모서리가 라운드진 플립칩 BGA 기판(10)을 나타낸 도면이다. 상기 플립칩 BGA 기판(10)은 4개의 모서리 각각이 동일하게 라운드 처리되어 있다. 각각의 모서리의 곡률반경은 동일하거나 근사하게 처리함으로써, 열에 의한 휨을 최대한 방지할 수 있는 것이 바람직하다. 또한, 곡률반경을 크게 형성하여 기판을 최대한 원형으로 형성하는 것이 휨을 최대한 방지할 수 있는데, 이는 아래 실험을 통하여 설명하기로 한다. 상기 플립칩 BGA 기판(10)은 BOC(Board On Chip), CSP(Chip Scale Package), UTFCB(Ultra Thin Flexible Circuit Board) 등에 사용되는 기판일 수 있다. 또한 상기 기판(10)은 6층 이상의 다층으로 형성될 수도 있다.
도 5는 본 발명의 다른 실시예에 따른 다각형 형상의 플립칩 BGA 기판(20)을 나타낸 도면이다. 도 5에 도시된 플립칩 BGA 기판(20)은 6각 형상을 갖는다. 물론, 본 발명의 6각형에 한정되는 것은 아니며, 기판의 모서리를 최대한 제거함으로써 열에 의한 변형을 최소화할 수 있는 구성이라면 8각, 12각형 등의 다각형도 무방하다. 또한, 각의 수를 최대한 많이 형성하여 기판의 형상이 원형에 가깝게 하는 것이 바람직하다.
도 6은 본 발명의 다른 실시예에 따른 원형 플립칩 BGA 기판(30)을 나타낸 도면이다. 도 6에 도시된 바와 같이, 기판을 원형으로 형성하게 되면 모서리가 제거되기 때문에 열에 의한 휨이 최소화된다.
상기 플립칩 BGA 기판(10, 20, 30)의 모서리를 제거하는 방법은 일반적인 쏘잉(sawing) 또는 라우터(router)를 이용할 수 있다. 특히, 앞서 본 실시예와 같이 플립칩 BGA 기판(10, 20, 30)을 다각, 라우딩 또는 원형으로 형성하기 위해서는 라우터가 바람직하다. 또한, 기판이 박형화 될 경우에는 금형을 이용한 펀칭을 사용할 수도 있다.
이하에서는 본 발명의 상기 실시예들의 열에 의한 휨을 실험을 통해 설명하기로 한다.
실험 : 기판의 형상에 따른 열에 의한 변형
실험조건
코어의 두께가 0.1mm이고 크기가 37.5mm×37.5mm인 폴리머 계열의 플립칩 BGA를 6층으로 적층한 후, 온도를 175℃에서 25℃로 낮추었다.
실험예1 내지 실험예3
실험예1을 라운드 형상의 플립칩 BGA 기판(10), 실험예2를 다각 형상의 플립칩 BGA 기판(20) 및 실험예3을 원형 플립칩 BGA기판(30)으로 하여 열의 변화에 따른 기판의 휨을 측정하였다.
비교예
도 2에서와 같이 정사각 형상의 플립칩 BGA 기판을 이용하여 열에 의한 기판의 휨을 측정하였다.
실험결과
실험예에 따른 기판의 휨은 도 7a 내지 도 7c에 도시된 바와 같다. 그리고 비교예에 따른 종래 기판의 열에 의한 휨은 도 3에 도시된 바와 같다. 도 3 및 도 7a 내지 도 7c에서 (+)부호는 기판이 상향으로 휨을 나타내고 (-)부호는 기판이 하향으로 휨을 나타낸다.
도 1에 도시된 비교예와 같이 종래의 사각 형상의 기판은 각각의 모서리에 휨이 집중적으로 발생함을 알 수 있다.
도 7a 내지 도 7c에 도시된 바에 따르면, 라운드 형상 기판(실험예1)보다는 다각 형상의 기판(실험예2)이 열에 의한 변형이 적음을 알 수 있다. 또한, 다각 형상의 기판(실험예2)보다는 원형 기판(실험예3)이 열에 의한 변형이 적음을 알 수 있다.
비교예에 대한 실험예1 내지 실험예3의 휨의 상대적 비율을 아래 표1에 나타내었다.
기판의 형상 사각 기판에 대한 상대적인 휨의 정도(%)
라운드(실험예1) 17.81%
다각형(실험예2) 13.05%
원형 (실험예3) 12.61%
위 표 1에서 알 수 있는 바와 같이, 기판 모서리가 제거된 정도에 따라서 즉 라운드, 다각형, 원형 기판으로 갈수록 열에 의한 기판의 휨의 정도가 줄어듦을 알 수 있다.
이상과 같은 내용은 본 발명의 기술적 사상을 구현하는 실시예에 불과한 것으로, 본 발명은 상기와 같은 실시예에 한정되지 않고 본 발명의 기술적 사상을 구현하는 한 어떠한 실시예 또는 변경예도 본 발명의 범위에 속하는 것으로 해석되어야 한다.
본 발명은 상기와 같은 구성을 통해서 다음과 같은 효과를 도모할 수 있다.
본 발명은 플립칩 BGA 기판의 모서리를 균등하게 제거함으로써 열에 의한 변형을 최소화 할 수 있는 기판을 제공할 수 있는 효과를 가진다.
본 발명은 기판의 열에 의한 변형이 감소하기 때문에 기판의 박형화가 가능할 뿐만 아니라, 칩이 기판에서 이탈될 가능성이 줄어들기 때문에 신뢰성이 우수한 기판을 제공할 수 있는 효과를 도모할 수 있다.

Claims (4)

  1. 플립칩 BGA 패키지에 사용되는 기판에 있어서,
    상기 기판은 모서리가 균일하게 제거됨으로써 다각 형상을 갖는 플립칩 BGA 기판.
  2. 제 1 항에 있어서,
    상기 플립칩 BGA 기판은 6각 형상을 갖는 플립칩 BGA 기판.
  3. 플립칩 BGA 패키지에 사용되는 기판에 있어서,
    상기 기판은 모서리가 동일한 곡률반경을 가지고 라운딩 처리된 플립칩 BGA 기판.
  4. 삭제
KR1020050062274A 2005-07-11 2005-07-11 다각형, 라운드 및 원형 플립칩 볼 그리드 어레이 기판 KR100652549B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020050062274A KR100652549B1 (ko) 2005-07-11 2005-07-11 다각형, 라운드 및 원형 플립칩 볼 그리드 어레이 기판
TW095117543A TWI307550B (en) 2005-07-11 2006-05-17 Polygonal, rounded, and circular flip chip ball grid array board
CNA2006100833970A CN1897263A (zh) 2005-07-11 2006-06-08 多边形、圆弧形和圆形倒装芯片球栅阵列板
JP2006161238A JP2007027699A (ja) 2005-07-11 2006-06-09 多角形、ラウンド及び円形フリップチップボールグリッドアレイ基板
US11/483,844 US20070018335A1 (en) 2005-07-11 2006-07-11 Polygonal, rounded, and circular flip chip ball grid array board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050062274A KR100652549B1 (ko) 2005-07-11 2005-07-11 다각형, 라운드 및 원형 플립칩 볼 그리드 어레이 기판

Publications (1)

Publication Number Publication Date
KR100652549B1 true KR100652549B1 (ko) 2006-12-01

Family

ID=37609718

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050062274A KR100652549B1 (ko) 2005-07-11 2005-07-11 다각형, 라운드 및 원형 플립칩 볼 그리드 어레이 기판

Country Status (5)

Country Link
US (1) US20070018335A1 (ko)
JP (1) JP2007027699A (ko)
KR (1) KR100652549B1 (ko)
CN (1) CN1897263A (ko)
TW (1) TWI307550B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008007380A2 (en) * 2006-07-13 2008-01-17 Vringo, Inc. Group sharing of media content
US10211175B2 (en) 2012-11-30 2019-02-19 International Business Machines Corporation Stress-resilient chip structure and dicing process
JP6269573B2 (ja) 2015-05-18 2018-01-31 株式会社デンソー 半導体装置
US10090259B2 (en) * 2015-12-26 2018-10-02 Intel Corporation Non-rectangular electronic device components
KR20210028773A (ko) * 2019-09-04 2021-03-15 삼성디스플레이 주식회사 표시 장치
KR20210138223A (ko) 2020-05-12 2021-11-19 삼성전자주식회사 반도체 패키지

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3519453B2 (ja) * 1994-06-20 2004-04-12 富士通株式会社 半導体装置
JP3550787B2 (ja) * 1995-03-30 2004-08-04 株式会社エンプラス Icソケット
JP3170199B2 (ja) * 1996-03-15 2001-05-28 株式会社東芝 半導体装置及びその製造方法及び基板フレーム
US6166435A (en) * 1998-12-10 2000-12-26 Industrial Technology Research Institute Flip-chip ball grid array package with a heat slug
US6664620B2 (en) * 1999-06-29 2003-12-16 Intel Corporation Integrated circuit die and/or package having a variable pitch contact array for maximization of number of signal lines per routing layer
TW565529B (en) * 2002-01-24 2003-12-11 Scs Hightech Inc Probe card and method for testing the proceed function or speed of electronic devices

Also Published As

Publication number Publication date
JP2007027699A (ja) 2007-02-01
TWI307550B (en) 2009-03-11
CN1897263A (zh) 2007-01-17
TW200703608A (en) 2007-01-16
US20070018335A1 (en) 2007-01-25

Similar Documents

Publication Publication Date Title
US20220051973A1 (en) Semiconductor package and manufacturing method thereof
US8487441B2 (en) Rigid wave pattern design on chip carrier substrate and printed circuit board for semiconductor and electronic sub-system packaging
US10163662B2 (en) Fabrication method of semiconductor package
US9716079B2 (en) Multi-chip package having encapsulation body to replace substrate core
KR100652549B1 (ko) 다각형, 라운드 및 원형 플립칩 볼 그리드 어레이 기판
US11715677B2 (en) Semiconductor device with frame having arms
JP4197140B2 (ja) 半導体装置
JP2001274182A (ja) 電子部品の製造方法
US6897566B2 (en) Encapsulated semiconductor package free of chip carrier
JP2006228932A (ja) 半導体パッケージ
JP2011054653A (ja) 半導体装置の製造方法
JP4506168B2 (ja) 半導体装置およびその実装構造
US20200395267A1 (en) Semiconductor package structure
JP2003124431A (ja) ウェーハ状シート、チップ状電子部品、およびそれらの製造方法
KR20050028313A (ko) 웨이퍼 레벨 csp의 제조방법
CN107492527B (zh) 具有顺应性角的堆叠半导体封装体
US20060071305A1 (en) Electrical package structure including chip with polymer thereon
TWI401777B (zh) 具開口之基板之晶粒堆疊封裝結構及其封裝方法
KR100924543B1 (ko) 반도체 패키지의 제조 방법
US20050146050A1 (en) Flip chip package structure and chip structure thereof
JP4522213B2 (ja) 半導体装置の製造方法
KR20080074654A (ko) 적층 반도체 패키지
JP2004320059A (ja) 半導体装置の製造方法
JP2004134478A (ja) 半導体パッケージおよびその製造方法
JP2004356649A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee