KR100305206B1 - 반도체 소자의 금속층간 절연막 형성 방법 - Google Patents

반도체 소자의 금속층간 절연막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속층간 절연막 형성 방법에 관한 것으로, 열적 유동성을 갖는 금속층간 절연막 상에 보호막을 형성한 이중 구조의 금속층간 절연막을 사용하는 경우, 플러그 콘택 홀을 형성하고 세정공정을 실시하기 전, 노출된 반도체 기판 상에 에피택셜막을 성장시키고 플러그 콘택 홀 측벽에 질화막 스페이서를 형성한 후 세정 공정을 실시하므로써, 금속층간 절연막과 보호막의 식각율 차이로 인한 플러그 콘택 홀 측면의 굴곡 현상을 방지할 수 있고, 열적 유동성을 갖는 금속층간 절연막 상부에 형성된 보호막에 의해 상부 배선층의 이동 및 변형을 억제할 수 있는 반도체 소자의 금속층간 절연막 형성 방법이 개시된다.

Description

반도체 소자의 금속층간 절연막 형성 방법{Method of forming a intermetal insulating film in a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 금속층간 절연막으로 BPSG막과 보호막의 적층 구조를 사용하는 경우, 배선간의 접속을 위한 플러그 콘택 홀 측벽에 질화막 스페이서를 형성하므로써 콘택 홀 측벽에 굴곡 현상이 발생하는 것을 억제할 수 있는 반도체 소자의 금속층간 절연막 형성 방법에 관한 것이다.
회로의 선폭이 0.2㎛ 이하인 초고집적 반도체 소자의 제조 시에는 배선간의 절연을 위해 층간 절연막으로 BPSG막을 주로 사용한다. 이 BPSG막은 배선간의 갭 매립 특성을 향상시키고 열적 부담을 감소시키기 위하여 고농도의 보론(B)과 인(P) 불순물을 함유하고 있다. 이러한 고농도의 BPSG막은 후속 열공정에 의해서 유동성을 나타내어 상층 배선이 이동되거나 변형되는 문제점이 있다. 이에 따라 BPSG막 상층에 안정한 막질을 갖는 저온 플라즈마 산화막을 적층하여 사용하게 된다. 이와 같은 BPSG막/저온 플라즈마 산화막 구조는 반도체 기판의 접합 영역이 노출되는 플러그 콘택 홀 형성 후의 세정 공정시, 고농도의 BPSG막과 저온 플라즈마 산화막 간의 식각율 차이로 인하여 콘택 홀 측면에 굴곡이 발생하게 된다.
도 1은 종래 금속층간 절연막 형성 방법의 문제점을 설명하기 위해 도시한 셈(SEM) 사진으로서, BPSG막(11)과 저온 플라즈마 산화막(12) 계면에서의 식각율 차이로 인하여 콘택 홀 측벽에서 굴곡 현상(13)이 발생한 것을 알 수 있다. 이러한 측면 굴곡이 과도하게 되면 플러그 콘택과 콘택 간의 접촉을 유발하거나 플러그 폴리 실리콘의 층덮힘을 불량하게 하여 소자의 특성이 열악해지는 문제점이 있다.
따라서, 본 발명은 플러그 콘택 홀 형성 후 노출된 반도체 기판 상에 애피택셜층을 성장시키고, 플러그 콘택 홀 내의 노출된 금속층간 절연막 측벽에 질화막 스페이서를 형성하므로써, 후속 플러그 콘택 홀의 세정 공정시 콘택 홀 측벽에 굴곡 현상이 발생하는 것을 억제할 수 있는 반도체 소자의 금속층간 절연막 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속층간 절연막 형성 방법은 접합 영역이 형성된 반도체 기판 상에 하부배선층을 형성하고 전체구조 상에 금속층간 절연막을 형성하고 표면을 평탄화시키는 단계; 전체구조 상에 보호막을 형성하는 단계; 상기 반도체 기판의 접합 영여기 노출되도록 상기 보호막 및 금속층간 절연막을 식각하여 플러그 콘택 홀을 형성하는 단계; 상기 플러그 콘택 홀 저부의 노출된 접합 영역 상에 선택적으로 에피택셜막을 성장시키는 단계; 전체구조 상에 질화막을 형성한 후 전면식각하여 플러그 콘택 홀의 측벽에 질화막 스페이서를 형성하는 단계; 상기 플러그 콘택 홀 내의 자연 산화막이나 불순물을 제거하기 위한 세정 공정을 실시하는 단계; 상기 플러그 콘택 홀이 매립되도록 전체구조 상에 플러그 폴리실리콘층을 형성하는 단계; 플러그로 사용될 부분 이외 지역의 상기 플러그 폴리실리콘층 및 보호막 일부를 제거하여 플러그를 형성하는 단계; 상기 플러그 상에 상부배선층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 종래 금속층간 절연막 형성 방법의 문제점을 설명하기 위해 도시한 셈(SEM) 사진.
도 2a 내지 2g는 본 발명에 따른 반도체 소자의 금속층간 절연막 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
21 : 반도체 기판 22 : 하부배선층
23 : 금속층간 절연막 24 : 보호막
25 : 플러그 콘택 홀 26 : 에피택셜막
27 : 질화막 스페이서 28 : 플러그 폴리실리콘층
29 : 상부배선층
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 2g는 본 발명에 따른 반도체 소자의 금속층간 절연막 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 2a에 도시된 바와 같이, 접합 영역이 형성된 반도체 기판(21) 상에 하부배선층(22)을 형성하고 전체구조 상에 금속층간 절연막(23)을 형성한 후 화학적 기계적 연마 공정에 의해 표면을 평탄화시킨다. 이후, 금속층간 절연막(23)의 유동성으로 의한 문제점을 방지하기 위하여 보호막(24)을 형성한다. 여기에서, 금속층간 절연막(23)은 BPSG막을 이용하여 5000 내지 15000Å의 두께로 형성한다. 이 때 BPSG막 중의 보론(B) 함유량은 3 내지 6wt%로 하고, 인(P)의 함유량은 2 내지 5wt%가 되도록 한다. 또한, 금속층간 절연막(23)은 BPSG막을 800 내지 1000℃의 온도 범위에서 10 내지 200초 동안 금속 열처리하여 형성하거나, 750 내지 900℃의 온도범위에서 10 내지 30분동안 퍼니스에서 열처리하여 형성한다. 이와 같은 금속층간 절연막(23)은 고농도의 BPSG막을 이용하여 형성하기 때문에, 후속 열공정에 의해 유동성이 심화되므로, 금속층간 절연막(23) 상에 보호막(24)을 형성한다. 보호막(24)은 저온 플라즈마 산화막으로써, 350 내지 500℃의 온도 조건 및 0.1 내지 10 Torr의 압력 조건에서 TEOS계열의 물질을 이용하여 1000 내지 4000Å의 두께로 형성한다.
도 2b에 도시된 바와 같이, 포토레지스트막을 이용한 노광 및 식각 공정으로 보호막(24) 및 금속층간 절연막(23)을 식각하여 반도체 기판(21)의 접합 영역이 노출되는 플러그 콘택 홀(25)을 형성한다. 플러그 콘택 홀(25)을 형성하기 위한 식각 공정은 건식 식각 공정을 이용한다.
도 2c에 도시된 바와 같이, 플러그 콘택 홀(25) 저부의 노출된 접합 영역 상에 선택적으로 에피택셜막(26)을 성장시킨다. 애피택셜막(26)은 10 내지 100Å의 두께로 형성하며, 플러그 콘택 홀 측벽에 후속 공정으로 질화막 스페이서를 형성할 때 접합 영역에 가해지는 손상을 방지하는 역할을 한다.
도 2d에 도시된 바와 같이, 전체구조 상에 질화막을 형성한 후 전면식각하여 플러그 콘택 홀(25)의 측벽에 질화막 스페이서(27)를 형성한다. 질화막은 고온 조압 화학기상법에 의해 500 내지 1500Å의 두께로 형성하며, 전면 식각 후의 질화막 스페이서(27)의 두께는 100 내지 800Å이 되도록 한다. 또한, 전면 식각 공정시 애피택셜막(26)은 접합 영역을 보호할 수 있도록 소량 제거되도록 한다.
도 2e는 콘택 저항을 감소시키기 위하여 플러그 콘택 홀 내의 자연 산화막이나 불순물을 제거하기 위한 세정 공정을 실시한 후, 플러그 콘택 홀이 매립되도록 전체구조 상에 플러그 폴리실리콘층(28)을 형성한 상태를 나타내는 소자의 단면도이다. 세정 공정은 BOE를 이용하여 실시하며, 금속층간 절연막(23)과 보호막(24)이 질화막 스페이서(27)로 보호되어 있기 때문에 금속층간 절연막(23)과 보호막(24) 계면에서의 측면 굴곡 현상은 나타나지 않게 된다. 또한, 세정 공정 후 콘택 저항을 낮추기 위하여 5가 이온을 주입하는 단계를 추가하는 것도 가능하다. 한편, 플러그 폴리실리콘층(28)은 2000 내지 4000Å의 두께로 형성하며, 플러그 폴리실리콘층(28)을 형성한 후 5가 이온을 주입하는 단계를 추가하는 것도 가능하다.
도 2f에 도시된 바와 같이, 화학적 기계적 연마 공정 또는 전면 식각 공정에 의해 플러그로 사용될 폴리실리콘 이외의 폴리실리콘을 제거하여 플러그를 형성한다. 이 연마 공정시에는 플러그 폴리실리콘층(28)이 충분히 연마되도록 하며, 보호막(24)은 금속층간 절연막(23)을 보호하도록 1000 내지 2000Å 정도 잔류되도록 한다.
도 2g에 도시된 바와 같이, 플러그 폴리실리콘층(28)을 통하여 반도체 기판(21)의 접합 영역과 접속되는 비트라인 등의 상부 배선층(29)을 형성한다. 이때 상부 배선층(29)은 저온 플라즈마 산화막인 보호막(24) 상에 형성되기 때문에 하층의 금속층간 절연막(23)의 유동성에 의한 변형 및 이동이 일어나지 않게 된다.
상술한 바와 같이, 본 발명은 열적 유동성을 갖는 금속층간 절연막 상에 보호막을 형성한 이중 구조의 금속층간 절연막을 사용하는 경우, 플러그 콘택 홀을 형성하고 세정공정을 실시하기 전, 노출된 반도체 기판 상에 에피택셜막을 성장시키고 플러그 콘택 홀 측벽에 질화막 스페이서를 형성한 후 세정 공정을 실시하므로써, 금속층간 절연막과 보호막의 식각율 차이로 인한 플러그 콘택 홀 측면의 굴곡 현상을 방지할 수 있고, 열적 유동성을 갖는 금속층간 절연막 상부에 형성된 보호막에 의해 상부 배선층의 이동 및 변형을 억제할 수 있는 효과가 있다.

Claims (17)

  1. 접합 영역이 형성된 반도체 기판 상에 하부배선층을 형성하고 전체구조 상에 금속층간 절연막을 형성하고 표면을 평탄화시키는 단계;
    전체구조 상에 보호막을 형성하는 단계;
    상기 반도체 기판의 접합 영여기 노출되도록 상기 보호막 및 금속층간 절연막을 식각하여 플러그 콘택 홀을 형성하는 단계;
    상기 플러그 콘택 홀 저부의 노출된 접합 영역 상에 선택적으로 에피택셜막을 성장시키는 단계;
    전체구조 상에 질화막을 형성한 후 전면식각하여 플러그 콘택 홀의 측벽에 질화막 스페이서를 형성하는 단계;
    상기 플러그 콘택 홀 내의 자연 산화막이나 불순물을 제거하기 위한 세정 공정을 실시하는 단계;
    상기 플러그 콘택 홀이 매립되도록 전체구조 상에 플러그 폴리실리콘층을 형성하는 단계;
    플러그로 사용될 부분 이외 지역의 상기 플러그 폴리실리콘층 및 보호막 일부를 제거하여 플러그를 형성하는 단계;
    상기 플러그 상에 상부배선층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속층간 절연막 형성 방법.
  2. 제 1 항에 있어서,
    상기 금속층간 절연막은 BPSG막을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 금속층간 절연막 형성 방법.
  3. 제 2 항에 있어서,
    상기 BPSG막 중의 보론 함유량은 3 내지 6wt%로 하고, 인 함유량은 2 내지 5wt%가 되도록 하는 것을 특징으로 하는 반도체 소자의 금속층간 절연막 형성 방법.
  4. 제 1 항에 있어서,
    상기 금속층간 절연막은 5000 내지 15000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속층간 절연막 형성 방법.
  5. 제 1 항에 있어서,
    상기 금속층간 절연막은 BPSG막을 800 내지 1000℃의 온도 범위에서 10 내지 200초 동안 금속 열처리하여 형성하는 것을 특징으로 하는 반도체 소자의 금속층간절연막 형성 방법.
  6. 제 1 항에 있어서,
    상기 금속층간 절연막은 BPSG막을 750 내지 900℃의 온도범위에서 10 내지 30분동안 퍼니스에서 열처리하여 형성하는 것을 특징으로 하는 반도체 소자의 금속층간 절연막 형성 방법.
  7. 제 1 항에 있어서,
    상기 보호막은 저온 플라즈마 산화막인 것을 특징으로 하는 반도체 소자의 금속층간 절연막 형성 방법.
  8. 제 1 항에 있어서,
    상기 보호막은 350 내지 500℃의 온도 조건 및 0.1 내지 10 Torr의 압력 조건에서 TEOS계열의 물질을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 금속층간 절연막 형성 방법.
  9. 제 1 항에 있어서,
    상기 보호막은 1000 내지 4000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속층간 절연막 형성 방법.
  10. 제 1 항에 있어서,
    상기 애피택셜막은 10 내지 100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속층간 절연막 형성 방법.
  11. 제 1 항에 있어서,
    상기 질화막은 고온 저압 화학기상법에 의해 500 내지 1500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속층간 절연막 형성 방법.
  12. 제 1 항에 있어서,
    상기 질화막 스페이서는 100 내지 800Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속층간 절연막 형성 방법.
  13. 제 1 항에 있어서,
    상기 세정 공정 후 5가 이온을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속층간 절연막 형성 방법.
  14. 제 1 항에 있어서,
    상기 플러그 폴리실리콘층은 2000 내지 4000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속층간 절연막 형성 방법.
  15. 제 1 항에 있어서,
    상기 플러그 폴리실리콘층 형성 후 5가 이온을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속층간 절연막 형성 방법.
  16. 제 1 항에 있어서,
    상기 플러그 폴리실리콘층은 화학적 기계적 연마 공정 또는 전면 식각 공정에 의해 제거하는 것을 특징으로 하는 반도체 소자의 금속층간 절연막 형성 방법.
  17. 제 1 항에 있어서,
    상기 플러그 폴리실리콘층 제거 후 잔류하는 보호막의 두께는 1000 내지 2000Å이 되도록 하는 것을 특징으로 하는 반도체 소자의 금속층간 절연막 형성 방법.
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* Cited by examiner, † Cited by third party
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KR100449948B1 (ko) * 2002-05-18 2004-09-30 주식회사 하이닉스반도체 콘택저항을 감소시킨 콘택플러그 형성방법
KR101076781B1 (ko) 2009-07-29 2011-10-26 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법

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