KR20040057492A - 적층형 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

좁은 면적을 차지하면서도 높이를 감소시킬 수 있는 적층형 반도체 패키지를 개시한다. 개시된 본 발명은, 다수의 패키지 구조체가 상하로 적층되어 있는 반도체 패키지로서, 상기 패키지 구조체는, 기판과, 상기 기판의 소정 부분에 전기적으로 실장되어 있는 반도체 칩, 상기 반도체 칩이 실장된 기판 전면에 상기 반도체 칩을 보호하도록 배치되는 봉지체, 상기 반도체 칩 양측의 봉지체에 설치되며, 상기 봉지체를 관통하도록 형성되는 다수의 도전 스터드, 및 상기 기판 하단에 설치되며, 상기 도전 스터드들과 전기적으로 각각 콘택되도록 형성되는 도전 부재를 포함한다.

Description

적층형 반도체 패키지 및 그 제조방법{Multi chip package and method for manufacturing the same}
본 발명은 적층형 반도체 패키지 및 그 제조방법에 관한 것으로, 보다 구체적으로는 다수의 패키지가 적층되는 적층형(multi chip) 패키지 및 그 제조방법에 관한 것이다.
최근 휴대 가능한 전자 제품의 수요가 급속하게 늘어나면서 반도체 제품 경향 또한 박형화, 소형화 및 경량화의 요구가 증대되고 있으며, 대용량의 데이터 저장을 위한 고집적도의 요구도 급증하고 있다. 이러한 요구를 만족시키기 위하여, 무엇보다도 일정한 면적에서 대용량의 집적도를 확보할 수 있도록 미세 회로 가공 기술이 발달되어야 한다. 그러나, 미세 회로 가공 기술의 한계로 인하여, 새로운 방안으로 제안된 것이 멀티 칩 패키지이다.
멀티 칩 패키지는 1개의 패키지내에 2개 이상의 반도체 칩을 탑재하여 멀티 기능 및 고용량화를 구현시킨 반도체 칩 패키지이다. 멀티 칩 패키지는 특히 소형화와 경량화가 요구되는 휴대용 전화기 등에서 실장 면적의 축소와 경량화를 위해 많이 적용되고 있다.
여기서, 종래의 멀티 칩 패키지에 대하여 도 1을 참조하여 설명하도록 한다.
도 1에 도시된 바와 같이, 멀티 칩 패키지는 적어도 두 개의 패키지 구조체(10a,10b)가 상하로 배치된다. 여기서, 각각의 단위 패키지 구조체(10a,10b)는 기판(11)과, 기판(11)상에 부착되는 반도체 칩(15)을 포함한다. 여기서, 반도체 칩(15)은 기판(11)의 중앙에 배치될 수 있으며, 반도체 칩(15)의 가장자리에 전극패드(도시되지 않음)가 구비되어 있을 수 있다. 이러한 반도체 칩(15)의 전극 패드는 기판(10)의 도전 패드 또는 패턴(도시되지 않음)과 와이어(20)에 의하여 본딩된다. 반도체 칩(15) 및 와이어(20)는 수지와 같은 소재의 봉지체(25)에 의하여 몰딩(molding)된다.
한편, 봉지체(25) 외측의 기판(10)에는 기판(10)을 관통하도록 층간 연결 통로인 다수의 배선 부재(30)가 설치된다. 이들 배선 부재(30)는 상하의 패키지 구조체(10a 또는 10b)를 전기적으로 연결시키기 위한 통로의 역할을 하며, 반도체 칩(15)과의 절연을 위하여 봉지체(25)와 일정 거리를 두고 만큼 이격되도록 설치된다. 또한, 배선 부재(30) 하단 각각에는, 하부에 놓여지는 패키지 구조체(10b)의 배선 부재(30)와 해당 배선 부재(30)간을 연결시키기 위한 솔더볼(35)이 각각 부착된다. 솔더볼(35)은 하부에 배치되는 패키지 구조체(10b)의 배선 부재(30)와 콘택되어, 상하 패키지 구조체(10a,10b)가 전기적으로 연결된다. 이때, 솔더볼(35)은 봉지체(25)가 형성될 공간을 확보할 수 있도록 봉지체(25)의 높이보다 큰 높이(B)를 가짐이 바람직하다.
그러나, 상기한 바와 같이, 종래의 적층형 패키지는 봉지체(25)가 형성될 공간을 확보하기 위하여, 봉지체(25)의 높이보다는 큰 높이를 갖는 솔더볼(35)이 요구되어야 한다. 그러므로, 전체적인 패키지의 높이를 줄이는데 한계가 있다.
아울러, 기판(11)의 일부에만 봉지체(25)가 형성됨에 따라, 일정 하중을 갖는 봉지체(25)를 지지하기 위하여 기판(11)은 일정 두께 이상이 되어야 한다. 이로 인하여, 패키지 전체적인 높이가 증대된다.
또한, 기판(11)내에 배선 부재(30)가 관통되도록 형성됨에 따라, 배선 부재(30)와 봉지체(25)간의 절연이 중요하다. 이에따라, 현재에는 배선 부재(30)와 봉지체(25)간의 거리를 확보하기 위하여, 미스얼라인 공차(misalign margin:A)를 두고 있다. 그러나, 이와같은 미스얼라인 공차(A)는 패키지의 면적을 증대시키는 원인이 되며, 입출력 패드의 수를 증대시키는 것을 어렵게 한다.
따라서, 본 발명의 이루고자 하는 기술적 과제는, 좁은 면적을 차지하면서도 높이를 감소시킬 수 있는 적층형 반도체 패키지를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기한 적층형 반도체 패키지의 제조방법을 제공하는 것이다.
도 1은 종래의 적층형 패키지를 보여주는 단면도이다.
도 2는 본 발명의 실시예 1을 설명하기 위한 적층형 반도체 패키지의 단면도이다.
도 3은 본 발명의 실시예 2를 설명하기 위한 적층형 반도체 패키지의 단면도이다.
도 4 및 도 5는 본 발명의 실시예 3을 설명하기 위한 적층형 반도체 패키지의 단면도이다.
도 6은 본 발명의 실시예 4를 설명하기 위한 적층형 반도체 패키지의 단면도이다.
도 7a 내지 도 7d는 본 발명의 실시예 5에 따른 적층형 반도체 패키지의 제조방법을 설명하기 위한 각 공정별 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
110,210,310,410,500 : 기판 120,220,320,420,515 : 반도체 칩
130,230,330,430,510 : 스터드 135,235,335,435 530 : 봉지체
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명은, 다수의 패키지 구조체가 상하로 적층되어 있는 반도체 패키지로서, 상기 패키지 구조체는, 기판과, 상기 기판의 소정 부분에 전기적으로 실장되어 있는 반도체 칩, 상기 반도체 칩이 실장된 기판 전면에 상기 반도체 칩을 보호하도록 배치되는 봉지체, 상기 반도체 칩 양측의 봉지체에 설치되며, 상기 봉지체를 관통하도록 형성되는 다수의 도전 스터드, 및 상기 기판 하단에 설치되며, 상기 도전 스터드들과 전기적으로 각각 콘택되도록 형성되는 도전 부재를 포함한다.
상기 다수의 패키지 구조체는 각각 동일한 구성을 가지며, 상기 해당 패키지 구조체의 도전 부재는 그 하부에 위치하는 다른 패키지 구조체의 스터드와 전기적으로 콘택될 수 있다. 또는, 상기 해당 패키지 구조체의 도전 부재는 그 하부에 위치하는 다른 패키지 구조체의 도전 부재와 전기적으로 콘택될 수 있다.
상기 기판은 도전층과, 그 하부에 부착되는 수지층을 포함할 수 있다. 이때, 상기 반도체 칩은 도전 패드를 구비하면서, 상기 기판 상부에 부착되고, 상기 도전 패드와 상기 기판의 도전층은 와이어에 의하여 전기적으로 연결될 수 있다. 또한, 상기 반도체 칩은 도전 패드를 구비하면서, 상기 기판 내부에 매몰될 수 있고, 상기 도전 패드와 상기 기판의 도전층은 와이어에 의하여 전기적으로 연결될 수 있다. 또한, 상기 반도체 칩은 상기 기판의 도전층의 도전 볼에 의하여 전기적으로 접착될 수 있다.
상기 도전 부재는 솔더볼 또는 도전 패턴일 수 있다.
한편, 상기 기판은 수지층과, 그 하부에 부착되는 도전층을 포함할 수 있으며, 이러한 경우, 상기 수지층내에는 상기 봉지체내의 스터드와 전기적으로 연결되는 제 2 스터드가 더 형성된다.
또한, 본 발명의 다른 실시예에 의하면, 다수의 패키지 구조체가 상하로 적층되어 있는 반도체 패키지로서, 상기 패키지 구조체는, 도전층 및 그 하부의 수지층으로 구성된 기판, 상기 기판 상부의 소정 부분에 부착되어 있는 반도체 칩, 상기 반도체 칩이 실장된 기판 전면에 상기 반도체 칩을 보호하도록 배치되는 봉지체, 상기 반도체 칩 양측의 봉지체에 설치되며, 상기 봉지체를 관통하도록 형성되는 다수의 도전 스터드, 및 상기 기판 하단에 설치되며, 상기 도전 스터드들과 전기적으로 각각 콘택되도록 형성되는 솔더볼을 포함하며, 상기 반도체 칩은 그 상부에 도전 패드를 구비하고 있으며, 상기 도전 패드와 상기 기판의 도전층은 와이어에 의하여 전기적으로 연결되고, 상기 도전 부재는 그 하부에 위치하는 다른 패키지 구조체의 스터드와 전기적으로 콘택된다.
또한, 본 발명의 또 다른 실시예에 따르면, 다수의 패키지 구조체가 상하로 적층되어 있는 반도체 패키지로서, 상기 패키지 구조체는, 기판, 상기 기판의 소정 부분에 매몰되어 있는 반도체 칩, 상기 반도체 칩 및 상기 기판 전면에 상기 반도체 칩을 보호하도록 배치되는 봉지체, 상기 반도체 칩 양측의 봉지체에 설치되며, 상기 봉지체를 관통하도록 형성되는 다수의 도전 스터드, 및 상기 기판 하단에 설치되며, 상기 도전 스터드들과 전기적으로 각각 콘택되도록 형성되는 도전 부재를 포함하며, 상기 반도체 칩은 그 상부에 도전 패드를 구비하고 있으며, 상기 도전 패드와 상기 기판의 도전층은 와이어에 의하여 전기적으로 연결된다. 또한, 상기 도전 부재는 그 하부에 위치하는 다른 패키지 구조체의 스터드와 전기적으로 콘택될 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 다수의 패키지 구조체가 상하로 적층되어 있는 반도체 패키지로서, 상기 패키지 구조체는, 기판, 상기 기판 상부의 소정 부분에 도전 볼에 의하여 접착된 반도체 칩, 상기 반도체 칩 및 상기 기판 전면에 상기 반도체 칩을 보호하도록 배치되는 봉지체, 상기 반도체 칩 양측의 봉지체에 설치되며, 상기 봉지체를 관통하도록 형성되는 다수의 도전 스터드, 및 상기 기판 하단에 설치되며, 상기 도전 스터드들과 전기적으로 각각 콘택되도록 형성되는 도전 부재를 포함하며, 상기 도전 부재는 그 하부에 위치하는 다른 패키지 구조체의 스터드와 전기적으로 콘택된다.
한편, 본 발명의 다른 견지에 따른 적층형 반도체 패키지의 제조방법은, 먼저, 기판을 제공한다음, 상기 기판 상부의 양측 가장자리 부분에 다수의 스터드를 형성한다. 그후, 상기 스터드 사이의 기판 중앙에 반도체 칩을 실장하고, 상기 반도체 칩이 실장된 기판 상부에 봉지체를 형성한다. 이어서, 상기 스터드 표면이 노출되도록 봉지체를 그라인딩한다음, 상기 기판 뒷면의 상기 스터드와 대응되는 부분에, 상기 스터드와 각각 콘택하도록 도전 부재를 형성하여 단위 패키지 구조체를 형성한다. 그후, 상기 단위 패키지 구조체와 동일한 구성을 갖는 다른 단위 패키지를, 상기 해당 패키지 구조체의 도전 부재와 다른 단위 패키지의 스터드 또는 도전 부재와 콘택되도록 부착시킨다.
상기 기판을 제공하는 단계는, 상기 도전층 하부에 수지층을 형성하는 단계를 포함하며, 상기 스터드를 형성하는 단계전 또는 후에, 상기 스터드와 대응되는 부분의 수지층을 제거하는 단계를 포함한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
(실시예 1)
첨부한 도 2는 본 발명의 실시예 1을 설명하기 위한 적층형 반도체 패키지의 단면도이다.
본 실시예의 적층형 패키지는 도 2에 도시된 바와 같이, 상하로 적층된 다수개의 패키지 구조체(a,b)를 포함한다. 각각의 패키지 구조체(a,b)는 동일한 구성을 가질 수 있다. 이와같은 패키지 구조체(a,b)는 기판(110)과 그의 중앙에 부착되는 반도체 칩(120)을 포함한다. 기판(110)은 예를들어, 도전층(100)과 그 하부에 수지층, 예를들어 PSR(photo solder resist:105)로 구성될 수 있으며, 반도체 칩(120)은 그 가장자리에 본딩 패드(도시되지 않음)를 포함하고 있으며, 본딩 패드와 기판(110)의 도전층(100)은 와이어(125)에 의하여 연결되어 있다.
반도체 칩(120)이 부착된 기판(110) 전면에 봉지체(135)가 형성되고, 봉지체(135)의 소정 부분, 예를들어, 반도체 칩(120)의 양측에 다수의 스터드(130)가 배치된다. 이러한 스터드(130)는 적층형 패키지에서 상하의 패키지를 전기적으로 연결시키기 위한 경로이다. 이때, 반도체 칩(120) 및 스터드(130) 모두가 봉지체(135) 내부에 형성되므로써, 종래에 비하여 미스 얼라인 공차를 줄일 수 줄일 수 있다.
스터드(130)와 대응되는 PSR(105) 내부에는 솔더볼(140)이 부착되며, 이 솔더볼(140)은 하부에 배치되는 패키지 구조체(b)의 스터드(130)와 전기적으로 연결된다.
이와같은 본 발명의 실시예에 의하면, 봉지체(135)를 기판(110) 전면에 형성하고, 봉지체(135) 내부의 소정 부분에 스터드(130)를 설치함에 따라, 반도체 칩(120) 높이 이상의 솔더볼이 요구되지 않으며, 작은 사이즈의 솔더볼에 의하여도 구현이 가능하다. 따라서, 패키지의 높이를 감소시킬 수 있다.
또한, 기판(110) 전면에 봉지체(135)가 형성되므로써, 기판(110)의 일부분에 가해지는 하중을 줄일 수 있어, 기계적 강도를 증대시킬 수 있고, 박막의 기판을 사용할 수 있다.
(실시예 2)
도 3은 본 발명의 실시예 2를 설명하기 위한 적층형 반도체 패키지의 단면도이다.
본 실시예의 적층형 패키지는 도 3에 도시된 바와 같이, 상하로 적층된 다수개의 패키지 구조체(a,b)를 포함한다. 각각의 패키지 구조체(a,b)는 동일한 구성을 가질 수 있다. 이와같은 패키지 구조체(a,b)는 기판(210)과, 기판(210) 내부에 매립되는 반도체 칩(220)을 포함한다. 기판(210)은 예를들어, 도전층(200)과 그 하부에 수지층, 예를들어, PSR(205)로 구성될 수 있으며, 반도체 칩(220)은 그 가장자리에 본딩 패드(도시되지 않음)를 포함하고 있으며, 본딩 패드와 기판(210)의 도전층(200)은 와이어(225)에 의하여 연결되어 있다.
반도체 칩(220)이 중앙에 매립된 기판(210) 전면에 봉지체(235)가 형성되고,봉지체(235)의 소정 부분, 예를들어, 반도체 칩(220)의 양측에 다수의 스터드(230)가 배치된다. 이러한 스터드(230)는 적층형 패키지에서 상하의 패키지를 전기적으로 연결시키기 위한 경로이다.
스터드(230)와 대응되는 PSR(205) 내부에는 솔더볼(240)가 부착되며, 이 솔더볼(240)은 하부에 배치되는 패키지 구조체(b)의 스터드(230)와 전기적으로 연결된다.
본 실시예와 같이, 반도체 칩(220)을 기판내에 매몰시켜도 동일한 효과를 발휘할 수 있다.
(실시예 3)
도 4는 본 발명의 실시예 3에 따른 적층형 반도체 패키지의 단면도이다.
본 실시예의 적층형 패키지는 도 3에 도시된 바와 같이, 상하로 적층된 다수개의 패키지 구조체(a,b)를 포함한다. 각각의 패키지 구조체(a,b)는 동일한 구성을 가질 수 있다. 이와같은 패키지 구조체(a,b)는 기판(310)과 그의 중앙에 부착되는 반도체 칩(320)을 포함한다. 기판(310)은 예를들어, 도전층(300)과 그 하부에 PSR(photo solder resist:305)로 구성될 수 있으며, 반도체 칩(320)은 도전성 볼(325)에 의하여 기판(310)과 전기적으로 접착된다.
반도체 칩(320)이 부착된 기판(310) 전면에 봉지체(335)가 형성되고, 봉지체의 소정 부분, 예를들어, 반도체 칩(320)의 양측에 다수의 스터드(330)가 배치된다. 이러한 스터드(330)는 적층형 패키지에서 상하의 패키지를 전기적으로 연결시키기 위한 경로이다.
스터드(330)와 대응되는 PSR(105) 내부에는 솔더볼(340)이 부착되며, 이 솔더볼(340)은 하부에 배치되는 패키지 구조체(b)의 스터드(330)와 전기적으로 연결된다.
본 실시예에와 같이, BGA(ball grid array) 타입의 적층형 패키지에도 동일하게 적용될 수 있다.
이때, 도 5에 도시된 바와 같이, 솔더볼(340)은 하부에 배치되는 패키지 구조체(b)의 솔더볼(340)과 접착되도록, 즉, 기판(110)의 PSR(105)이 서로 마주하도록 부착하여도 동일한 효과를 발휘할 수 있다.
(실시예 4)
도 6은 본 발명의 실시예 4에 따른 적층형 반도체 패키지의 단면도이다.
본 실시예의 적층형 패키지는 도 6에 도시된 바와 같이, 상하로 적층된 다수개의 패키지 구조체(a,b)를 포함한다. 각각의 패키지 구조체(a,b)는 동일한 구성을 가질 수 있다. 이와같은 패키지 구조체(a,b)는 기판(410)과 기판(410)의 중앙에 매몰되는 반도체 칩(420)을 포함한다.
본 실시예에서의 기판(410)은 수지층, 예를들어, BT 수지(400) 및 그 하부의 도전층(405)으로 구성될 수 있다. 이때, BT 수지(400)는 절연체이므로, BT 수지(400)를 관통하는 배선 경로를 설치하여야 한다. 본 실시예에서는 반도체 칩(420) 양측의 BT 수지(400) 내에는 상하 패키지의 전기적 연결하기 위한 제 1 스터드(415)가 설치되어 있으며, 제 1 스터드(415) 상부에는 제 1 도전 패턴(417)이 각각 배치된다.
또한, 반도체 칩(420)은 그 가장자리에 도전 패드(도시되지 않음)를 포함할 수 있으며, 반도체 칩(420)의 도전 패드는 제 1 도전 패턴(417)과 와이어(425)에 의하여 전기적으로 연결된다.
반도체 칩(420)이 매립된 기판(410) 전면에 봉지체(435)가 형성되고, 봉지체의 소정 부분, 예를들어, 반도체 칩(420)의 양측의 제 1 도전 패턴(417)과 각각 연결되도록 제 2 스터드(430)가 각각 배치된다. 또한, 제 2 스터드(430) 표면에는 제 2 도전 패턴(437)이 각각 설치된다. 여기서, 제 1 및 제 2 도전 패턴(417,437)은 제 1 및 제 2 스터드(415,430)보다 큰 폭을 갖도록 형성되어 얼라인 보조 패턴으로 이용될 수 있다.
한편, 제 1 스터드(415)와 대응되는 기판(410)의 도전층(405) 뒷면에는 제 3 도전 패턴(440)이 배치된다. 제 3 도전 패턴(440)은 하부 패키지 구조체의 제 2 도전 패턴(437)과 전기적으로 콘택된다.
이와같이, 반도체 칩(420)이 실장되는 기판(410)을 BT 수지(400) 및 도전층(405)의 적층 구조물로 형성하여도, 기판(410) 및 봉지체(435)에 스터드(415,430)를 각각 형성하여 봉지체(435) 높이 이상의 솔더볼의 요구 없이 패키지를 제작할 수 있다.
더욱이, 솔더볼 대신 도전 패턴을 사용하여도 동일한 효과를 얻을 수 있다.
(실시예 5)
도 7a 내지 도 7d는 본 발명에 따른 적층형 반도체 패키지의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 7a에 도시된 바와 같이, 반도체 칩이 실장될 기판(500)이 제공된다. 이때, 기판(500)은 도전층(502)과 그 하부에 수지층, 예를들어, PSR(504)이 부착된 적층 구조물일 수 있다. 도전층(502) 상부에 스터드용 도전층을 형성한다음, 도전층(502)의 양측 가장자리 부분에 다수개가 존재하도록 스터드용 도전층을 패터닝하여, 스터드(510)를 형성한다. 다음, 스터드(510)와 대응되는 PSR(504) 부분을 공지의 방식으로 제거한다.
도 7b를 참조하여, 기판(500)의 중앙에, 즉, 양측 가장자리의 스터드(510) 사이의 도전층(502) 상부에 반도체 칩(515)을 부착한다. 이때, 반도체 칩(515)은 다수의 도전 볼(517)에 의하여 기판(500)의 도전층(502)상에 부착될 수 있고, 또는 도전 볼(517) 대신 공지의 와이어 본딩 기법에 의하여 부착될 수 있다.
도 7c에서와 같이, 기판(500) 상부에 봉지체(530)를 도포한다. 봉지체(530)는 스터드(510) 및 반도체 칩(515)을 모두 밀봉할 수 있는 두께로 형성한다.
그후, 도 7d에 도시된 바와 같이, 봉지체(530)를 스터드(510) 및/또는 반도체 칩(515) 표면이 노출되도록 그라인딩(grinding)한다. 그후, PSR(504)의 오픈된 영역에 솔더볼(540)을 형성한다. 이때, 솔더볼(540) 대신 도전 패턴을 형성할 수 있다.
그후, 도 4에 도시된 바와 같이, 상기 단위 패키지 구조체와 동일한 구성을 갖는 다른 단위 패키지를, 상기 해당 패키지 구조체의 도전 부재와 다른 단위 패키지의 스터드 또는 도전 부재와 콘택되도록 부착시킨다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 봉지체를 반도체 칩이 실장된 도전성 기판 전면에 형성하고, 반도체 칩 양측의 봉지체 내부에 도전 스터드 설치한다. 이에따라, 반도체 칩 높이 이상의 솔더볼이 요구되지 않으며, 작은 사이즈의 솔더볼에 의하여도 구현이 가능하다. 따라서, 패키지의 높이를 감소시킬 수 있다. 또한, 봉지체 내부에 칩과 스터드를 형성할 수 있어, 미스 얼라인 공차를 줄일 수 있다. 그러므로, 좁은 면적의 패키지를 구현할 수 있다.
또한, 기판 전면에 봉지체가 형성되므로써, 기판의 일부분에 가해지는 하중을 줄일 수 있어, 기계적 강도를 증대시킬 수 있고, 박막의 기판을 사용할 수 있다. 아울러, 봉지체가 전면적으로 형성됨에 따라, 얼라인 공차(A)를 둘 필요가 없으므로, 패키지 사이즈를 줄일 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (15)

  1. 다수의 패키지 구조체가 상하로 적층되어 있는 반도체 패키지로서,
    상기 패키지 구조체는, 기판;
    상기 기판의 소정 부분에 전기적으로 실장되어 있는 반도체 칩;
    상기 반도체 칩이 실장된 기판 전면에 상기 반도체 칩을 보호하도록 배치되는 봉지체;
    상기 반도체 칩 양측의 봉지체에 설치되며, 상기 봉지체를 관통하도록 형성되는 다수의 도전 스터드; 및
    상기 기판 하단에 설치되며, 상기 도전 스터드들과 전기적으로 각각 콘택되도록 형성되는 도전 부재를 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  2. 제 1 항에 있어서, 상기 다수의 패키지 구조체는 각각 동일한 구성을 가지며, 상기 해당 패키지 구조체의 도전 부재는 그 하부에 위치하는 다른 패키지 구조체의 스터드와 전기적으로 콘택되는 것을 특징으로 하는 적층형 반도체 패키지.
  3. 제 1 항에 있어서, 상기 다수의 패키지 구조체는 각각 동일한 구성을 가지며, 상기 해당 패키지 구조체의 도전 부재는 그 하부에 위치하는 다른 패키지 구조체의 도전 부재와 전기적으로 콘택되는 것을 특징으로 하는 적층형 반도체 패키지.
  4. 제 1 항에 있어서, 상기 기판은 도전층과, 그 하부에 부착되는 수지층을 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  5. 제 4 항에 있어서, 상기 반도체 칩은 도전 패드를 구비하면서, 상기 기판 상부에 부착되고, 상기 도전 패드와 상기 기판의 도전층은 와이어에 의하여 전기적으로 연결되는 것을 특징으로 하는 적층형 반도체 패키지.
  6. 제 4 항에 있어서, 상기 반도체 칩은 도전 패드를 구비하면서, 상기 기판 내부에 매몰되고, 상기 도전 패드와 상기 기판의 도전층은 와이어에 의하여 전기적으로 연결되는 것을 특징으로 하는 적층형 반도체 패키지.
  7. 제 4 항에 있어서, 상기 반도체 칩은 상기 기판의 도전층의 도전 볼에 의하여 전기적으로 접착되는 것을 특징으로 하는 적층형 반도체 패키지.
  8. 제 1 항에 있어서, 상기 도전 부재는 솔더볼인 것을 특징으로 하는 적층형 반도체 패키지.
  9. 제 1 항에 있어서, 상기 도전 부재는 도전 패턴인 것을 특징으로 하는 적층형 반도체 패키지.
  10. 제 1 항에 있어서, 상기 기판은 수지층과, 그 하부에 부착되는 도전층을 포함하며,
    상기 수지층내에는 상기 봉지체내의 스터드와 전기적으로 연결되는 제 2 스터드가 더 구비되는 것을 특징으로 하는 적층형 반도체 패키지.
  11. 다수의 패키지 구조체가 상하로 적층되어 있는 반도체 패키지로서,
    상기 패키지 구조체는, 도전층 및 그 하부의 수지층으로 구성된 기판;
    상기 기판 상부의 소정 부분에 부착되어 있는 반도체 칩;
    상기 반도체 칩이 실장된 기판 전면에 상기 반도체 칩을 보호하도록 배치되는 봉지체;
    상기 반도체 칩 양측의 봉지체에 설치되며, 상기 봉지체를 관통하도록 형성되는 다수의 도전 스터드; 및
    상기 기판 하단에 설치되며, 상기 도전 스터드들과 전기적으로 각각 콘택되도록 형성되는 솔더볼을 포함하며,
    상기 반도체 칩은 그 상부에 도전 패드를 구비하고 있으며, 상기 도전 패드와 상기 기판의 도전층은 와이어에 의하여 전기적으로 연결되고,
    상기 도전 부재는 그 하부에 위치하는 다른 패키지 구조체의 스터드와 전기적으로 콘택되는 것을 특징으로 는 것을 특징으로 하는 적층형 반도체 패키지.
  12. 다수의 패키지 구조체가 상하로 적층되어 있는 반도체 패키지로서,
    상기 패키지 구조체는, 기판;
    상기 기판의 소정 부분에 매몰되어 있는 반도체 칩;
    상기 반도체 칩 및 상기 기판 전면에 상기 반도체 칩을 보호하도록 배치되는 봉지체;
    상기 반도체 칩 양측의 봉지체에 설치되며, 상기 봉지체를 관통하도록 형성되는 다수의 도전 스터드; 및
    상기 기판 하단에 설치되며, 상기 도전 스터드들과 전기적으로 각각 콘택되도록 형성되는 도전 부재를 포함하며,
    상기 반도체 칩은 그 상부에 도전 패드를 구비하고 있으며, 상기 도전 패드와 상기 기판의 도전층은 와이어에 의하여 전기적으로 연결되고,
    상기 도전 부재는 그 하부에 위치하는 다른 패키지 구조체의 스터드와 전기적으로 콘택되는 것을 특징으로 는 것을 특징으로 하는 적층형 반도체 패키지.
  13. 다수의 패키지 구조체가 상하로 적층되어 있는 반도체 패키지로서,
    상기 패키지 구조체는, 기판;
    상기 기판 상부의 소정 부분에 도전 볼에 의하여 접착된 반도체 칩;
    상기 반도체 칩 및 상기 기판 전면에 상기 반도체 칩을 보호하도록 배치되는 봉지체;
    상기 반도체 칩 양측의 봉지체에 설치되며, 상기 봉지체를 관통하도록 형성되는 다수의 도전 스터드; 및
    상기 기판 하단에 설치되며, 상기 도전 스터드들과 전기적으로 각각 콘택되도록 형성되는 도전 부재를 포함하며,
    상기 도전 부재는 그 하부에 위치하는 다른 패키지 구조체의 스터드와 전기적으로 콘택되는 것을 특징으로 하는 것을 특징으로 하는 적층형 반도체 패키지.
  14. 기판을 제공하는 단계;
    상기 기판 상부의 양측 가장자리 부분에 다수의 스터드를 형성하는 단계;
    상기 스터드 사이의 기판 중앙에 반도체 칩을 실장하는 단계;
    상기 반도체 칩이 실장된 기판 상부에 봉지체를 형성하는 단계;
    상기 스터드 표면이 노출되도록 봉지체를 그라인딩하는 단계;
    상기 기판 뒷면의 상기 스터드와 대응되는 부분에, 상기 스터드와 각각 콘택하도록 도전 부재를 형성하여 단위 패키지 구조체를 형성하는 단계; 및
    상기 단위 패키지 구조체와 동일한 구성을 갖는 다른 단위 패키지를, 상기 해당 패키지 구조체의 도전 부재와 다른 단위 패키지의 스터드 또는 도전 부재와 콘택되도록 부착시키는 단계를 포함하는 것을 특징으로 하는 적층형 반도체 패키지의 제조방법.
  15. 제 1 항에 있어서, 상기 기판을 제공하는 단계는,
    상기 도전층 하부에 수지층을 형성하는 단계를 포함하며,
    상기 스터드를 형성하는 단계전 또는 후에, 상기 스터드와 대응되는 부분의 수지층을 제거하는 단계를 포함하는 것을 특징으로 하는 적층형 반도체 패키지의 제조방법.
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