KR100619486B1 - 박막 패턴의 형성 방법 및 디바이스의 제조 방법 - Google Patents

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Abstract

본 발명은 세선화(細線化)를 양호하게 실현할 수 있는 박막 패턴의 형성 방법을 제공하는 것을 과제로 한다.
본 발명의 박막 패턴의 형성 방법은, 기능액을 기판(P) 위에 배치함으로써 박막 패턴을 형성하는 방법으로서, 기판(P) 위에 박막 패턴에 따른 뱅크(B)를 돌출 설치하는 뱅크 형성 공정(S1)과, 뱅크(B)에 CF4 플라즈마 처리에 의해 발액성을 부여하는 발액화 처리 공정(S3)과, 발액성을 부여한 뱅크(B) 사이에 기능액을 배치하는 재료 배치 공정(S4)를 갖는 것을 특징으로 한다.
뱅크 형성 공정, 발액화 처리 공정, 재료 배치 공정, 박막 패턴 형성

Description

박막 패턴의 형성 방법 및 디바이스의 제조 방법{METHOD FOR FABRICATING THIN FILM PATTERN AND METHOD FOR FABRICATING DEVICE}
도 1은 액체방울 토출 장치의 개략 사시도.
도 2는 피에조 방식에 의한 액체 재료의 토출 원리를 설명하기 위한 도면.
도 3은 본 발명의 박막 패턴의 형성 방법의 일실시예를 나타내는 플로 차트.
도 4는 본 발명의 박막 패턴을 형성하는 순서의 일례를 나타내는 모식도.
도 5는 본 발명의 박막 패턴을 형성하는 순서의 일례를 나타내는 모식도.
도 6은 액정 표시 장치를 대향 기판의 측면에서 본 평면도.
도 7은 도 7의 H-H'선을 따르는 단면도.
도 8 은 액정 표시 장치의 등가 회로도.
도 9는 액정 표시 장치의 부분 확대 단면도.
도 10은 유기 EL 장치의 부분 확대 단면도.
도 11은 플라즈마형 표시 장치의 분해 사시도.
도 12는 박막 트랜지스터를 제조하는 공정을 설명하기 위한 도면.
도 13은 박막 트랜지스터를 제조하는 공정을 설명하기 위한 도면.
도 14는 박막 트랜지스터를 제조하는 공정을 설명하기 위한 도면.
도 15는 박막 트랜지스터를 제조하는 공정을 설명하기 위한 도면.
도 16은 액정 표시 장치의 다른 형태를 나타내는 도면.
도 17은 비접촉형 카드 매체의 분해 사시도.
도 18은 본 발명의 전자 기기의 구체적인 예를 나타내는 도면.
* 부호의 설명 *
33… 배선 패턴(박막 패턴)
34… 홈부
35… 저부(底部)
100… 액정 표시 장치(전기 광학 장치)
400… 비접촉형 카드 매체(전자 기기)
B… 뱅크
P… 기판
본 발명은 박막 패턴의 형성 방법 및 디바이스의 제조 방법, 전기 광학 장치 및 전자 기기에 관한 것이다.
전자 회로나 집적 회로 등의 배선을 갖는 디바이스의 제조에는, 예를 들면 포토리소그래피법이 사용되고 있다. 이 포토리소그래피 법은, 미리 도전막을 도포한 기판 위에 레지스트라고 불리는 감광성 재료를 도포하고, 회로 패턴을 조사(照 射)하여 현상하고, 레지스트 패턴에 따라 도전막을 에칭하는 것으로 박막의 배선 패턴을 형성하는 것이다. 이 포토리소그래피법은 진공 장치 등의 대대적인 설비나 복잡한 공정을 필요로 하고, 또한 재료 사용 효율도 수% 정도로 그 대부분을 폐기하지 않을 수 없어, 제조비용이 높다.
이것에 대해서, 액체방울 토출 헤드로부터 액체 재료를 액체방울 상태로 토출하는 액체방울 토출법, 소위 잉크젯법을 사용하여 기판 위에 배선 패턴을 형성하는 방법이 제안되어 있다(예를 들면, 특허 문헌 1 참조). 이 방법에서는, 금속 미립자 등의 도전성 미립자를 분산한 기능액인 배선 패턴 형성용 잉크를 기판에 직접 패턴 도포하고, 그 후 열처리나 레이저 조사를 행하여 박막의 도전막 패턴으로 변환한다. 이 방법에 의하면, 포토리소그래피가 불필요해지고, 프로세스가 대폭적으로 간단하게 되는 동시에 원재료의 사용량도 적어도 되는 장점이 있다.
<특허 문헌 1> 미국 특허 5132248호 명세서
그런데, 액체방울 토출법을 사용하여 막 두께가 두꺼운 막 패턴을 형성하는 경우, 1개의 액체방울의 크기를 크게 하여 토출하는 방법을 생각할 수 있지만, 이 방법으로는, 액체 풀(벌지(bulge))의 발생 등의 불량을 일으킬 가능성이 있다
본 발명은 이러한 사정을 감안하여 이루어진 것으로서, 액체방울 토출법에 의해 기판 위에 배선 등의 박막 패턴을 형성할 때, 원하는 막 두께를 양호하게 얻을 수 있는 박막 패턴의 형성 방법 및 디바이스의 제조 방법, 전기 광학 장치 및 전자 기기를 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위하여 본 발명은 이하의 구성을 채용하고 있다.
본 발명의 박막 패턴의 형성 방법은, 기판 위에 박막 패턴을 형성하는 박막 패턴의 형성 방법으로서, 상기 기판 위의 소정의 패턴에 뱅크를 형성하는 뱅크 형성 공정과, 상기 뱅크 사이에 제 1 액체방울을 배치하고, 제 1 패턴을 형성하는 제 1 재료 배치 공정과, 상기 제 1 패턴 위에 제 2 액체방울을 배치하는 제 2 재료 배치 공정을 갖고, 상기 제 1 재료 배치 공정과 상기 제 2 재료 배치 공정 사이에, 상기 제 1 액체방울에 포함되는 용매의 적어도 일부를 제거하는 공정을 갖는 것을 특징으로 한다.
본 발명에 의하면, 제 1 재료 배치 공정으로 기판 위에 기능액으로 이루어지는 제 1 액체방울을 배치한 후, 기판 위의 기능액에 대해서 중간 건조 처리를 행한 후에 이 건조 처리된 기능액(막 패턴) 위에 제 2 재료 배치 공정으로 다음 기능액인 제 2 액체방울을 배치하도록 하였으므로, 제 2 액체방울은 중간 건조에 의해 그 표면을 막화되어 있는 기판 위의 기능액(막 패턴) 위에 원활하게 배치된다. 또한, 이 처리를 복수 반복함으로써 박막 패턴의 후막(厚膜)화를 원활하게 실현할 수 있고, 원하는 막 두께를 얻을 수 있다. 또한, 박막 패턴을 형성하기 위한 기능액을 기판 위에 돌출 설치한 뱅크 사이에 배치하는 구성이므로, 뱅크 형상을 따라 박막 패턴을 원하는 형상으로 원활하게 패터닝할 수 있다.
여기서, 중간 건조 공정에서는, 먼저 기판 위에 배치된 기능액(제 1 액체방울)의 액체 성분의 일부를 제거하면 좋고, 반드시 모두를 제거할 필요는 없지만 모 든 액체 성분을 제거해도 문제가 없다.
또한, 본 발명의 박막 패턴의 형성 방법은, 기판 위에 박막 패턴을 형성하는 박막 패턴의 형성 방법으로서, 상기 기판 위의 소정의 패턴에 뱅크를 형성하는 뱅크 형성 공정과, 상기 뱅크 사이에 제 1 액체방울을 배치하고, 제 1 패턴을 형성하는 제 1 재료 배치 공정과, 상기 제 1 패턴 위에 제 2 액체방울을 배치하는 제 2 재료 배치 공정을 갖고, 상기 제 1 재료 배치 공정 및 상기 제 2 재료 배치 공정 중 적어도 어느 한쪽의 공정과 병행하여, 상기 기판 위에 배치되는 상기 제 1 액체방울로 포함되는 액체 성분의 적어도 일부를 제거하는 중간 건조 공정을 행하는 것을 특징으로 한다.
즉, 기판 위에 배치된 액체방울을 모아 중간 건조하는 구성 외에, 제 1 액체방울을 배치하면서(제 1 액체방울의 배치 동작과 병행하여) 중간 건조 공정을 행할 수도 있고, 제 2 액체방울을 배치하면서 중간 건조를 행할 수도 있다. 이러한 것에 의해서도, 박막 패턴의 후막화를 원활하게 실현할 수도 있다. 여기서, 액체방울을 배치하면서의 중간 건조 공정은 제 1, 제 2 재료 배치 공정의 쌍방과 병행하여 할 수도 있고, 제 1, 제 2 재료 배치 공정 중 어느 한쪽을 선택하여 행할 수도 있다.
본 발명의 박막 패턴의 형성 방법에 있어서, 상기 제 2 재료 배치 공정의 전 또는 후에, 상기 기판 위에 배치된 상기 기능액 위에 상기 기능액으로 이루어지는 제 3 액체방울을 배치하는 제 3 재료 배치 공정을 갖는 것을 특징으로 한다. 즉, 제 1, 제 2, 제 3 재료 배치 공정을 포함하는 복수의 재료 배치 공정으로 기판 위 의 뱅크 사이에 기능액의 액체방울을 순차 배치할 수 있고, 이들 각 재료 배치 공정 중 임의의 재료 배치 공정의 사이에서(또는 병행하여) 중간 건조 공정을 설치할 수 있다.
또한, 상기 중간 건조 공정은, 가열 처리 공정 또는 광조사 처리 공정을 가짐으로써, 기판 위에 배치된 기능액을 양호하게 건조 처리할 수 있다. 또한, 가열 처리 조건 또는 광조사 처리 조건을 조정함으로써 기판 위의 기능액에 잔존시키는 액체 성분의 양을 용이하게 조정할 수 있다.
본 발명의 박막 패턴의 형성 방법에 있어서, 상기 중간 건조 공정 후에, 상기 뱅크에 발액성을 부여하는 발액화 처리 공정을 행하는 것을 특징으로 한다. 본 발명에 의하면, 뱅크 사이에 기능액의 액체방울을 배치할 때, 토출하는 액체방울의 일부가 뱅크 상면 등에서 이 부분의 발액성을 저하시킬 가능성이 있고, 이 상태로 다음 기능액의 액체방울을 토출하면, 토출한 액체방울의 일부가 뱅크 위에 놓였을 때, 뱅크 사이에 원활하게 흘러 떨어지지 않고 패턴 형상의 열화를 일으킬 가능성이 생기지만, 다음 기능액을 배치하는 공정 전(前)에, 뱅크에 발액성을 부여하는 발액화 처리 공정을 함으로써, 토출된 기능액의 액체방울의 일부가 뱅크 위에 놓여도, 뱅크에 발액성이 부여되어 있음으로써 뱅크로부터 튕겨져, 뱅크 사이의 저부(底部)에 흘러 떨어지게 된다. 따라서, 토출된 기능액은 기판 위의 뱅크 사이에 양호하게 배치된다. 여기서, 발액화 처리 공정으로서는 4불화 탄소(CF4)를 포함하는 처리 가스를 사용한 플라즈마 처리를 사용할 수 있다. 이것에 의해, 뱅크에 불소 기(基)가 도입되고, 뱅크는 기능액에 대해서 발액성을 갖게 된다.
본 발명의 박막 패턴의 형성 방법에서는, 상기 각 재료 배치 공정의 각각에 서로 다른 기능액을 배치하도록 해도 좋다. 이에 따라서, 각종 기능을 갖는 복수의 박막 패턴의 적층체가 형성된다. 한편, 각 재료 배치 공정으로 각각 복수회 동일 재료를 배치함으로써, 상기 기능액에 포함되는 기능 재료로 이루어지는 박막 패턴의 후막화를 원활하게 행할 수 있다. 각 재료 배치 공정에서 서로 다른 기능액을 배치하는 경우에는, 예를 들면 제 1 재료 배치 공정에 배치하는 기능액에 포함되는 제 1 기능 재료를, 제 2 재료 배치 공정으로 배치하는 기능액에 포함되는 제 2 기능 재료와 기판과의 밀착층 형성용 재료로 할 수 있다.
또한, 제 1 재료 배치 공정의 기능액에 포함되는 액체 성분(용매)과 제 2 재료 배치 공정의 기능액에 포함되는 액체 성분(용매)은 같은 용매라도 좋고, 다른 용매라도 좋다. 또한, 같은 용매라면 서로 적층되는 기능액끼리의 친화성이 향상되므로 바람직하다. 또한, 원하는 친화성을 얻을 수 있을 정도이면, 용매는 달라도 좋다.
본 발명의 박막 패턴의 형성 방법은, 상기 기능액에는 도전성 미립자가 포함되는 것을 특징으로 한다. 또는, 상기 기능액에는, 열처리 또는 광처리에 의해 도전성을 발현하는 재료로서 유기금속화합물이 포함되는 것을 특징으로 한다. 본 발명에 의하면, 박막 패턴을 배선 패턴으로 할 수 있고, 각종 디바이스에 응용할 수 있다. 또한, 도전성 미립자 외에 유기 EL 등의 발광 소자 형성 재료나 RㆍGㆍB의 잉크 재료를 사용함으로써 유기 EL 장치나 컬러 필터를 갖는 액정 표시 장치　등의 제조에도 적용할 수 있다.
본 발명의 액티브 매트릭스 기판의 제조 방법은, 기판 위에 박막 패턴을 형성하는 공정을 갖는 액티브 매트릭스 기판의 제조 방법에 있어서, 상기 기재의 박막 패턴의 형성 방법에 의해, 상기 기판 위에 박막 패턴을 형성하는 것을 특징으로 한다.
본 발명에 의하면, 박막 패턴의 후막화를 원활하게 실현할 수 있고, 원하는 막 두께를 얻을 수 있다. 또한, 박막 패턴을 형성하기 위한 액체방울을 기판 위에 돌출 설치한 뱅크 사이에 배치하는 구성이므로, 뱅크 형상을 따라 박막 패턴을 원하는 형상으로 원활하게 패터닝할 수 있다. 따라서, 원하는 성능을 갖는 액티브 매트릭스 기판을 제조할 수 있다.
본 발명의 액티브 매트릭스 기판의 제조 방법은, 기판 위에 게이트 배선을 형성하는 제 1 공정과, 상기 게이트 배선 위에 게이트 절연막을 형성하는 제 2 공정과, 상기 게이트 절연막을 통하여 반도체층을 적층하는 제 3 공정과, 상기 게이트 절연층 위에 소스 전극 및 드레인 전극을 형성하는 제 4 공정과, 상기 소스 전극 및 상기 드레인 전극 위에 절연 재료를 배치하는 제 5 공정과, 상기 드레인 전극과 전기적으로 접속하는 화소 전극을 형성하는 제 6 공정을 갖고, 상기 제 1 공정 및 상기 제 4 공정 및 상기 제 6 공정의 적어도 1개의 공정은, 형성 패턴에 뱅크를 형성하는 뱅크 형성 공정과, 상기 뱅크 사이에 제 1 액체방울을 배치하고, 제 1 패턴을 형성하는 제 1 재료 배치 공정과, 상기 제 1 패턴 위에 제 2 액체방울을 배치하는 제 2 재료 배치 공정을 갖고, 상기 제 1 재료 배치 공정과 상기 제 2 재 료 배치 공정 사이에, 상기 제 1 액체방울에 포함되는 용매의 적어도 일부를 제거하는 공정을 갖는 것을 특징으로 한다.
본 발명에 의하면, 박막 패턴의 후막화를 원활하게 실현할 수 있고, 원하는 막 두께를 얻을 수 있다. 또한, 박막 패턴을 형성하기 위한 액체방울을 기판 위에 돌출 설치한 뱅크 사이에 배치하는 구성이므로, 뱅크 형상을 따라 박막 패턴을 원하는 형상으로 원활하게 패터닝할 수 있다. 따라서, 원하는 성능을 갖는 액티브 매트릭스 기판을 제조할 수 있다.
본 발명의 액티브 매트릭스 기판의 제조 방법은, 액티브 매트릭스 기판의 제조 방법에 있어서, 기판 위에 게이트 배선을 형성하는 제 1 공정과, 상기 게이트 배선 위에 게이트 절연막을 형성하는 제 2 공정과, 상기 게이트 절연막을 통하여 반도체층을 적층하는 제 3 공정과, 상기 게이트 절연층 위에 소스 전극 및 드레인 전극을 형성하는 제 4 공정과, 상기 소스 전극 및 상기 드레인 전극 위에 절연 재료를 배치하는 제 5 공정과, 상기 드레인 전극과 전기적으로 접속하는 화소 전극을 형성하는 제 6 공정을 갖고, 상기 제 1 공정 및 상기 제 4 공정 및 상기 제 6 공정의 적어도 1개의 공정은, 형성 패턴에 뱅크를 형성하는 뱅크 형성 공정과, 상기 뱅크 사이에 제 1 액체방울을 배치하고, 제 1 패턴을 형성하는 제 1 재료 배치 공정과, 상기 제 1 패턴 위에 제 2 액체방울을 배치하는 제 2 재료 배치 공정을 갖고, 상기 제 1 재료 배치 공정 및 상기 제 2 재료 배치 공정 중 적어도 어느 한쪽 공정과 병행하여, 상기 기판 위에 배치되는 상기 제 1 액체방울로 포함되는 액체 성분의 적어도 일부를 제거하는 중간 건조 공정을 행하는 것을 특징으로 한다.
본 발명에 의하면, 박막 패턴의 후막화를 원활하게 실현할 수 있고, 원하는 막 두께를 얻을 수 있다. 또한, 박막 패턴을 형성하기 위한 액체방울을 기판 위에 돌출 설치한 뱅크 사이에 배치하는 구성이므로, 뱅크 형상을 따라 박막 패턴을 원하는 형상으로 원활하게 패터닝할 수 있다. 따라서, 원하는 성능을 갖는 액티브 매트릭스 기판을 제조할 수 있다.
본 발명의 디바이스의 제조 방법은, 기판 위에 박막 패턴을 형성하는 공정을 갖는 디바이스의 제조 방법에 있어서, 상기 기재의 박막 패턴의 형성 방법에 의해, 상기 기판 위에 박막 패턴을 형성하는 것을 특징으로 한다. 본 발명에 의하면, 원하는 패턴 형상을 갖고, 원하는 막 두께를 갖는 박막 패턴을 갖는 디바이스를 얻을 수 있다.
본 발명의 전기 광학 장치는, 상기 기재의 디바이스의 제조 방법을 사용하여 제조된 디바이스를 구비하는 것을 특징으로 한다. 또한, 본 발명의 전자 기기는, 상기 기재된 전기 광학 장치를 구비하는 것을 특징으로 한다. 본 발명에 의하면, 원하는 막 두께를 갖는 배선 패턴을 갖는 전기 광학 장치 및 전자 기기를 얻을 수 있다.
이하, 본 발명의 박막 패턴의 형성 방법 및 디바이스의 제조 방법의 일실시예에 대해서 도면을 참조하면서 설명한다. 본 실시예에서는, 액체방울 토출법에 의해 액체방울 토출 헤드의 토출 노즐로부터 도전성 미립자를 포함하는 배선 패턴(박막 패턴) 형성용 잉크(기능액)를 액체방울 형상으로 토출하고, 기판 위에 도전성 막으로 형성된 배선 패턴을 형성하는 경우의 예를 사용하여 설명한다.
우선, 사용하는 잉크(기능액)에 대해서 설명한다. 액체 재료인 배선 패턴 형성용 잉크는 도전성 미립자를 분산매에 분산한 분산액이나 유기 은화합물이나 산화은 나노 입자를 용매(분산매)에 분산한 용액으로 이루어지는 것이다. 본 실시예에서는, 도전성 미립자로서, 예를 들면 금, 은, 동, 알루미늄, 팔라듐, 망간 및 니켈 중의 적어도 어느 1개를 함유하는 재료 외에, 이들 산화물 및 도전성 폴리머나 초전도체의 미립자 등이 사용된다. 이들 도전성 미립자는 분산성을 향상시키기 위해서 표면에 유기물 등을 코팅하여 사용할 수도 있다. 도전성 미립자의 입경은 1nm이상 O.1μm이하인 것이 바람직하다. O.1μm보다 크면 후술하는 액체방울 토출 헤드의 토출 노즐이 막힐 우려가 있다. 또한, 1nm보다 작으면 도전성 미립자에 대한 코팅제의 체적비가 크게 되고, 얻어진 막 중의 유기물의 비율이 과다하게 된다.
분산매로서는, 상기의 도전성 미립자를 분산할 수 있는 것으로 응집을 일으키지 않는 것이면 특히 한정되지 않는다. 예를 들면, 물 이외에, 메탄올, 에탄올, 프로판올, 부탄올 등의 알코올류, n-헵탄, n- 옥탄, 데칸, 도데칸, 테트라 데칸, 톨루엔, 크실렌, 시멘, 듀렌, 인덴, 디펜텐, 테트라 히드로 나프탈렌, 데카 히드로 나프탈렌, 시클로 헥실 벤젠 등의 탄화수소계 화합물, 그리고 에틸렌 글리콜 디메틸 에테르, 에틸렌 글리콜 디에틸 에테르, 에틸렌글리콜 메틸 에틸에테르, 디에틸렌글리콜 디메틸 에테르, 디에틸렌글리콜 디에틸 에테르, 디에틸렌글리콜 메틸 에틸에테르, 1, 2-디메톡시에탄, 비스(2-메톡시 에틸)에테르, p-디옥산 등의 에테르계 화합물, 또한 프로필렌 카보네이트, γ-부티로락톤, N-메틸-2-피로리돈, 디메틸 포름 아미드, 디메틸 설폭시드, 시클로헥사논 등의 극성 화합물을 예시할 수 있다. 이들 중, 미립자의 분산성과 분산액의 안정성, 그리고 액체방울 토출법으로의 적용이 용이한 점에서, 물, 알코올류, 탄화수소계 화합물, 에테르계 화합물이 바람직하고, 보다 바람직한 분산매로서는 물, 탄화수소계 화합물을 들 수 있다.
상기 도전성 미립자의 분산액의 표면장력은 0.02N/m이상 0.07N/m이하의 범위 내인 것이 바람직하다. 액체방울 토출법에 의해 잉크를 토출하는 때, 표면장력이 0.02N/m미만이면, 잉크의 노즐면에 대한 습윤성이 증대하기 때문에 비행 휨이 생기기 쉽게 되고, 0.07N/m을 넘으면 노즐 선단에서의 메니스커스의 형상이 안정되지 않기 때문에 토출량이나 토출 타이밍의 제어가 곤란하게 된다. 표면장력을 조정하기 위해, 상기 분산액에는 기판과의 접촉각을 크게 저하시키지 않는 범위에서, 불소계, 실리콘계, 비이온계 등의 표면 장력 조절제를 미량 첨가하면 좋다. 비이온계 표면 장력 조절제는, 잉크의 기판으로의 습윤성을 향상시키고, 막의 레벨링성을 개량하고, 막의 미세한 요철의 발생 등의 방지에 도움이 되는 것이다. 상기 표면 장력 조절제는, 필요에 따라서, 알코올, 에테르, 에스테르, 케톤 등의 유기 화합물을 포함해도 좋다.
상기 분산액의 점도는 1mPaㆍs이상 50mPaㆍs이하인 것이 바람직하다. 액체방울 토출법을 사용하여 잉크를 액체방울로서 토출할 때, 점도가 1mPaㆍs보다 작은 경우에는 노즐 주변부가 잉크의 유출에 의해 오염되기 쉽고, 그리고 점도가 50mPaㆍs보다 큰 경우는, 노즐 구멍에서의 막힘 빈도가 높아져 원활한 액체방울의 토출이 곤란해진다.
배선 패턴이 형성된 기판으로서는, 유리, 석영 유리, Si 웨이퍼, 플라스틱 필름, 금속판 등 각종의 것을 사용할 수 있다. 또한, 이들 각종 소재 기판의 표면에 반도체막, 금속막, 유전체막, 유기막 등이 하지(下地)층으로서 형성된 것도 포함한다.
여기서, 액체방울 토출법의 토출 기술로서는, 대전 제어 방식, 가압 진동 방식, 전기 기계 변환식, 전기 열변환 방식, 정전 흡인 방식 등을 들 수 있다. 대전 제어 방식은, 재료에 대전 전극으로 전하를 부여하고, 편향(偏向) 전극으로 재료의 비상 방향을 제어하여 토출 노즐로부터 토출시키는 것이다. 또한, 가압 진동 방식은 재료에 3Okg/㎠정도의 초고압을 인가하여 노즐 선단 측에 재료를 토출시키는 것으로, 제어 전압을 걸지 않은 경우에는 재료가 직진하여 토출 노즐로부터 토출되고, 제어 전압을 걸면 재료 사이에 정전적인 반발이 일어나고, 재료가 비산해서 토출 노즐로부터 토출되지 않는다. 또한, 전기 기계 변환 방식은 피에조 소자(압전소자)가 펄스적인 전기 신호를 받아 변형하는 성질을 사용한 것으로써, 피에조 소자가 변형함으로써 재료를 저장한 공간에 가요(可撓) 물질을 통하여 압력을 주고, 이 공간으로부터 재료를 밀어내어 토출 노즐로부터 토출시키는 것이다.
또한, 전기 열변환 방식은, 재료를 저장한 공간 내에 마련된 히터에 의해, 재료를 급격하게 기화시켜서 버블(거품)을 발생시키고, 버블의 압력에 의해서 공간 내의 재료를 토출시키는 것이다. 정전 흡인 방식은, 재료를 저장한 공간 내에 미세 압력을 가하여, 토출 노즐에 재료의 메니스커스를 형성하고, 이 상태로 정전 인력을 가해서 재료를 인출하는 것이다. 또한, 이 외에, 전장(電場)에 의한 유체의 점성 변화를 사용하는 방식이나, 방전 불꽃이 튀는 방식 등의 기술도 적용 가능하 다. 액체방울 토출법은, 재료의 사용에 낭비가 적고, 게다가 원하는 위치에 원하는 양의 재료를 적절하고 정확하게 배치할 수 있는 장점을 가진다. 또한, 액체방울 토출법에 의해 토출되는 액체 재료의 한 방울의 양은 예를 들면 1∼300나노그램이다.
다음으로, 본 발명에 따른 디바이스를 제조할 때 사용되는 디바이스 제조 장치에 대해서 설명한다. 이 디바이스 제조 장치로서는, 액체방울 토출 헤드로부터 기판에 대해서 액체방울을 토출(적하)함으로써 디바이스를 제조하는 액체방울 토출 장치(잉크젯 장치)가 사용된다.
도 1은 액체방울 토출 장치(IJ)의 개략 구성을 나타내는 사시도이다. 도 1에 있어서, 액체방울 토출 장치(IJ)는, 액체방울 토출 헤드(1)와, X축 방향 구동축(4)과, Y축 방향 가이드 축(5)과, 제어 장치(CONT)와, 스테이지(7)와, 클리닝 기구(8)와, 기대(基台)(9)와, 히터(15)를 구비하고 있다.
스테이지(7)는 이 액체방울 토출 장치(IJ)에 의해 잉크가 배치되는 기판(P)을 지지하는 것으로서, 기판(P)을 기준 위치에 고정하는 고정 기구(도시 생략)를 구비하고 있다.
액체방울 토출 헤드(1)는 복수의 토출 노즐을 구비한 멀티 노즐 타입의 액체방울 토출 헤드이며, 길이 방향과 X축 방향을 일치시키고 있다. 복수의 토출 노즐은, 액체방울 토출 헤드(1)의 하면에 X축 방향으로 배열하여 일정 간격으로 설치될 수 있다. 액체방울 토출 헤드(1)의 토출 노즐로부터는, 스테이지(7)에 지지되어 있는 기판(P)에 대해서, 상술한 도전성 미립자를 포함하는 잉크가 토출된다.
X축 방향 구동축(4)에는 X축 방향 구동 모터(2)가 접속되어 있다. X축 방향 구동 모터(2)는 스텝핑 모터 등이며, 제어 장치(CONT)로부터 X축 방향의 구동 신호가 공급되면, X축 방향 구동축(4)을 회전시킨다. X축 방향 구동축(4)이 회전하면, 액체방울 토출 헤드(1)는 X축 방향으로 이동한다.
Y축 방향 가이드 축(5)은 기대(9)에 대해서 움직이지 않도록 고정되어 있다. 스테이지(7)는, Y축 방향 구동 모터(3)를 구비하고 있다. Y축 방향 구동 모터(3)는 스텝핑 모터 등이며, 제어 장치(CONT)로부터 Y축 방향의 구동 신호가 공급되면, 스테이지(7)를 Y축 방향으로 이동한다.
제어 장치(CONT)는 액체방울 토출 헤드(1)에 액체방울의 토출 제어용 전압을 공급한다. 또한, 제어 장치(CONT)는, X축 방향 구동 모터(2)에 대해서 액체방울 토출 헤드(1)의 X축 방향으로의 이동을 제어하는 구동 펄스 신호를 공급하는 동시에, Y축 방향 구동 모터(3)에 대해서 스테이지(7)의 Y축 방향으로의 이동을 제어하는 구동 펄스 신호를 공급한다.
클리닝 기구(8)는 액체방울 토출 헤드(1)를 클리닝 하는 것으로서, 도시하지 않은 Y축 방향 구동 모터를 구비하고 있다. 이 Y축 방향 구동 모터의 구동에 의해, 클리닝 기구(8)는 Y축 방향 가이드 축(5)을 따라 이동한다. 클리닝 기구(8)의 이동도 제어 장치(CONT)에 의해 제어된다.
히터(15)는 여기에서는 램프 어닐링에 의해 기판(P)을 열처리하는 수단이며, 기판(P) 위에 도포된 잉크에 포함되는 용매의 증발 및 건조를 행한다. 이 히터(15) 전원의 투입 및 차단도 제어 장치(CONT)에 의해 제어된다.
액체방울 토출 장치(IJ)는, 액체방울 토출 헤드(1)와 기판(P)을 지지하는 스테이지(7)를 상대적으로 주사하면서 기판(P)에 대해서 액체방울을 토출한다. 여기서, 이하의 설명에서 Y축 방향을 주사 방향, Y축 방향과 직교하는 X축 방향을 비주사 방향으로 한다. 따라서, 액체방울 토출 헤드(1) 토출 노즐은, 비주사 방향인 X축 방향으로 일정 간격으로 배열하어 설치되어 있다. 또한, 도 1에서는, 액체방울 토출 헤드(1)는, 기판(P)의 진행 방향에 대해 직각으로 배치되어 있지만, 액체방울 토출 헤드(1) 각도를 조정하여, 기판(P)의 진행 방향에 대해서 교차하도록 해도 좋다. 이렇게 하면, 액체방울 토출 헤드(1) 각도를 조정함으로써 노즐 사이의 피치를 조절할 수 있다. 또한, 기판(P)과 노즐면의 거리를 임의로 조절할 수 있게 하여도 좋다.
도 2는 피에조 방식에 의한 액체 재료의 토출 원리를 설명하기 위한 도면이다. 도 2에 있어서, 액체 재료(배선 패턴 형성용 잉크, 기능액)를 수용하는 액체실(21)에 인접하여 피에조 소자(22)가 설치되어 있다. 액체실(21)에는, 액체 재료를 수용하는 재료 탱크를 포함하는 액체 재료 공급계(23)를 통하여 액체 재료가 공급된다. 피에조 소자(22)는 구동 회로(24)에 접속되어 있고, 이 구동 회로(24)를 통하여 피에조 소자(22)로 전압을 인가하고, 피에조 소자(22)를 변형시킴으로써, 액체실(21)이 변형하고, 토출 노즐(25)로부터 액체 재료가 토출된다. 이 경우, 인가전압의 값을 변화시킴으로써 피에조 소자(22)의 왜곡량이 제어된다. 또한, 인가전압의 주파수를 변화시킴으로써 피에조 소자(22)의 왜곡 속도가 제어된다. 피에조 방식에 의한 액체방울 토출은 재료에 열을 가하지 않기 때문에, 재료의 조성에 영향을 주기 어렵다고 하는 이점을 갖는다.
다음으로, 본 발명의 배선 패턴의 형성 방법의 일실시예에 대해서 도 3, 도 4 및 도 5를 참조하면서 설명한다. 도 3은 본 실시예에 따른 배선 패턴의 형성 방법의 일례를 나타내는 플로차트, 도 4 및 도 5는 형성 순서를 나타내는 모식도이다.
도 3에 나타내는 바와 같이, 본 실시예에 따른 배선 패턴의 형성 방법은, 상술한 배선 패턴 형성용 잉크를 기판 위에 배치하고, 기판 위에 도전막 배선 패턴을 형성하는 것으로서, 기판 위에 배선 패턴에 따른 뱅크를 소정 패턴에 형성하는 뱅크 형성 공정(S1)과, 뱅크 사이의 잔사(殘渣)를 제거한 잔사 처리 공정(S2)과, 뱅크에 발액성을 부여하는 발액화 처리 공정(S3)과, 잔사를 제거한 뱅크 사이에 액체방울 토출법에 기초하여 잉크(제 1 액체방울)를 배치하고, 제 1 패턴을 형성하는 재료 배치 공정(제 1 재료 배치 공정)(S4)과, 잉크의 액체 성분의 적어도 일부를 제거하는 중간 건조 공정(S5)과, 소성 공정(S7)을 갖고 있다. 여기서, 중간 건조 공정(S5) 후, 소정의 패턴 묘화가 종료되었는지 여부를 판단하고(스텝(S6)), 패턴 묘화가 종료되면 소성공정(S7)이 행해지고, 한편, 패턴 묘화가 종료되어 있지 않으면 다시 기판 위의 뱅크 사이에 형성된 패턴(제 1 패턴) 위에 잉크(제 2 액체방울)를 배치하는 재료 배치 공정(제 2 재료 배치 공정)(S4)이 행해지고, 먼저 기판 위에 배치되어 있는 잉크 위에 다음 잉크가 배치된다.
이하, 각 공정마다 상세하게 설명한다. 본 실시예에서는 기판(P)으로서 유리 기판이 사용된다.
<뱅크 형성 공정>
우선, 유기 재료 도포 전에 표면 개질 처리로서, 기판(P)에 대해서 HMDS 처리가 실시된다. HMDS 처리는, 헥사 메틸 실라잔((CH3)3SiNHSi(CH3)3 )을 증기(蒸氣)상으로 하여 도포하는 방법이다. 이에 따라, 도 4의 (a)에 나타내는 바와 같이, 뱅크와 기판(P)의 밀착성을 향상시키는 밀착층으로서의 HMDS층(32)이 기판(P) 위에 형성된다.
뱅크는 구획 부재로서 기능하는 부재이며, 뱅크의 형성은 포토리소그래피법이나 인쇄법 등, 임의의 방법으로 행할 수 있다. 예를 들면, 포토리소그래피법을 사용하는 경우는, 스핀 코팅, 스프레이 코팅, 롤 코팅, 다이코팅, 딥 코팅 등 소정 방법으로, 기판(P)의 HMDS층(32) 위에 뱅크의 높이에 맞추어 유기계 감광성 재료(31)를 도포하고, 그 위에 레지스트 층을 도포한다. 또한, 뱅크 형상(배선 패턴)에 맞춰 마스크를 시행하고 레지스트를 노광ㆍ현상함으로써 뱅크 형상에 맞추어 레지스트를 남긴다. 마지막으로 에칭해서 마스크 이외의 부분의 뱅크 재료를 제거한다. 또한, 하층이 무기물 또는 유기물로 기능액에 대해 친액성을 나타내는 재료로, 상층이 유기물로 발액성을 나타내는 재료로 구성된 2층 이상으로 뱅크를 형성해도 좋다. 이에 따라, 도 4의 (b)에 나타내는 바와 같이 배선 패턴 형성 예정 영역의 주변을 둘러싸도록 뱅크(B, B)가 돌출 설치된다.
뱅크를 형성하는 유기 재료로서는, 액체 재료에 대해서 원래 발액성을 나타내는 재료이어도 좋고, 후술하는 바와 같이 플라즈마 처리에 의한 발액화(불소화) 가 가능하고 하지 기판과의 밀착성이 좋고 포토리소그래피에 의한 패터닝하기 쉬운 절연 유기 재료이어도 좋다. 예를 들면, 아크릴 수지, 폴리이미드 수지, 올레핀 수지, 페놀 수지, 멜라민 수지 등의 고분자 재료를 사용할 수 있다.
<잔사(殘渣) 처리 공정>
기판(P) 위에 뱅크(B, B)가 형성되면 불산 처리가 시행된다. 불산 처리는, 예를 들면 2.5%불산 수용액으로 에칭을 시행함으로써 뱅크(B, B) 사이의 HMDS층(32)을 제거하는 처리이다. 불산 처리에서는, 뱅크(B, B)가 마스크로서 기능하고, 뱅크(B, B) 사이에 형성된 홈부(34)의 저부(底部)(35)에 있는 유기물인 HMDS층(32)이 제거된다. 이것에 의해 잔사인 HMDS가 제거된다.
여기서, 불산 처리로는 뱅크(B, B) 사이의 저부(35)의 HMDS(유기물)이 완전하게 제거되지 않는 경우가 있다. 또는, 뱅크(B, B) 사이의 저부(35)에 뱅크 형성 시의 레지스트(유기물)가 남아 있는 경우도 있다. 그래서, 다음으로 뱅크(B, B) 사이의 저부(35)에서의 뱅크 형성 시의 유기물(레지스트나 HMDS)잔사를 제거하기 위해서, 기판(P)에 대해서 잔사 처리를 시행한다.
잔사 처리로서는, 자외선을 조사함으로써 잔사 처리를 하는 자외선(UV) 조사 처리나 대기 분위기 중에서 산소를 처리 가스로 하는 O2 플라즈마 처리 등을 선택할 수 있다. 여기에서는 O2 플라즈마 처리를 실시한다.
O2 플라즈마 처리는, 기판(P)에 대해서 플라즈마 방전 전극으로부터 플라즈마 상태의 산소를 조사한다. O2 플라즈마 처리의 조건의 일례로서, 예를 들면 플라 즈마 파워가 5O∼1OOOW, 산소 가스 유량이 50∼100mL/min, 플라즈마 방전 전극에 대한 기판(1)의 상대 이동 속도가 0.5∼10mm/sec, 기판 온도가 70∼90℃이다.
그리고, 기판(P)이 유리 기판인 경우, 그 표면은 배선 패턴 형성용 재료에 대해서 친액성을 갖고 있지만, 본 실시예와 같이 잔사 처리를 위해서 O2 플라즈마 처리나 자외선 조사 처리를 가함으로써, 뱅크(B, B) 사이에서 노출되는 기판(P) 표면(저부(35))의 친액성을 높일 수 있다. 여기서, 뱅크 사이의 저부(35) 잉크에 대한 접촉각이 15도 이하가 되도록, O2 플라즈마 처리나 자외선 조사 처리가 행해지는 것이 바람직하다.
또한, 이 O2 플라즈마 처리를 예를 들면 유기 EL 장치에서의 전극에 대해서 행함으로써 이 전극의 일 함수를 조정할 수 있다.
또한, 여기에서는 잔사 처리의 일부로서 불산 처리를 행하도록 설명했지만, O2 플라즈마 처리 또는 자외선 조사 처리에 의해 뱅크 사이의 저부(35) 잔사를 충분히 제거할 수 있는 경우는, 불산 처리는 행하지 않아도 좋다. 또한, 여기에서는 잔사 처리로서 O2 플라즈마 처리 또는 자외선 조사 처리 중 어느 한 쪽을 행하도록 설명했지만, 물론 O2 플라즈마 처리와 자외선 조사 처리를 조합해도 좋다.
<발액화 처리 공정>
계속하여, 뱅크(B)에 대해 발액화 처리를 행하고, 그 표면에 발액성을 부여한다. 발액화 처리로서는, 예를 들면 대기 분위기 중에서 테트라 플루오로 메탄을 처리 가스로 하는 플라즈마 처리법(CF4 플라즈마 처리법)을 채용할 수 있다. CF4 플라즈마 처리의 조건은, 예를 들면 플라즈마 파워가 50∼100OW, 4불화 탄소 가스 유량이 50∼10OmL/min, 플라즈마 방전 전극에 대한 기체(基體) 반송 속도가 0.5∼1020mm/sec, 기체 온도가 70∼90℃가 된다. 또한, 처리 가스로서는, 테트라 플루오로 메탄(4불화 탄소)에 한정하지 않고, 다른 플루오로 카본계의 가스를 사용할 수도 있다.
이러한 발액화 처리를 행함으로써, 뱅크(B, B)에는 이것을 구성하는 수지 중에 불소기가 도입되고, 뱅크(B, B)에 대해서 높은 발액성이 부여된다. 또한, 상술한 친액화 처리로서의 O2 플라즈마 처리는, 뱅크(B)의 형성 전에 행해도 좋지만, 아크릴 수지나 폴리이미드 수지 등은, O2 플라즈마에 의한 사전 처리가 이루어진 편이 보다 불소화(발액화)되기 쉽다는 성질이 있기 때문에 뱅크(B)를 형성한 후에 O2 플라즈마 처리하는 것이 바람직하다.
또한, 뱅크(B, B)에 대한 발액화 처리에 의해, 먼저 친액화 처리한 뱅크 사이의 기판(P) 노출부에 대해 다소는 영향이 있는 것으로, 특히 기판(P)이 유리 등으로부터 이루어지는 경우에는, 발액화 처리에 의한 불소기의 도입이 일어나지 않기 때문에, 기판(P)은 그 친액성, 즉 습윤성이 실질상 손상되는 일은 없다. 또한, 뱅크(B, B)에 대해서는, 발액성을 갖는 재료(예를 들면 불소기를 갖는 수지 재료)에 의해서 형성함으로써 그 발액 처리를 생략하도록 해도 좋다.
<제 1 재료 배치 공정>
다음으로, 액체방울 토출 장치(IJ)에 의한 액체방울 토출법을 사용하여, 배선 패턴 형성용 잉크의 액체방울(제 1 액체방울)이 기판(P) 위의 뱅크(B, B) 사이에 배치된다. 또한, 여기에서는 기능액(배선 패턴용 잉크)으로서, 도전성 미립자를 용매(분산매)에 분산시킨 분산액을 토출한다. 여기서 사용되는 도전성 미립자는 금, 은, 동, 팔라듐, 니켈 중 어느 것을 함유하는 금속 미립자 외에, 도전성 폴리머나 초전도체의 미립자 등이 사용된다. 재료 배치 공정에서는, 도 4의 (c)에 나타낸 바와 같이, 액체방울 토출 헤드(1)로부터 배선 패턴 형성용 재료를 포함하는 잉크를 액체방울로 해서 토출한다. 토출된 액체방울은, 도 4의 (d)에 나타내는 바와 같이, 기판(P) 위의 뱅크(B, B) 사이의 홈부(34)에 배치된다. 액체방울 토출의 조건으로서는, 예를 들면 잉크 중량 4ng/dot, 잉크 속도(토출 속도) 5∼7m/sec로 행 할 수 있다. 또한, 액체방울을 토출하는 분위기는, 온도 60℃이하, 습도80%이하에 설정되어 있는 것이 바람직하다. 이에 따라, 액체방울 토출 헤드(1)의 토출 노즐이 막힘없이 안정된 액체방울 토출을 행할 수 있다.
이 때, 액체방울이 토출되는 배선 패턴 형성 예정 영역(즉 홈부(34))는 뱅크(B, B)에 둘러싸여 있으므로, 액체방울이 소정 위치 이외로 확장되는 것을 저지할 수 있다. 또한, 뱅크(B, B)에는 발액성이 부여되어 있기 때문에, 토출된 액체방울의 일부가 뱅크(B) 위에 놓여도, 뱅크 표면이 발액성으로 되어 있음으로써 뱅크(B)로부터 튕겨져, 뱅크 사이의 홈부(34)에 흘러 떨어지게 된다. 또한, 기판(P)이 노출되어 있는 홈부(34)의 저부(35)는 친액성을 부여받고 있기 때문에 토출된 액체방울이 저부(35)에서 보다 확장되기 쉽게 되고, 이것에 의해 잉크는 소 정 위치 내로 균일하게 배치된다.
<중간 건조 공정>
기판(P)에 액체방울을 토출한 후, 액체 성분인 분산매의 제거 및 막 두께 확보를 위해 건조 처리를 한다. 건조 처리는, 예를 들면 기판(P)을 가열하는 통상의 핫플레이트, 전기로 등에 의한 가열 처리에 의해 행할 수 있다. 본 실시예에서는, 예를 들면 180℃로 가열을 60분간 정도, 또는 80℃로 가열을 5분간 정도 한다. 건조 처리하는 분위기는 대기 중 또는 대기 중이 아니라도 좋다. 예를 들면, 질소(N2) 분위기하에서 행해도 좋다. 또는, 램프 어닐링에 의한 광조사 처리에 의해 할 수도 있다. 램프 어닐링에 사용하는 빛의 광원으로서는, 특별히 한정되지 않지만 적외선램프, 크세논램프, YAG 레이저, 아르곤 레이저, 탄산가스 레이저, XeF, XeC1, XeBr, KrF, KrC1, ArF, ArC1 등의 엑시머 레이저 등을 광원으로 사용할 수 있다. 이들 광원은 일반적으로는, 출력 10W이상 5000W이하의 범위의 것이 사용되지만, 본 실시예에서는 10OW이상 100OW이하의 범위로 충분하다. 또한, 이 중간 건조 공정에 의해 분산매의 적어도 일부가 제거되고, 도 5의 (a)에 나타내는 바와 같이, 그 표면이 박막화된 잉크로 이루어지는 막 패턴이 형성된다.
또한, 건조 조건에 의해서는, 기판(P) 위에 배치된 기능액(막 패턴)을 다공체(多孔體)로 변환할 수 있다. 예를 들면, 120℃가열을 5분간 정도, 또는 180℃가열을 60분간 정도 함으로써, 기판(P) 위에 배치된 기능액을 건조시키고, 제 1 층째의 막 패턴으로서 다공체로 변환할 수 있다. 기판(P) 위에 형성되는 제 1 층째로 서의 막 패턴을 다공체로 함으로써, 다음 제 2 재료 배치 공정에서 배치하는 액체방울(제 2 액체방울)은 기판(P) 위에 배치되어 있는 상기 다공체에 스며들기 때문에, 뱅크(B, B) 사이에 양호하게 배치된다.
<제 2 재료 배치 공정>
기판(P) 위의 잉크에 대해서 건조 처리를 행하면, 도 5의 (b)에 나타내는 바와 같이, 이 기판(P) 위의 잉크(막 패턴) 위에 다음 잉크의 액체방울(제 2 액체방울)이 배치된다. 액체방울 토출 헤드(1)로부터 토출된 잉크의 액체방울은, 기판(P) 위의 막 패턴 위에서 습윤 확장된다. 여기서, 상술한 것처럼, 제 1 층째의 막 패턴을 다공체로 함으로써, 이 다공체는 수용막으로서의 기능을 가지기 때문에, 다음에 배치하는 액체방울(제 2 액체방울)은, 상기 다공체로 스며들어, 뱅크(B, B) 사이에 양호하게 배치된다.
또한, 제 1 층째의 막 패턴을 다공체로 변환하지 않아도 좋다. 이 때, 기판(P) 위의 막 패턴의 표면은 토출된 액체방울에 의해 재용해(再溶解)된다. 이에 따라, 토출된 액체방울은 막 패턴 위에서 양호하게 습윤 확장된다. 그리고, 중간 건조 공정과 재료 배치 공정을 반복함으로써, 도 5의 (c)에 나타내는 바와 같이, 잉크의 액체방울이 복수층 적층되고, 막 두께의 두꺼운 배선 패턴(박막 패턴)(33)이 형성된다. 또한, 제 1 층째의 막 패턴을 다공체로 함으로써 치밀(緻密)성이 높은 배선 패턴(막 패턴)(33)이 형성된다.
<소성공정>
토출 공정 후의 건조막은, 미립자 사이의 전기적 접촉을 좋게 하기 위해서 분산매를 완전히 제거할 필요가 있다. 또한, 도전성 미립자의 표면에 분산성을 향상시키기 위해서 유기물 등의 코팅재가 코팅되어 있는 경우에는, 이 코팅재도 제거할 필요가 있다. 그 때문에, 토출 공정 후의 기판에는 열처리 및/또는 광처리가 시행된다.
열처리 및/또는 광처리는 통상 대기 중에서 행해지지만, 필요에 따라서 질소, 아르곤, 헬륨 등의 불활성 가스 분위기 중에서 행할 수도 있다. 열처리 및/또는 광처리의 처리 온도는, 분산매의 비점(沸點)(증기압), 분위기 가스의 종류와 압력, 미립자의 분산성이나 산화성 등의 열적 거동, 코팅재의 유무와 양, 기재의 내열 온도 등을 고려해서 적절히 결정된다. 예를 들면, 유기물로 이루어지는 코팅재를 제거하기 위해서는, 약 300℃에서 소성하는 것이 필요하다. 또한, 플라스틱 등의 기판을 사용하는 경우에는, 실온 이상 100℃이하로 행하는 것이 바람직하다. 이상의 공정에 의해 토출 공정 후의 건조막은 미립자 사이의 전기적 접촉이 확보되고, 도 5의 (d)에 나타내는 바와 같이 도전성 막으로 변환된다.
그런데, 잉크의 액체방울을 복수층 적층할 때에 즈음하여, 잉크의 액체방울을 기판(P) 위에 토출한 후, 중간 건조 처리를 가한 후, 다음 액체방울을 기판(P) 위에 토출하기 전에 뱅크(B)에 발액성을 부여하는 발액화 처리를 재차 행할 수 있다. 제 1 재료 배치 공정으로 토출된 잉크의 액체방울이 뱅크(B)의, 예를 들면 표면 등에 닿으면 그 부분의 발액성이 저하할 가능성이 생기지만, 제 2 재료 배치 공정을 행하기 전에 발액화 처리를 재차 함으로써 뱅크(B)는 발액성을 갖게 되고, 이에 따라 제 2 재료 배치 공정에서 토출된 잉크의 액체방울은 뱅크(B) 상면에 놓여 져도 홈부(34) 내로 원활하게 흘러 떨어진다.
또한, 여기에서는, 제 1 재료 배치 공정에서 사용한 기능액과 제 2 재료 배치 공정에서 사용한 기능액은 동일 재료로 이루어지도록 설명했지만, 서로 다른 재료이어도 좋다. 예를 들면, 제 1 재료 배치 공정에서는, 망간 등을 함유하는 기능액을 배치하고, 제 2 재료 배치 공정에서는 은 등을 함유하는 기능액을 배치함으로써, 망간층을 은과 기판의 밀착층으로서 사용할 수 있다.
또한, 소성 공정 후, 기판(P) 위에 존재하는 뱅크(B, B)를 애싱 박리 처리에 의해 제거할 수 있다. 애싱처리로서는 플라즈마 애싱이나 오존 애싱 등을 채용할 수 있다. 플라즈마 애싱은, 플라즈마화한 산소 가스 등의 가스와 뱅크(레지스트)를 반응시켜, 뱅크를 기화시켜서 박리ㆍ제거하는 것이다. 뱅크는 탄소, 산소, 수소로 구성되는 고체 물질이며, 이것이 산소 플라즈마와 화학 반응함으로써 CO2, H2O, O2로 되고, 모두 기체로서 박리할 수 있다. 한편, 오존 애싱의 기본 원리는 플라즈마 애싱과 동일하고, O3(오존)을 분해하여 반응성 가스의 O*(활성 산소)로 바꿔, 이 O*와 뱅크를 반응시킨다. O*와 반응한 뱅크는 C02, H2O, O2로 되어, 모두 기체로서 박리된다. 기판(P)에 대해서 애싱 박리 처리를 가함으로써, 기판(P)으로부터 뱅크가 제거된다.
이상 설명한 것처럼, 뱅크 사이의 홈부에 잉크의 액체방울을 2회 이상 토출하여 배선 패턴을 형성할 때, 2회째 이후의 토출 시에는, 그 전에 기판 위에 배치 한 잉크를 건조하고서, 다음 잉크 토출을 하도록 했으므로, 다음 잉크의 액체방울은, 중간 건조 공정(S5)에 의해 그 표면을 막화되어 있는 기판 위의 막 패턴(잉크)위에 원활하게 배치된다. 또한, 이 처리를 복수회 반복함으로써, 배선 패턴의 후막화를 원활하게 실현할 수 있고 원하는 막 두께를 얻을 수 있다.
또한, 상기 실시예에서는, 제 1 및 제 2 재료 배치 공정에 의해 기판 위의 뱅크 사이에 기능액을 배치하도록 설명했지만, 물론 제 1, 제 2 재료 배치 공정과는 다른 제 3 재료 배치 공정을 포함하는 임의의 복수회의 재료 배치 공정에 의해 기능액을 순차 적층해도 좋다. 이 경우, 중간 건조 공정을, 복수의 재료 배치 공정 중 임의의 재료 배치 공정의 사이에 마련하는 구성으로 할 수 있다.
또한, 상술한 것처럼, 기판(P) 위에 설치된 막 패턴(하층)을 다공체로 함으로써, 토출 헤드(1)로부터 토출된 기능액은 기판(P) 위의 다공체(하층)로 스며들어가므로, 기능액(막 패턴)을 복수 적층할 때, 그 적층시의 액체방울 토출량을 서서히 많게 해도 좋다.
또한, 제 1 층째를 유기 은화합물로 형성하고, 제 2 층째(상층)를 은미립자로 형성해도 좋다. 또한, 제 1 층째를 은미립자로 형성하고, 제 2층 째를 유기 은화합물로 형성해도 좋다. 또한, 각층을 형성하기 위해서 기판(P) 위에 기능액을 배치할 때, 예를 들면 제 1층째를 형성하기 위한 기능액을 디스펜서를 사용해서 배치하고, 제 2층째를 형성하기 위한 기능액을 잉크젯 헤드를 사용해서 배치하도록 해도 좋다.
또한, 상기 실시예에서는, 중간 건조 공정을, 복수회의 재료 배치 공정 사이 에 행하도록 설명했지만, 재료 배치 공정과 병행하여 행하도록 해도 좋다. 예를 들면, 기판(P)을 가열 장치(핫플레이트 등)로 가열하면서 기판(P) 위에 액체방울을 배치해도 좋고, 광(光)을 조사하면서 액체방울을 배치하도록 해도 좋다. 이렇게 함으로써, 박막 패턴의 후막화를 원활하게 실현할 수도 있다. 또한, 액체방울을 배치하면서의 중간 건조 공정은, 복수회의 재료 배치 공정 중 모든 재료 배치 공정과 병행하여 행해도 좋고, 선택된 소정의 재료 배치 공정과 병행하여 행해도 좋다.
또한, 상기 실시예에 있어서의 기능액은, 도전성 미립자를 분산매에 분산한 것으로서 설명했지만, 예를 들면 유기 은화합물 등의 도전성 재료를 디에틸렌 글리콜 디에틸에테르 등의 용매(분산매)에 분산한 것을 기능액으로서 사용할 수 있다. 이 경우, 상기 소성 공정에서 기판 위에 토출 뒤의 기능액(유기 은화합물)에 대해서, 도전성을 얻기 위해서 열처리 또는 광처리를 행하고 유기 은화합물의 유기분을 제거하고 은입자를 잔류시킨다. 예를 들면, 유기 은화합물의 유기분을 제거하려면, 약 200℃로 소성한다. 이에 따라, 토출 공정 후의 건조막은 미립자 사이의 전기적 접촉이 확보되고 도전성막으로 변환된다.
<전기 광학 장치>
본 발명의 전기 광학 장치의 일례인 액정 표시 장치에 대해서 설명한다. 도 6은 본 발명에 따른 액정 표시 장치에 대해서, 각구성 요소와 함께 나타내는 대향 기판측에서 본 평면도이며, 도 7은 도 6의 H-H'선을 따르는 단면도이다. 도 8은 액정 표시 장치의 화상 표시 영역에 있어서 매트릭스 형상으로 형성된 복수의 화소에 있어서의 각종 소자, 배선 등의 등가 회로도이며, 도 9는 액정 표시 장치의 부 분 확대 단면도이다. 또한, 이하의 설명에 사용한 각 도면에 있어서는, 각 층이나 각 부재를 도면으로 인식 가능한 정도의 크기로 하기 위해, 각 층이나 각 부재마다 축척을 달리 하도록 했다.
도 6 및 도 7에 있어서, 본 실시예의 액정 표시 장치(전기 광학 장치)(100)는, 쌍을 이루는 TFT 어레이 기판(10)과 대향 기판(20)이 광경화성의 밀봉재인 실링재(52)에 의해서 접합되고, 이 실링재(52)에 의해서 구획된 영역 내에 액정(50)이 봉입, 유지되어 있다. 실링재(52)는, 기판면 내의 영역에서 닫힌 플레임 형상으로 형성되어 있다.
실링재(52)의 형성 영역의 내측 영역에는, 차광성 재료로 이루어지는 주변 차광 부재(53)가 형성되어 있다. 실링재(52) 외측의 영역에는, 데이터선 구동 회로(201) 및 실장 단자(202)가 TFT 어레이 기판(10)의 한 변을 따라 형성되어 있고, 이 한 변에 인접하는 2변을 따라 주사선 구동 회로(204)가 형성되어 있다. TFT 어레이 기판(10)의 나머지 한 변에는, 화상 표시 영역의 양측에 설치된 주사선 구동 회로(204)의 사이를 접속하기 위한 복수의 배선(205)이 설치되어 있다. 또한, 대향 기판(20)의 코너부의 적어도 1개소에 있어서는, TFT 어레이 기판(10)과 대향 기판(20) 사이에서 전기적 도통을 취하기 위한 기판간 도통재(206)가 배열 설치되어 있다.
또한, 데이터선 구동 회로(201) 및 주사선 구동 회로(204)를 TFT 어레이 기판(10) 위에 형성하는 대신에, 예를 들면, 구동용 LSI가 실장된 TAB(Tape Automated Bonding)기판과 TFT 어레이 기판(10)의 주변부에 형성된 단자 그룹을 이 방성 도전막을 통하여 전기적 및 기계적으로 접속하게 해도 좋다. 또한, 액정 표시 장치(100)에 있어서는, 사용하는 액정(50)의 종류, 즉, TN(Twisted Nematic)모드, STN(Super Twisted Nematic)모드 등의 동작 모드나, 노멀리 화이트 모드/노멀리 블랙 모드 별에 따라, 위상차판, 편광판 등이 소정 방향으로 배치되지만, 여기에서는 도시를 생략한다. 또한, 액정 표시 장치(100)를 컬러 표시용으로서 구성하는 경우에는, 대향 기판(20)에 있어서, TFT 어레이 기판(10)의 후술하는 각 화소 전극에 대향하는 영역에, 예를 들면 적(R), 녹(G), 청(B)의 컬러 필터를 그 보호막과 함께 형성한다.
이러한 구조를 갖는 액정 표시 장치(100)의 화상 표시 영역에서는, 도 8에 나타내는 바와 같이, 복수의 화소(1OOa)가 매트릭스 형상으로 구성되어 있는 동시에, 이들 화소(1O0a)의 각각에는, 화소 스위칭용 TFT(스위칭 소자)(30)가 형성되어 있고, 화소 신호(S1, S2, …, Sn)를 공급하는 데이터선(6a)이 TFT(30)의 소스에 전기적으로 접속되어 있다. 데이터선(6a)에 기입하는 화소 신호(S1, S2, …, Sn)는, 이 순서로 선순차로 공급해도 좋고, 서로 인접한 복수의 데이터선(6a)끼리에 대해서, 그룹마다 공급하도록 해도 좋다. 또한, TFT(30)의 게이트에는 주사선(3a)이 전기적으로 접속되어 있고, 소정의 타이밍으로써 주사선(3a)에 펄스적으로 주사 신호(G1, G2, …, Gm)를 이 순서로 선순차로 인가하도록 구성되어 있다.
화소 전극(19)은 TFT(30)의 드레인에 전기적으로 접속 되고 있어, 스위칭 소자인 TFT(30)를 일정 기간만 온 상태로 함으로써, 데이터선(6a)으로부터 공급되는 화소 신호(S1, S2, …, Sn)를 각 화소에 소정의 타이밍으로 기록한다. 이와 같이 하여 화소 전극(19)을 통하여 액정에 기록된 소정 레벨의 화소 신호(S1, S2, …, Sn)는 도 7에 나타내는 대향 기판(20)의 대향 전극(121) 사이에서 일정 기간 유지된다. 또한, 유지된 화소 신호(S1, S2, …, Sn)가 리크 하는 것을 방지하기 위해서 화소 전극(19)과 대향 전극(121) 사이에 형성되는 액정 용량과 병렬로 축적 용량(60)이 부가되어 있다. 예를 들면, 화소 전극(19)의 전압은 소스 전압이 인가된 시간보다도 3자리수나 긴 시간만큼 축적 용량(60)에 의해 유지된다. 이에 따라, 전하의 유지 특성은 개선되고 콘트라스트비가 높은 액정 표시 장치(100)를 실현할 수 있다.
도 9는 보텀 게이트형 TFT(30)를 갖는 액정 표시 장치(100)의 부분 확대 단면도로서, TFT 어레이 기판(10)을 구성하는 유리 기판(P)에는, 상기 실시예의 배선 패턴의 형성 방법에 의해 게이트 배선(61)이 유리 기판(P) 위의 뱅크(B, B) 사이에 형성되어 있다.
게이트 배선(61) 위에는, SiNx로 이루어지는 게이트 절연막(62)을 통하여 어모퍼스 실리콘(a-Si)층으로 이루어지는 반도체층(63)이 적층되어 있다. 이 게이트 배선 부분에 대향하는 반도체층(63) 부분이 채널 영역으로 되어 있다. 반도체층(63) 위에는, 옴(ohmic) 접합을 얻기 위한, 예를 들면 n+형 a-Si층으로 이루어지는 접합층(64a 및 64b)이 적층되어 있고, 채널 영역의 중앙부에서의 반도체층(63) 위에는, 채널을 보호하기 위한 SiNx로 이루어지는 절연성의 에칭스톱막(65)이 형성되어 있다. 또한, 이들 게이트 절연막(62), 반도체층(63) 및 에칭스톱막(65)은 증착(CVD) 후에 레지스트 도포, 감광ㆍ현상, 포토에칭을 실시함 으로써 도시한 바와 같이 패터닝된다.
또한, 접합층(64a, 64b) 및 ITO로 이루어지는 화소 전극(19)도 이와 같이 성막하는 동시에 포토에칭을 실시함으로써, 도시한 바와 같이 패터닝된다. 또한, 화소 전극(19), 게이트 절연막(62) 및 에칭스톱막(65) 위에 각각 뱅크(66…)를 돌출 설치하고, 이것들 뱅크(66…) 사이에 상술한 액체방울 토출 장치(IJ)를 사용하여, 은화합물의 액체방울을 토출함으로써 소스선, 드레인선을 형성할 수 있다.
또한, 상기 실시예에서는 TFT(30)를 액정 표시 장치(100)의 구동을 위한 스위칭 소자로서 사용하는 구성으로 했지만, 액정 표시 장치 이외에도 예를 들면 유기 EL(전계 발광)표시 디바이스에 응용이 가능하다. 유기 EL 표시 디바이스는, 형광성의 무기 및 유기 화합물을 포함하는 박막을, 음극과 양극사이에 낀 구성을 갖고, 상기 박막에 전자 및 정공(홀)을 주입하고 여기시킴으로써 여기자(엑시톤)를 생성시키고, 이 엑시톤이 재결합할 때의 빛의 방출(형광ㆍ인광)을 사용하여 발광시키는 소자이다. 또한, 상기의 TFT(30)를 갖는 기판 위에, 유기 EL 표시 소자에 사용되는 형광성 재료 중, 적, 녹 및 청의 각 발광색을 나타내는 재료 즉 발광층 형성 재료 및 정공 주입/전자 수송층을 형성하는 재료를 잉크로 하고, 각각을 패터닝함으로써, 자발광 풀 컬러 EL 디바이스를 제조할 수 있다. 본 발명에서의 디바이스(전기 광학 장치)의 범위에는 이러한 유기 EL 디바이스도 포함하는 것이다.
도 10은, 상기 액체방울 토출 장치(IJ)에 의해 일부의 구성 요소가 제조된 유기 EL 장치의 측단면도이다. 도 10을 참조하면서, 유기 EL 장치의 개략 구성을 설명한다.
도 10에 있어서, 유기 EL 장치(401)는 기판(411), 회로 소자부(421), 화소 전극(431), 뱅크부(441), 발광 소자(451), 음극(461)(대향 전극) 및 밀봉 기판(471)으로 구성된 유기 EL 소자(402)에, 가요성 기판(도시 생략)의 배선 및 구동 IC(도시 생략)를 접속한 것이다. 회로 소자부(421)는 액티브 소자인 TFT(60)가 기판(411) 위에 형성되고, 복수의 화소 전극(431)이 회로 소자부(421) 상에 정렬해서 구성된 것이다. 또한, TFT(60)를 구성하는 게이트 배선(61)이, 상술한 실시예의 배선 패턴의 형성 방법에 의해 형성되어 있다.
각 화소 전극(431) 사이에는 뱅크부(441)가 격자 모양으로 형성되어 있고, 뱅크부(441)에 의해 생긴 오목부 개구(444)에, 발광 소자(451)가 형성되어 있다. 또한, 발광 소자(451)는, 적색의 발광 소자와 녹색의 발광 소자와 청색의 발광을 하는 소자로 이루어져 있고, 이에 따라 유기 EL 장치(401)는, 풀 컬러 표시를 실현하는 것으로 되어 있다. 음극(461)은, 뱅크부(441) 및 발광 소자(451)의 상부 전면에 형성되고, 음극(461) 위에는 밀봉용 기판(471)이 적층되어 있다.
유기 EL 소자를 포함하는 유기 EL 장치(401)의 제조 과정은, 뱅크부(441)를 형성하는 뱅크부 형성 공정과, 발광 소자(451)를 적절히 형성하기 위한 플라즈마 처리 공정과, 발광 소자(451)를 형성하는 발광 소자 형성 공정과, 음극(461)을 형성하는 대향 전극 형성 공정과, 밀봉용 기판(471)을 음극(461) 위에 적층해 밀봉하는 밀봉 공정을 구비하고 있다.
발광 소자 형성 공정은, 오목부 개구(444), 즉 화소 전극(431) 위에 정공 주입층(452) 및 발광층(453)을 형성함으로써 발광 소자(451)를 형성하는 것으로, 정 공 주입층 형성 공정과 발광층 형성 공정을 구비하고 있다. 또한, 정공 주입층 형성 공정은, 정공 주입층(452)을 형성하기 위한 액상체 재료를 각 화소 전극(431) 위에 토출하는 제 1 토출 공정과, 토출된 액상체 재료를 건조시켜 정공 주입층(452)을 형성하는 제 1건조 공정을 갖고 있다. 또한, 발광층 형성 공정은 발광층(453)을 형성하기 위한 액상체 재료를 정공 주입층(452)위에 토출하는 제 2 토출 공정과, 토출된 액상체 재료를 건조시켜 발광층(453)을 형성하는 제 2 건조 공정을 갖고 있다. 또한, 발광층(453)은, 전술한 것처럼 적, 녹, 청의 3색에 대응하는 재료에 의해서 3종류가 형성되게 되어 있고, 따라서 상기의 제 2 토출 공정은, 3종류의 재료를 각각에 토출하기 위해서 3개의 공정으로 되어 있다.
이 발광 소자 형성 공정에 있어서, 정공 주입층 형성 공정에서의 제 1 토출 공정과, 발광층 형성 공정에서의 제 2 토출 공정에서 상기의 액체방울 토출 장치(IJ)를 사용할 수 있다.
또한, 본 발명에 따른 디바이스(전기 광학 장치)로서는, 상기 외에, PDP(플라즈마 디스플레이 패널)나, 기판 위에 형성된 소면적의 박막면에 평행하게 전류를 흘림으로써, 전자 방출이 생기는 현상을 사용하는 표면 전도형 전자 방출 소자 등에도 적용 가능하다.
다음으로, 본 발명의 막 패턴의 형성 방법에 의해서 형성되는 막 패턴을, 플라즈마형 표시 장치에 적용한 예에 대해서 설명한다.
도 11은, 본 실시예의 플라즈마형 표시 장치(500)의 분해 사시도를 나타내고 있다.
플라즈마형 표시 장치(500)는, 서로 대향하여 배치된 기판(501, 502) 및 이들 사이에 형성되는 방전 표시부(510)를 포함하여 구성된다.
방전 표시부(510)는, 복수의 방전실(516)이 집합된 것이다. 복수의 방전실(516) 중, 적색 방전실(516)(R), 녹색 방전실(516)(G), 청색 방전실(516)(B)의 3개의 방전실(516)이 쌍이 되어 1화소를 구성하도록 배치되어 있다.
기판(501) 상면에는 소정 간격으로 스트라이프 형상으로 어드레스 전극(511)이 형성되고, 어드레스 전극(511)과 기판(501) 상면을 덮도록 유전체(誘電體)층(519)이 형성되어 있다. 유전체층(519) 위에는, 어드레스 전극(511, 511) 사이에 위치하고 또한 각 어드레스 전극(511)을 따르도록 격벽(515)이 형성되어 있다. 격벽(515)은, 어드레스 전극(511)의 폭 방향 좌우 양측에 인접하는 격벽과, 어드레스 전극(511)과 직교하는 방향으로 연장 하여 설치된 격벽을 포함한다. 또한, 격벽(515)에 의해서 구획된 직사각형 형상의 영역에 대응해서 방전실(516)이 형성되어 있다.
또한, 격벽(515)에 의해서 구획되는 직사각형 형상의 영역의 내측에는 형광체(517)가 배치되어 있다. 형광체(517)는 적, 녹, 청의 어느 것인가의 형광을 발광하는 것으로, 적색 방전실(516)(R)의 바닥부에는 적색 형광체(517)(R)가, 녹색 방전실(516)(G)의 바닥부에는 초록색 형광체(517)(G)가, 청색 방전실(516)(B)의 바닥부에는 청색 형광체(517)(B)가 각각 배치되어 있다.
한편, 기판(502)에는, 앞의 어드레스 전극(511)과 직교하는 방향으로 복수의 표시 전극(512)이 스트라이프 형상으로 소정의 간격으로 형성되어 있다. 또한, 이 들을 덮도록 유전체 층(513) 및 MgO 등으로 이루어지는 보호막(514)이 형성되어 있다.
기판(501)과 기판(502)은, 상기 어드레스 전극(511…)과 표시 전극(512…)을 서로 직교하도록 대향시켜 서로 접합되어 있다.
상기 어드레스 전극(511)과 표시 전극(512)은 도시하지 않은 교류 전원에 접속되어 있다. 각 전극으로 통전함으로써 방전 표시부(510)에서 형광체(517)가 여기 발광하고, 컬러 표시가 가능해진다.
본 실시예에서는, 상기 어드레스 전극(511) 및 표시 전극(512)이 각각 상술한 배선 패턴 형성 방법에 근거하여 형성되어 있기 때문에, 소형ㆍ박형화가 실현되고, 단선 등의 불량이 생기지 않는 고품질의 플라즈마형 표시 장치를 얻을 수 있다.
또한, 상술한 실시예에서는, 본 발명에 따른 패턴 형성 방법을 사용하여, TFT(박막 트랜지스터)의 게이트 배선을 형성하고 있지만, 소스 전극, 드레인 전극, 화소 전극 등의 다른 구성 요소를 제조하는 것도 가능하다. 이하, TFT를 제조하는 방법에 대해서 도 12∼도 15를 참조하면서 설명한다.
도 12에 나타내는 바와 같이, 우선 세정한 유리 기판(610) 상면에, 1화소 피치의 1/20∼1/10의 홈(611a)을 설치하기 위한 제 1층째의 뱅크(611)가 포토리소그래피법에 의거해 형성된다. 이 뱅크(611)로서는, 형성 후에 광투과성과 발액성을 구비할 필요가 있고, 그 소재로서는 아크릴 수지, 폴리이미드 수지, 올레핀 수지, 멜라민 수지 등의 고분자 재료 외에 폴리실라잔 등의 무기계의 재료가 매우 적합하 게 사용된다.
이 형성 후의 뱅크(611)에 발액성을 갖게 하기 위해서, CF4 플라즈마 처리 등(불소 성분을 갖는 가스를 사용한 플라즈마 처리)을 시행할 필요가 있지만, 대신에 뱅크(611)의 소재 자체에 미리 발액 성분(불소기 등)을 충전해 두어도 좋다. 이 경우에는, CF4 플라즈마 처리 등을 생략할 수 있다.
이상과 같이 하여 발액화된 뱅크(611)의, 토출 잉크에 대한 접촉각으로서는 40˚이상, 그리고 유리면의 접촉각으로서는 10˚이하를 확보하는 것이 바람직하다. 즉, 본 발명자들이 시험에 의해 확인한 결과, 예를 들면 도전성 미립자(테트라 데칸 용매)에 대한 처리 뒤의 접촉각은, 뱅크(611)의 소재로서 아크릴 수지계를 채용한 경우에는 약 54.0˚(미처리의 경우에는 10˚이하)를 확보할 수 있다. 또한, 이들 접촉각은, 플라즈마 파워 550W 하에서, 4불화 메탄가스를 0.1L/min으로 공급하는 처리 조건하에서 얻은 것이다.
상기 제 1층째의 뱅크 형성 공정에 계속되는 게이트 주사 전극 형성 공정(제 1번째의 도전성 패턴 형성 공정)에서는, 뱅크(611)로 구획된 묘화 영역인 상기 홈(611a) 내를 채우도록 도전성 재료를 포함하는 액체방울을 잉크젯법으로 토출함으로써 게이트 주사 전극(612)을 형성한다. 또한, 게이트 주사 전극(612)을 형성할 때, 본 발명에 따른 패턴의 형성 방법이 적용된다.
이 때의 도전성 재료로서는 Ag, Al, Au, Cu, 팔라듐, Ni, W-Si, 도전성 폴리머 등이 매우 적합하게 채용 가능하다. 이와 같이 하여 형성된 게이트 주사 전극(612)은, 뱅크(611)에 충분한 발액성이 미리 부여되어 있으므로, 홈(611a)으로부터는 밀려 나오지 않고 미세한 배선 패턴을 형성하는 것이 가능해지고 있다.
이상의 공정에 의해, 기판(610) 위에는, 뱅크(611)와 게이트 주사 전극(612)으로 이루어지는 평탄한 상면을 구비한 제 1 도전층 A1이 형성된다.
또한, 홈(611a) 내에서의 양호한 토출 결과를 얻기 위해서는, 도 12에 나타내는 바와 같이, 이 홈(611a)의 형상으로서 준 테이퍼(토출원을 향하여 개방하는 방향의 테이퍼 형상)를 채용하는 것이 바람직하다. 이에 따라, 토출된 액체방울을 충분히 깊숙하게 들어가게 하는 것이 가능해진다.
다음으로, 도 13에 나타내는 바와 같이 플라즈마 CVD 법에 의해 게이트 절연막(613), 활성층(621), 콘택트층(609)의 연속 성막을 행한다. 게이트 절연막(613)으로서 질화 실리콘 막, 활성층(621)으로서 어모퍼스 실리콘 막, 콘택트층(609)로서 n+ 실리콘 막을 원료 가스와 플라즈마 조건을 변화시킴으로써 형성한다. CVD 법으로 형성하는 경우, 300℃∼350℃의 열 이력(履歷)이 필요하게 되지만, 무기계의 재료를 뱅크에 사용함으로써, 투명성, 내열성에 관한 문제를 회피할 수 있다.
상기 반도체층 형성 공정에 계속되는 제 2층째의 뱅크 형성 공정에서는, 도 14에 나타내는 바와 같이, 게이트 절연막(613) 상면에, 1화소 피치의 1/20∼1/10으로 또한 상기 홈(611a)과 교차하는 홈(614a)을 설치하기 위한 2층째의 뱅크(614)를, 포토리소그래피법에 의거해 형성한다. 이 뱅크(614)로서는, 형성 후에 광투과성과 발액성을 구비할 필요가 있고, 그 소재로서는 아크릴 수지, 폴리이미드 수지, 올레핀 수지, 멜라민 수지 등의 고분자 재료 외에 폴리실라잔 등의 무기계의 재료 가 매우 적합하게 사용된다.
이 형성 후의 뱅크(614)에 발액성을 갖게 하기 위해서 CF4 플라즈마 처리 등(불소 성분을 갖는 가스를 사용한 플라즈마 처리)을 실시할 필요가 있지만, 대신에 뱅크(614)의 소재 자체에 미리 발액 성분(불소기 등)을 충전해 두는 것도 좋다. 이 경우에는, CF4 플라즈마 처리 등을 생략할 수 있다.
이상과 같이 하여 발액화된 뱅크(614)의, 토출 잉크에 대한 접촉각으로서는 40˚이상을 확보하는 것이 바람직하다.
상기 제 2층째의 뱅크 형성 공정에 계속되는 소스ㆍ드레인 전극 형성 공정(제 2번째의 도전성 패턴 형성 공정)에서는, 뱅크(614)로 구획된 묘화 영역인 상기 홈(614a) 내를 채우도록, 도전성 재료를 포함하는 액체방울을 잉크젯으로 토출함으로써, 도 15로 나타내는 바와 같이 상기 게이트 주사 전극(612)에 대해서 교차하는 소스 전극(615) 및 드레인 전극(616)이 형성된다. 또한, 소스 전극(615) 및 드레인 전극(616)을 형성할 때, 본 발명에 따른 패턴의 형성 방법이 적용된다.
이 때의 도전성 재료로서는 Ag, Al, Au, Cu, 팔라듐, Ni, W-Si, 도전성 폴리머 등이 매우 적합하게 채용 가능하다. 이와 같이 하여 형성된 소스 전극(615) 및 드레인 전극(616)은, 뱅크(614)에 충분한 발액성이 미리 부여되어 있으므로, 홈(614a)에서 밀려 나오지 않고 미세한 배선 패턴을 형성하는 것이 가능하게 되어 있다.
또한, 소스 전극(615) 및 드레인 전극(616)을 배치한 홈(614a)을 메우도록 절연 재료(617)가 배치된다. 이상의 공정에 의해, 기판(610) 위에는, 뱅크(614)와 절연 재료(617)로 이루어지는 평탄한 표면(620)이 형성된다.
또한, 절연 재료(617)에 콘택트 홀(619)을 형성하는 동시에, 표면(620) 위에 패터닝된 화소 전극(ITO)(618)을 형성하고, 콘택트 홀(619)을 통하여 드레인 전극(616)과 화소 전극(618)을 접속함으로써, TFT가 형성된다.
도 16은, 액정 표시 장치의 다른 실시예를 나타내는 도면이다.
도 16에 나타내는 액정 표시 장치(전기 광학 장치)(901)는, 대별하면 컬러의 액정 패널(전기 광학 패널)(902)과, 액정 패널(902)에 접속되는 회로 기판(903)을 구비하고 있다. 또한, 필요에 따라서 백 라이트 등의 조명 장치, 기타 부대(附帶) 기기가 액정 패널(902)에 부착 설치되어 있다.
액정 패널(902)은, 실링재(904)에 의해서 접착된 1쌍의 기판(905a) 및 기판(905b)을 갖고, 이들 기판(905a)과 기판(905b) 사이에 형성되는 간극, 이른바 셀 갭에는 액정이 봉입되어 있다. 이들 기판(905a) 및 기판(905b)은 일반적으로는 투광성 재료, 예를 들면 유리, 합성 수지 등에 의해서 형성되어 있다. 기판(905a) 및 기판(905b)의 외측 표면에는 편광판(906a) 및 또 다른 한 장의 편광판이 접합되어 있다. 또한, 도 16에 있어서는 또 다른 한 장의 편광판의 도시를 생략하고 있다.
또한, 기판(905a)의 내측 표면에는 전극(907a)이 형성되고, 기판(905b)의 내측 표면에는 전극(907b)이 형성되어 있다. 이들 전극(907a, 907b)은 스트라이프 형상 또는 문자, 숫자, 기타의 적당한 패턴 형상으로 형성되어 있다. 또한, 이들 의 전극(907a, 907b)은 예를 들면 ITO(Indium Tin Oxide: 인듐 주석 산화물) 등의 투광성 재료에 의해서 형성되어 있다. 기판(905a)은, 기판(905b)에 대해서 달아낸 돌출부를 갖고, 이 돌출부에 복수의 단자(908)가 형성되어 있다. 이들 단자(908)는, 기판(905a) 위에 전극(907a)을 형성할 때 전극(907a)과 동시에 형성된다. 따라서, 이들 단자(908)는, 예를 들면 ITO에 의해 형성되어 있다. 이들 단자(908)에는, 전극(907a)으로부터 일체로 연장되는 것, 및 도전재(도시 생략)를 통하여 전극(907b)에 접속되는 것이 포함된다.
회로 기판(903)에는, 배선 기판(909) 위의 소정 위치에 액정 구동용 IC로서의 반도체 소자(900)가 실장되어 있다. 또한, 도시는 생략하고 있지만, 반도체 소자(900)이 실장되는 부위 이외의 부위의 소정 위치에는 저항, 커패시터, 기타의 칩 부품이 실장되어 있어도 좋다. 배선 기판(909)은, 예를 들면 폴리이미드 등의 가요성을 갖는 베이스 기판(911) 위에 형성된 Cu 등의 금속막을 패터닝해 배선 패턴(912)을 형성함으로써 제조되어 있다.
본 실시예에서는, 액정 패널(902)에서의 전극(907a, 907b) 및 회로 기판(903)에서의 배선 패턴(9120이 상기 디바이스 제조 방법에 의해서 형성되어 있다.
본 실시예의 액정 표시 장치에 의하면, 전기 특성의 불균일이 해소된 고품질의 액정 표시 장치를 얻을 수 있다.
또한, 전술한 예는 패시브형의 액정 패널이지만, 액티브 매트릭스형의 액정 패널로 해도 좋다. 즉, 한쪽 기판에 박막 트랜지스터(TFT)를 형성하고, 각 TFT에 대해 화소 전극을 형성한다. 또한, 각 TFT에 전기적으로 접속하는 배선(게이트 배선, 소스 배선)을 상기와 같이 잉크젯 기술을 사용하여 형성할 수 있다. 한편, 대향하는 기판에는 대향 전극 등이 형성되어 있다. 이러한 액티브 매트릭스 형태의 액정 패널에도 본 발명을 적용할 수 있다.
다른 실시예로서, 비접촉형 카드 매체의 실시예에 대해서 설명한다. 도 17에 나타내는 바와 같이, 본 실시예에 따른 비접촉형 카드 매체(전자 기기)(700)는, 카드기체(702)와 카드 커버(718)로 이루어지는 광체(筐體) 내에, 반도체 집적 회로 칩(708)과 안테나 회로(712)를 내장하고, 도시하지 않은 외부의 송수신기와 전자파 또는 정전 용량 결합이 적어도 한쪽에 의해 전력 공급 또는 데이터 수수(授受)의 적어도 한쪽을 행하도록 되어 있다. 본 실시예에서는, 상기 안테나 회로(712)가 상기 실시예에 따른 배선 패턴 형성 방법에 의해서 형성되어 있다.
또한, 본 발명에 따른 디바이스(전기 광학 장치)로서는, 상기 외에 PDP(플라즈마 디스플레이 패널)나, 기판 위에 형성된 소면적의 박막면에 평행하게 전류를 흐르게 함으로써, 전자 방출이 생기는 현상을 사용하는 표면 전도형 전자 방출 소자 등에도 적용 가능하다.
<전자 기기>
본 발명의 전자 기기의 구체적인 예에 대해서 설명한다.
도 18의 (a)은 휴대 전화의 일례를 나타낸 사시도이다. 도18의 (a)에서, 1600은 휴대 전화 본체를 나타내고, 1601은 상기 실시예의 액정 표시 장치를 구비한 액정 표시부를 나타내고 있다.
도 18의 (b)은 워드프로세서, 퍼스널컴퓨터 등의 휴대형 정보 처리 장치의 일례를 나타내는 사시도이다. 도 18의 (b)에서, 1700은 정보 처리 장치, 1701은 키보드 등의 입력부, 1703은 정보 처리 본체, 1702는 상기 실시예의 액정 표시 장치를 구비한 액정 표시부를 나타내고 있다.
도 18의 (c)는 손목시계형 전자 기기의 일례를 나타낸 사시도이다. 도18의 (c)에서, 1800은 시계 본체를 나타내고, 1801은 상기 실시예의 액정 표시 장치를 구비한 액정 표시부를 나타내고 있다.
도18의 (a)∼(c)에 나타내는 전자 기기는, 상기 실시예의 액정 표시 장치를 구비한 것으로, 원하는 막 두께를 갖는 배선 패턴을 가지고 있다.
또한, 본 실시예의 전자 기기는 액정 장치를 구비하는 것으로 했지만, 유기 일렉트로루미네선스 발광 표시 장치, 플라즈마형 표시 장치 등, 다른 전기 광학 장치를 구비한 전자 기기로 할 수도 있다.
이상, 첨부 도면을 참조하면서 본 발명에 따른 매우 적합한 실시예에 대해서 설명했지만, 본 발명은 이러한 예에 한정되지 않음은 말할 필요도 없다. 상술한 예에서 나타낸 각 구성 부재의 제(諸)형상이나 조합 등은 일례로서, 본 발명의 주지로부터 일탈하지 않는 범위에서 설계 요구 등에 의거하여 각종 변경 가능하다.
또한, 상기 실시예에서는, 박막 패턴을 도전성 막으로 하는 구성으로 했지만, 이것으로 한정되지 않고, 예를 들면 액정 표시 장치에서 표시 화상을 색채화하기 위해서 사용되고 있는 컬러 필터에도 적용 가능하다. 이 컬러 필터는, 기판에 대해서 R(적), G(녹), B(적)의 잉크(액체 재료)를 액체방울로서 소정 패턴으로 배치하도록 형성할 수 있지만, 기판에 대해서 소정 패턴에 따른 뱅크를 형성하고, 이 뱅크에 발액성을 부여하고 나서 잉크를 배치해 컬러 필터를 형성함으로써, 고성능인 컬러 필터를 갖는 액정 표시 장치를 제조할 수 있다.

Claims (29)

  1. 기판 위에 박막 패턴을 형성하는 박막 패턴의 형성 방법으로서,
    상기 기판 위의 소정의 패턴에 뱅크를 형성하는 뱅크 형성 공정과,
    상기 뱅크 사이에 기능액으로 이루어지는 제 1 액체방울을 배치하고, 제 1 패턴을 형성하는 제 1 재료 배치 공정과,
    상기 제 1 패턴 위에 기능액으로 이루어지는 제 2 액체방울을 배치하는 제 2 재료 배치 공정을 갖고,
    상기 제 1 재료 배치 공정과 상기 제 2 재료 배치 공정 사이에, 상기 제 1 액체방울에 포함되는 용매의 적어도 일부를 제거하는 중간 건조 공정을 갖는 것을 특징으로 하는 박막 패턴의 형성 방법.
  2. 기판 위에 박막 패턴을 형성하는 박막 패턴의 형성 방법으로서,
    상기 기판 위의 소정의 패턴에 뱅크를 형성하는 뱅크 형성 공정과,
    상기 뱅크 사이에 기능액으로 이루어지는 제 1 액체방울을 배치하고, 제 1 패턴을 형성하는 제 1 재료 배치 공정과,
    상기 제 1 패턴 위에 기능액으로 이루어지는 제 2 액체방울을 배치하는 제 2 재료 배치 공정을 갖고,
    상기 제 1 재료 배치 공정 및 상기 제 2 재료 배치 공정 중 적어도 어느 한 쪽의 공정과 병행하여, 상기 기판 위에 배치되는 상기 제 1 액체방울에 포함되는 액체 성분의 적어도 일부를 제거하는 중간 건조 공정을 행하는 것을 특징으로 하는 박막 패턴의 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 2 재료 배치 공정의 전 또는 후에, 상기 기판 위에 배치된 상기 기능액 위에 상기 기능액으로 이루어지는 제 3 액체방울을 배치하는 제 3 재료 배치 공정을 갖는 것을 특징으로 하는 박막 패턴의 형성 방법.
  4. 제 2 항에 있어서,
    상기 제 2 재료 배치 공정의 전 또는 후에, 상기 기판 위에 배치된 상기 기능액 위에 상기 기능액으로 이루어지는 제 3 액체방울을 배치하는 제 3 재료 배치 공정을 갖는 것을 특징으로 하는 박막 패턴의 형성 방법.
  5. 제 1 항에 있어서,
    상기 중간 건조 공정은 가열 처리 공정을 갖는 것을 특징으로 하는 박막 패턴의 형성 방법.
  6. 제 2 항에 있어서,
    상기 중간 건조 공정은 가열 처리 공정을 갖는 것을 특징으로 하는 박막 패턴의 형성 방법.
  7. 제 1 항에 있어서,
    상기 중간 건조 공정은 광(光)조사 처리 공정을 갖는 것을 특징으로 하는 박막 패턴의 형성 방법.
  8. 제 2 항에 있어서,
    상기 중간 건조 공정은 광조사 처리 공정을 갖는 것을 특징으로 하는 박막 패턴의 형성 방법.
  9. 제 1 항에 있어서,
    상기 중간 건조 공정 후에, 상기 뱅크에 발액성을 부여하는 발액화 처리 공정을 행하는 것을 특징으로 하는 박막 패턴의 형성 방법.
  10. 제 2 항에 있어서,
    상기 중간 건조 공정 후에, 상기 뱅크에 발액성을 부여하는 발액화 처리 공정을 행하는 것을 특징으로 하는 박막 패턴의 형성 방법.
  11. 제 1 항에 있어서,
    상기 각 재료 배치 공정의 각각에서 서로 다른 기능액을 배치하는 것을 특징으로 하는 박막 패턴의 형성 방법.
  12. 제 2 항에 있어서,
    상기 각 재료 배치 공정의 각각에서 서로 다른 기능액을 배치하는 것을 특징으로 하는 박막 패턴의 형성 방법.
  13. 제 3 항에 있어서,
    상기 각 재료 배치 공정의 각각에서 서로 다른 기능액을 배치하는 것을 특징으로 하는 박막 패턴의 형성 방법.
  14. 제 1 항에 있어서,
    상기 기능액에는 도전성 미립자가 포함되는 것을 특징으로 하는 박막 패턴의 형성 방법.
  15. 제 2 항에 있어서,
    상기 기능액에는 도전성 미립자가 포함되는 것을 특징으로 하는 박막 패턴의 형성 방법.
  16. 제 3 항에 있어서,
    상기 기능액에는 도전성 미립자가 포함되는 것을 특징으로 하는 박막 패턴의 형성 방법.
  17. 제 1 항에 있어서,
    상기 기능액에는 열처리 또는 광처리에 의해 도전성을 발현(發現)하는 재료로서 유기금속화합물이 포함되는 것을 특징으로 하는 박막 패턴의 형성 방법.
  18. 제 2 항에 있어서,
    상기 기능액에는 열처리, 또는 광처리에 의해 도전성을 발현하는 재료로서 유기금속화합물이 포함되는 것을 특징으로 하는 박막 패턴의 형성 방법.
  19. 제 3 항에 있어서,
    상기 기능액에는 열처리, 또는 광처리에 의해 도전성을 발현하는 재료로서 유기금속화합물이 포함되는 것을 특징으로 하는 박막 패턴의 형성 방법.
  20. 기판 위에 박막 패턴을 형성하는 공정을 갖는 액티브 매트릭스 기판의 제조 방법에 있어서,
    제 1 항에 기재된 박막 패턴의 형성 방법에 의해, 상기 기판 위에 박막 패턴을 형성하는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  21. 기판 위에 박막 패턴을 형성하는 공정을 갖는 액티브 매트릭스 기판의 제조 방법에 있어서,
    제 2 항에 기재된 박막 패턴의 형성 방법에 의해, 상기 기판 위에 박막 패턴을 형성하는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  22. 기판 위에 박막 패턴을 형성하는 공정을 갖는 디바이스의 제조 방법에 있어서,
    제 1 항에 기재된 박막 패턴의 형성 방법에 의해, 상기 기판 위에 박막 패턴을 형성하는 것을 특징으로 하는 디바이스의 제조 방법.
  23. 기판 위에 박막 패턴을 형성하는 공정을 갖는 디바이스의 제조 방법에 있어서,
    제 2 항에 기재된 박막 패턴의 형성 방법에 의해, 상기 기판 위에 박막 패턴을 형성하는 것을 특징으로 하는 디바이스의 제조 방법.
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 액티브 매트릭스 기판의 제조 방법에 있어서,
    기판 위에 게이트 배선을 형성하는 제 1 공정과,
    상기 게이트 배선 위에 게이트 절연막을 형성하는 제 2 공정과,
    상기 게이트 배선 위에 상기 게이트 절연막을 통하여 반도체층을 적층하는 제 3 공정과,
    상기 게이트 절연층 위에 소스 전극 및 드레인 전극을 형성하는 제 4 공정과,
    상기 소스 전극 및 상기 드레인 전극 위에 절연 재료를 배치하는 제 5 공정과,
    상기 드레인 전극과 전기적으로 접속하는 화소 전극을 형성하는 제 6 공정을 갖고,
    상기 제 1 공정 및 상기 제 4 공정 및 상기 제 6 공정의 적어도 1개의 공정은,
    형성 패턴에 따라 뱅크를 형성하는 뱅크 형성 공정과,
    상기 뱅크 사이에 제 1 액체방울을 배치하고, 제 1 패턴을 형성하는 제 1 재 료 배치 공정과,
    상기 제 1 패턴 위에 제 2 액체방울을 배치하는 제 2 재료 배치 공정을 갖고,
    상기 제 1 재료 배치 공정과 상기 제 2 재료 배치 공정 사이에, 상기 제 1 액체방울에 포함되는 용매의 적어도 일부를 제거하는 공정을 갖는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  29. 액티브 매트릭스 기판의 제조 방법에 있어서,
    기판 위에 게이트 배선을 형성하는 제 1 공정과,
    상기 게이트 배선 위에 게이트 절연막을 형성하는 제 2 공정과,
    상기 게이트 배선 위에 상기 게이트 절연막을 통하여 반도체층을 적층하는 제 3 공정과,
    상기 게이트 절연층 위에 소스 전극 및 드레인 전극을 형성하는 제 4 공정과,
    상기 소스 전극 및 상기 드레인 전극 위에 절연 재료를 배치하는 제 5 공정과,
    상기 드레인 전극과 전기적으로 접속하는 화소 전극을 형성하는 제 6 공정을 갖고,
    상기 제 1 공정 및 상기 제 4 공정 및 상기 제 6 공정이 적어도 1개의 공정은,
    형성 패턴에 뱅크를 형성하는 뱅크 형성 공정과,
    상기 뱅크 사이에 제 1 액체방울을 배치하고, 제 1 패턴을 형성하는 제 1 재료 배치 공정과,
    상기 제 1 패턴 위에 제 2 액체방울을 배치하는 제 2 재료 배치 공정을 갖고,
    상기 제 1 재료 배치 공정 및 상기 제 2 재료 배치 공정 중 적어도 어느 한쪽의 공정과 병행하여, 상기 기판 위에 배치되는 상기 제 1 액체방울에 포함되는 액체 성분의 적어도 일부를 제거하는 중간 건조 공정을 행하는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11730017B2 (en) 2018-11-13 2023-08-15 Samsung Display Co., Ltd. Display device and method of fabricating the same

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7494213B2 (en) * 2002-09-04 2009-02-24 Canon Kabushiki Kaisha Image forming process and image forming apparatus
JP2005012179A (ja) * 2003-05-16 2005-01-13 Seiko Epson Corp 薄膜パターン形成方法、デバイスとその製造方法及び電気光学装置並びに電子機器、アクティブマトリクス基板の製造方法
CN100568457C (zh) * 2003-10-02 2009-12-09 株式会社半导体能源研究所 半导体装置的制造方法
US20050170643A1 (en) * 2004-01-29 2005-08-04 Semiconductor Energy Laboratory Co., Ltd. Forming method of contact hole, and manufacturing method of semiconductor device, liquid crystal display device and EL display device
US7416977B2 (en) * 2004-04-28 2008-08-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device, liquid crystal television, and EL television
JP2006126692A (ja) 2004-11-01 2006-05-18 Seiko Epson Corp 薄膜パターン基板、デバイスの製造方法、及び電気光学装置、並びに電子機器
JP5089036B2 (ja) * 2004-11-26 2012-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法及び発光装置の作製方法
JP4685460B2 (ja) * 2005-01-21 2011-05-18 日東電工株式会社 印刷用シートの製造方法、印刷用シート及び印刷シート
JP4932268B2 (ja) * 2005-02-10 2012-05-16 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
WO2006085637A1 (en) 2005-02-10 2006-08-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP4696616B2 (ja) * 2005-03-17 2011-06-08 カシオ計算機株式会社 ディスプレイパネル及びその製造方法
JP4239999B2 (ja) * 2005-05-11 2009-03-18 セイコーエプソン株式会社 膜パターンの形成方法、膜パターン、デバイス、電気光学装置、及び電子機器
JP4345710B2 (ja) * 2005-05-11 2009-10-14 セイコーエプソン株式会社 膜パターンの形成方法
JP2006319161A (ja) * 2005-05-13 2006-11-24 Seiko Epson Corp 薄膜トランジスタの製造方法、電気光学装置、及び電子機器
JP2006318835A (ja) 2005-05-16 2006-11-24 Seiko Epson Corp 多層化膜の形成方法および多層化膜、並びに電気光学装置、電子機器
TWI429327B (zh) 2005-06-30 2014-03-01 Semiconductor Energy Lab 半導體裝置、顯示裝置、及電子設備
JP2007053333A (ja) * 2005-07-20 2007-03-01 Seiko Epson Corp 膜パターンの形成方法、デバイス、電気光学装置、電子機器、及びアクティブマトリクス基板の製造方法
JP5019821B2 (ja) * 2005-08-12 2012-09-05 株式会社半導体エネルギー研究所 半導体装置
TWI485681B (zh) * 2005-08-12 2015-05-21 Semiconductor Energy Lab 顯示裝置
KR101369864B1 (ko) 2005-08-12 2014-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그 제조방법
JP5425357B2 (ja) * 2005-08-16 2014-02-26 株式会社ミマキエンジニアリング インクジェットプリンタとそれを用いたプリント方法
JP2007095630A (ja) * 2005-09-30 2007-04-12 Toppan Printing Co Ltd インキ吐出印刷物
KR101171190B1 (ko) 2005-11-02 2012-08-06 삼성전자주식회사 표시장치의 제조방법과 이에 사용되는 몰드
KR100730189B1 (ko) * 2005-12-16 2007-06-19 삼성에스디아이 주식회사 유기 박막 트랜지스터의 제조 방법, 이로부터 제조된 유기박막 트랜지스터 및 이를 포함하는 평판 표시 장치
KR100730188B1 (ko) * 2005-12-16 2007-06-19 삼성에스디아이 주식회사 유기 박막 트랜지스터의 제조 방법 및 이로부터 제조된유기 박막 트랜지스터
JP2007281416A (ja) * 2006-03-17 2007-10-25 Seiko Epson Corp 金属配線形成方法及びアクティブマトリクス基板の製造方法
JP2007286469A (ja) 2006-04-19 2007-11-01 Seiko Epson Corp 膜パターンの形成方法、アクティブマトリクス基板の製造方法、デバイス、電気光学装置、及び電子機器
DE102006026981A1 (de) * 2006-06-10 2007-12-13 Leonhard Kurz Gmbh & Co. Kg Verfahren zur Herstellung einer strukturierten Schicht auf einem Trägersubstrat
KR101257928B1 (ko) * 2006-08-18 2013-04-24 엘지디스플레이 주식회사 박막 트랜지스터 및 그 제조방법
KR101340727B1 (ko) 2006-09-11 2013-12-12 엘지디스플레이 주식회사 박막 패턴의 제조방법 및 이를 이용한 액정표시패널 및 그제조방법
JP4873160B2 (ja) * 2007-02-08 2012-02-08 トヨタ自動車株式会社 接合方法
JP4524692B2 (ja) * 2007-07-25 2010-08-18 セイコーエプソン株式会社 基板の製造方法及び液晶表示装置の製造方法
KR100934260B1 (ko) * 2007-09-14 2009-12-28 삼성모바일디스플레이주식회사 박막트랜지스터와 그의 제조방법, 유기전계발광표시장치와그의 제조방법 및 레이저 열 전사법용 도너기판
JP5266737B2 (ja) * 2007-12-05 2013-08-21 セイコーエプソン株式会社 有機ｅｌ装置および電子機器
JP2010034007A (ja) * 2008-07-31 2010-02-12 Sony Corp 転写シートおよび転写シートの形成方法
JP2010056025A (ja) * 2008-08-29 2010-03-11 Casio Comput Co Ltd 発光パネル及び発光パネルの製造方法
US9012892B2 (en) * 2011-06-21 2015-04-21 Kateeva, Inc. Materials and methods for controlling properties of organic light-emitting device
CN102855825B (zh) * 2012-09-20 2014-04-02 中国兵器工业集团第二一四研究所苏州研发中心 一种线阵及数码组合led显示器工艺
KR102015163B1 (ko) * 2012-10-19 2019-08-27 가부시키가이샤 니콘 박막 형성 장치 및 박막 형성 방법
KR20140127688A (ko) * 2013-04-25 2014-11-04 삼성디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법
JP6505857B2 (ja) * 2015-09-24 2019-04-24 富士フイルム株式会社 有機薄膜トランジスタおよび有機薄膜トランジスタの製造方法
JP2018016739A (ja) * 2016-07-28 2018-02-01 富士ゼロックス株式会社 水性インクセット、インクカートリッジセット、インクジェット記録方法、及び、インクジェット記録装置
DE102019106546A1 (de) * 2019-03-14 2020-09-17 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur herstellung von optoelektronischen halbleiterbauteilen und optoelektronisches halbleiterbauteil

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5975205A (ja) 1982-10-25 1984-04-27 Seiko Epson Corp カラ−フイルタの製造方法
US5132248A (en) * 1988-05-31 1992-07-21 The United States Of America As Represented By The United States Department Of Energy Direct write with microelectronic circuit fabrication
AU7317191A (en) 1990-03-05 1991-10-10 Olin Corporation Method and materials for forming multi-layer circuits by an additive process
US5469278A (en) * 1992-09-25 1995-11-21 Matsushita Electric Industrial Co., Ltd. Liquid crystal panel and viewfinder for video camera and projection display using liquid crystal panel
JP3899566B2 (ja) * 1996-11-25 2007-03-28 セイコーエプソン株式会社 有機ｅｌ表示装置の製造方法
JP3541625B2 (ja) * 1997-07-02 2004-07-14 セイコーエプソン株式会社 表示装置及びアクティブマトリクス基板
GB2330451B (en) 1997-10-14 2002-11-20 Thin Film Technology Method of forming an electronic device
JP4003273B2 (ja) 1998-01-19 2007-11-07 セイコーエプソン株式会社 パターン形成方法および基板製造装置
KR100577903B1 (ko) * 1998-03-17 2006-05-10 세이코 엡슨 가부시키가이샤 박막패터닝용 기판 및 그 표면처리
US6294401B1 (en) * 1998-08-19 2001-09-25 Massachusetts Institute Of Technology Nanoparticle-based electrical, chemical, and mechanical structures and methods of making same
US6503772B1 (en) * 1999-03-26 2003-01-07 Fuji Xerox Co., Ltd. Method of manufacturing a thin film transistor-integrated color filter
WO2001074121A1 (fr) * 2000-03-31 2001-10-04 Seiko Epson Corporation Dispositif electroluminescent organique et procede de fabrication
JP2002221616A (ja) * 2000-11-21 2002-08-09 Seiko Epson Corp カラーフィルタの製造方法及び製造装置、液晶装置の製造方法及び製造装置、ｅｌ装置の製造方法及び製造装置、インクジェットヘッドの制御装置、材料の吐出方法及び材料の吐出装置、並びに電子機器
TW554405B (en) 2000-12-22 2003-09-21 Seiko Epson Corp Pattern generation method and apparatus
US6635306B2 (en) * 2001-06-22 2003-10-21 University Of Cincinnati Light emissive display with a black or color dielectric layer
JP2003080694A (ja) * 2001-06-26 2003-03-19 Seiko Epson Corp 膜パターンの形成方法、膜パターン形成装置、導電膜配線、電気光学装置、電子機器、並びに非接触型カード媒体
EP1285957A3 (en) * 2001-08-20 2005-12-21 TDK Corporation Organic electroluminescent device and method of its preparation
US6617609B2 (en) * 2001-11-05 2003-09-09 3M Innovative Properties Company Organic thin film transistor with siloxane polymer interface
US6770904B2 (en) * 2002-01-11 2004-08-03 Xerox Corporation Polythiophenes and electronic devices generated therefrom
JP3578162B2 (ja) * 2002-04-16 2004-10-20 セイコーエプソン株式会社 パターンの形成方法、パターン形成装置、導電膜配線、デバイスの製造方法、電気光学装置、並びに電子機器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11730017B2 (en) 2018-11-13 2023-08-15 Samsung Display Co., Ltd. Display device and method of fabricating the same

Also Published As

Publication number Publication date
TW200505686A (en) 2005-02-16
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