KR100614801B1 - 반도체 장치의 막 형성방법 - Google Patents

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Abstract

반도체 장치의 막 형성방법에 있어서, 유전막이 형성된 기판 상에 원자층적층 방법을 사용하여 제1 온도에서 20 내지 80Å의 두께를 갖는 제1 티타늄 질화막을 형성한다. 제1 티타늄 질화막 상에 화학기상증착 방법을 사용하여 제1 온도 이상의 제2 온도에서 제2 티타늄 질화막을 형성한다. 따라서, 우수한 전류 특성을 갖는 티타늄 질화막을 형성함과 동시에 티타늄 질화막을 형성하는 공정의 생산성을 향상시킬 수 있게 된다.

Description

반도체 장치의 막 형성방법{METHOD FOR FORMING A LAYER IN A SEMICONDUCTOR DEVICE}
도 1은 종래의 화학기상증착 방법을 사용하여 티타늄 질화막을 형성하는 공정을 설명하기 위한 타이밍도이다.
도 2 및 도 3은 각각 상이한 온도에서 티타늄 질화막을 형성한 결과를 나타내는 SEM사진이다.
도 4는 종래의 화학기상증착 방법을 사용하여 티타늄 질화막을 형성하는 공정을 설명하기 위한 타이밍도이다.
도 5는 종래의 원자층적층 방법을 사용하여 티타늄 질화막을 형성하는 공정을 설명하기 위한 타이밍도이다.
도 6a 내지 도 6g 본 발명의 일 실시예에 의한 반도체 장치의 막 형성방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 막 형성 장치의 단면도이다.
도 8a 및 도 8b는 도 7에 도시한 반도체 장치의 막 형성장치를 사용하여 반도체 장치의 막을 형성하는 공정단계들을 나타낸 단면도들이다.
도 9는 본 발명의 제2 실시예에 따른 반도체 장치의 막 형성 장치의 단면도이다.
도 10a 및 도 10b는 도 9에 도시한 반도체 장치의 막 형성장치를 사용하여 반도체 장치의 막을 형성하는 공정단계들을 나타낸 단면도들이다.
도 11은 본 발명의 제3 실시예에 따른 반도체 장치의 막 형성 장치의 단면도이다.
도 12a 및 도 12b는 도 11에 도시한 반도체 장치의 막 형성장치를 사용하여 반도체 장치의 막을 형성하는 공정단계들을 나타낸 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
10, 110, 210, 310: 챔버 12,120,220,320: 기판
20: 제1 반응물질 22: 제2 반응물질
30: 단일원자층 40, 50, 170, 270, 380: 제1 막
60, 180, 280, 385: 제2 막 70, 190, 290, 390: 반도체장치의 막
100, 200, 300: 막 형성장치 130, 230, 330: 스테이지
132, 232, 332: 히터 134, 238, 338: 열교환기
140, 240, 340: 샤워헤드 142, 236: 구동원
144, 234: 신축부재 150, 250, 350: 백사이드가스 도입관
160, 260: 거리조절유닛 334: 제2 신축부재
336: 제2 구동원 342: 제1 구동원
344: 제1 신축부재 360: 제1 거리조절유닛
370: 제2거리조절유닛
본 발명은 반도체 장치의 막 형성방법 및 이를 수행하기 위한 반도체 장치의 막 형성장치에 관한 것으로, 보다 상세하게는 동일 챔버 내에서 원자층적층 방법(atomic layer deposition process; 이하, 종종 ALD라 한다.) 및 화학기상증착 방법(chemical vapor deposition process; 이하, 종종 CVD라 한다.)을 이용한 반도체 장치의 막 형성방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 메모리 소자도 비약적으로 발전하고 있다. 그 기능 면에 있어서 반도체 메모리 소자는 고속으로 동작하는 동시에 대용량의 저장능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 제조 기술은 소자의 집적도, 신뢰성, 응답속도 등을 향상시키는 방향으로 발전되어 왔다.
이러한 고속 소자를 구현하기 위하여, 최근 반도체 소자를 제작하는 경우에 있어서 고강도, 양호한 전기전도도, 높은 용융점 등의 우수한 재료적 특성을 갖는 티타늄 질화물(TiN)을 많이 사용하고 있다. 특히, 티타늄 질화막은 우수한 전기 전도도와 낮은 확산율로 인하여 금속배선과 반도체 재료 사이의 확산 방지막으로 많이 쓰인다.
한편, 종래에는 낮은 비저항과 공정의 용이성 때문에 배선재료로서 주로 알루미늄을 사용하였다. 그러나, 최근에는 알루미늄보다 비저항이 작고 응력에 대한 저항성이 큰 구리를 배선재료로서 사용하고 있다. 구리는 스텝커버리지(step-coverage) 개선을 위하여 화학기상증착 공정을 수행할 수 있는 재료인 반면, 알루미늄에 비해서 건식식각이 어렵다. 또한, 상온에서 확산상수가 높아서 실리콘 기판에 박막을 형성할 때 실리콘 쪽으로 확산이 일어날 수 있기 때문에 소자의 성능이 열화될 우려가 있다. 또한 다른 물질과의 부착력이 좋지 않기 때문에 선택적인 성장으로 인한 기공 발생 등의 문제가 야기된다. 따라서 소자의 신뢰성을 향상시키기 위해서는 이들 사이의 반응을 막아줄 확산 방지막(diffusion barrier)이 필요하다. 이러한 확산 방지막으로서 티타늄 질화물이 많이 사용되고 있다. 또한 티타늄 질화물은 반도체 장치에 포함된 캐패시터의 전극으로 사용되기도 한다.
이러한 티타늄 질화물을 물리기상증착 방법(physical vapor deposition; PVD)에 의하여 증착하는 경우, 스텝커버리지가 불량해지기 때문에 고집적 소자의 적용에는 한계가 있다. 또한, 금속 유기 화학기상증착 방법(metalorganic chemical vapor deposition; MOCVD)을 적용할 경우에는 박막 내에 불순물로서 탄소와 산소가 포함되게 된다. 이러한 불순물들을 제거하고 비정질인 박막을 결정화시키기 위해서는 플라즈마 처리가 장시간 동안 진행되어야 하기 때문에 효율적이지 못하다.
상술한 바와 같은 문제점들을 보완하기 위한 방법으로 티타늄 염화물(TiCl4)가스를 증착 소오스 가스로 이용하는 화학기상증착 방법을 사용하고 있다. 도 1은 상술한 화학기상증착 방법을 사용하여 티타늄 질화막을 형성하는 공정을 설명하기 위한 타이밍도이다. 도 1을 참조하면, 티타늄 염화물 가스와 암모니아 가스를 도입하여 티타늄 염화물을 형성한 후, 질소 가스를 도입하여 챔버 내부를 퍼지한다. 이어서 암모니아가스를 사용하여 기 형성된 티타늄 질화막을 어닐링함으로써, 막 내에 잔류하는 염소 이온을 제거한다.
그러나, 상술한 화학기상증착 방법을 사용하여 반도체 장치에 포함된 커패시터의 상부전극 등으로 티타늄 질화막을 형성하는 경우에 있어서, 600℃ 이상의 고온에서는 염소이온(Cl-)이 하부막인 유전막으로 노출되는 문제점이 있다. 즉, 티타늄 염화물이 하프늄 산화막과 같은 하부막질과 반응함에 따라 하부막의 특성이 열화되어 누설전류가 발생하는 등 반도체 장치의 불량이 야기될 우려가 있다.
도 2 및 도 3은 각각 상이한 온도에서 티타늄 질화막을 형성한 결과를 나타내는 SEM사진이다. 도 2는 550℃ 미만의 온도에서 티타늄 질화막 형성 공정을 수행한 결과를 나타내는 SEM 사진이다. 도 2를 참조하면, 티타늄 질화물과 함께 부산물로서 TiClxNy가 생성되었음을 확인할 수 있다. 반면, 도 3은 550℃ 초과의 고온에서 티타늄 질화막 형성 공정을 수행한 결과를 나타내는 SEM사진이다. 도 3을 참조하면, 550℃ 초과의 온도에서 티타늄 질화막 형성공정을 수행한 경우 TiClxNy과 같은 부산물의 생성이 없이 티타늄 질화막이 형성되었음을 알 수 있다. 그러나 이러한 경우에도 상술한 바와 같이 Cl-의 노출로 인한 하부막 특성의 열화가 초래될 것이 다.
따라서, 이를 해결하기 위해 기존의 CVD chamber에서 NH3 anneal을 반복적으로 수행하여 Cl-의 노출을 최소화하려고 하였다. 도 4는 기존의 화학기상증착 방법에 있어서 암모니아 어닐링을 반복적으로 수행하여 티타늄 질화막을 형성하는 공정을 설명하기 위한 타이밍도이다. 도 4를 참조하면, 티타늄 염화물 가스와 암모니아 가스를 사용하여 티타늄 질화막을 형성한 후, 주기적으로 암모니아 가스를 도입하여 기 형성된 티타늄 질화막을 어닐링 한다. 그러나, 이는 생산성 측면에서 매우 불리하다.
또한, TiCl4 유량을 작게 적용하면서도 스탭커버리지를 확보하기 위해서 원자층 적층 방법을 적용하는 방법도 고려해볼 수 있다. 도 5는 상술한 원자층적층 방법을 사용하여 티타늄 질화막을 형성하는 공정을 설명하기 위한 타이밍도이다. 도 5를 참조하면, 티타늄 염화물 가스를 도입하여 단일원자층을 형성한다. 이어서 암모니아 가스를 도입하여 기 형성된 단일원자층과 반응시켜 티타늄 질화막을 형성한다. 그러나, 상술한 바와 같은 ALD 방식을 적용할 경우 역시 생산성이 감소하는 문제가 발생한다.
이에 따라, ALD 방식과 CVD 방식을 모두 적용하여 티타늄 질화막을 형성하는 방법이 대한민국특허출원 제2002-36718호에 개시되어 있다. 그러나 이는 각각 다른 챔버 내에서 ALD 공정과 CVD 공정을 수행하기 때문에, 동일 챔버 내에서 수행하는 경우보다 효율이 떨어진다.
따라서, 본 발명의 목적은 하부 막질의 손상을 방지하면서도 쓰루풋을 확보할 수 있는 원자층적층 방법과 화학기상증착 방법을 사용한 반도체 장치의 막 형성방법을 제공하는 것이다.
삭제
상술한 본 발명의 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 장치의 막 형성 방법에 있어서, 먼저 유전막이 형성된 기판 상에 원자층적층 방법을 사용하여 제1 온도에서 20 내지 80Å의 두께를 갖는 제1 티타늄 질화막을 형성한다. 다음에, 상기 제1 티타늄 질화막 상에 화학기상증착 방법을 사용하여 상기 제1 온도 이상의 제2 온도에서 제2 티타늄 질화막을 형성한다.
본 발명의 목적을 달성하기 위한 일 실시예에 따른 반도체 장치의 막 형성방법은, 상기 제1 티타늄 질화막을 형성하기 전에 챔버의 상부에 상기 기판과 마주보도록 배치된 샤워헤드와 상기 기판 사이의 간격을 제1 간격으로 조절하는 단계를 더 포함할 수 있으며, 상기 제2 티타늄 질화막을 형성하기 전에 상기 샤워헤드와 상기 기판 사이의 간격을 상기 제1 간격보다 큰 제2 간격으로 조절하는 단계를 더 포함할 수 있다.
삭제
삭제
본 발명에 의하면, 동일 챔버 내에서 원자층 증착방법 및 화학기상증착 방법을 사용하여 티타늄 질화막을 형성한다. 원자층 증착 방법에 의해 제1 티타늄 질화막을 형성함으로써, 반도체 장치의 베리어막 또는 커패시터의 상부 전극을 형성할 때에 그 하부에 위치한 막질에 불순물이 침투하여 유전막과 같이 상기 하부 막질이나 베리어막 또는 상부 전극의 특성이 열화되는 것을 방지할 수 있다. 이어서, 화학기상증착 방법에 의해 제2 티타늄 질화막을 형성함으로써 반도체 장치의 쓰루풋을 향상시킬 수 있다. 결과적으로, 반도체 장치의 불량을 방지함으로서 반도체 장치의 수율을 향상시킬 수 있으며, 동시에 반도체 제조 공정의 생산성을 향상시킬 수 있게 된다.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시예들에 따른 반도체 장치의 막 형성방법과 이를 수행하기 위한 반도체 장치의 막 형성장치를 상세히 설명한다.
반도체 장치의 막 형성 방법
도 6a 내지 도 6g 본 발명의 바람직한 실시예에 따른 반도체 장치의 막 형성방법을 설명하기 위한 단면도들이다.
도 6a 내지 도 6e를 참조하면, 반도체 기판(12)을 챔버(10) 내에 위치시킨 후, 상기 챔버(10) 내부에서 원자층적층 방법을 사용하여 제1 온도에서 반도체 기판(12) 상에 제1 막(40,50)을 형성한다. 이 경우, 제1 온도는 550℃ 이하로 유지하는 것이 바람직하다. 이는 상술한 범위 초과의 온도에서 티타늄 염화물 가스를 도입하는 경우 하부막질로 Cl-가 노출되어 안정적인 TiN 막을 얻을 수 없기 때문이다. 보다 구체적으로, 도 6a를 참조하면, 제1 반응물질(20) 또는 상기 제1 반응물질(20)을 포함하는 가스, 예컨대 티타늄 염화물 가스를 챔버(10) 내부로 도 입한다. 본 발명에 따른 반도체 장치의 막 형성방법에 있어서, 제1 반응물질(20)은 25sccm 이하의 유량으로 챔버(10) 내로 도입하는 것이 바람직하며, 보다 바람직하게는 10sccm 이하의 유량으로 챔버(10) 내로 도입한다. 원자층 적층방법을 사용하여 막을 형성하는 경우, 적은 유량으로도 기판(12) 상에 균일하게 단일원자층을 형성할 수 있기 때문에 25sccm 이상의 유량은 경제적인 측면에서 불필요하다. 만약 25sccm 이상의 유량으로 제1 반응물질(20)을 도입하면 후속의 퍼지 단계에서의 효율성이 떨어지므로 바람직하지 않다.
상술한 바와 같이 상기 제1 반응물질(20)을 챔버 내부로 도입함에 따라 상기 제1 반응물질들(20)의 일부분이 챔버(10) 내부에 있는 기판(12)의 공정표면 상에 화학흡착됨으로써, 상기 기판(12) 상에 단일원자층을 형성한다.
이어서 도 6b에 도시한 바와 같이, 화학흡착하지 않은 제1 반응물질(20)들을 챔버(10)로부터 제거하기 위한 제1 퍼지(purge)단계를 진행한다. 여기서, 화학흡착하지 않은 제1 반응물질들(20)이란 기판(12) 상에 물리흡착되는 제1 반응물질들(20)을 포함한다.
도 6c를 참조하면, 상술한 바와 같이 화학흡착하지 않은 제1 반응물질들(20)을 챔버(10)로부터 제거한 다음, 상기 챔버(10) 내부에 제2 반응물질들(22) 또는 제2 반응물질(22)을 포함하는 가스, 예를 들어 암모니아 가스 또는 질소 가스를 도입한다.
도 6d를 참조하면, 상술한 바와 같이 제2 반응물질(22)을 도입함에 따라, 기판(12) 상에 형성되어 있는 단일원자층(30)과 상기 제2 반응물질들(22)이 화학적으 로 반응하여 제1 막(40)이 형성된다. 이어서, 제1 반응물질들(도시되지 않음)에 적용한 것과 동일한 방법을 사용하여 상기 화학흡착하지 않은 제2 반응물질들(22)을 상기 챔버(10)로부터 제거시키기 위한 제2 퍼지 단계를 수행한다.
도 6e를 참조하면, 상술한 바와 같이 제1 및 제2 반응물질들(도시되지 않음)의 도입과 화학흡착하지 않은 제1 및 제2 반응물질들을 챔버(10)로부터 제거하는 상기 단계들을 반복적으로 수행함으로써 원하는 두께를 갖는 제1 막(50)을 형성할 수 있다. 이 경우, 제1 막(50)은 20Å 내지 80Å의 두께를 가지는 것이 바람직하며, 보다 바람직하게는, 35Å 내지 65Å의 두께를 갖는다. 상술한 두께보다 얇은 두께를 갖는 제1 막(50)은 후속의 CVD 증착공정에서 Cl-가 하부막으로 노출될 가능성이 있다. 또한 상술한 두께보다 두꺼운 두께를 갖는 제1 막(50)은 막 형성에 오랜 시간이 소요되므로, 생산성 측면에서 불리할 수 있다. 본 발명의 바람직한 실시예에 따른 반도체 박막 형성방법에 있어서 공정조건의 일 예를 하기 표 1에 나타낸다.
Figure 112004029541122-pat00001
이어서, 도 6f 및 6g를 참조하면, 상기 챔버(10) 내부에서 화학기상증착 방 법을 사용하여 제2 온도에서 상기 제1 막(50) 상에 제2 막(60)을 형성한다. 이 경우, 제2 온도는 제1 온도와 같거나, 제1 온도보다 높은 것이 바람직하며, 보다 구체적으로는 550℃ 이상으로 유지하는 것이 바람직하다. 이는 화학기상증착 방법을 사용하여 티타늄 질화막을 형성하는 경우, 상술한 범위 미만의 온도에서는 TiClxNy와 같은 불순물이 발생하여 안정적인 TiN 막을 얻을 수 없기 때문이다.
도 6f를 참조하면, 상기 챔버(10) 내부로 반응가스들(20, 22)을 도입한다. 이 경우 사용할 수 있는 반응가스들(20, 22)로는 티타늄 염화물가스와 암모니아 가스, 티타늄 염화물 가스와 질소 가스 또는 티타늄염화물 가스, 질소 가스 및 암모니아 가스 등을 사용할 수 있다. 본 발명에 따른 반도체 장치의 막 형성방법에 있어서, 티타늄염화물 가스는 10sccm 이상의 유량으로 챔버(10) 내로 도입하는 것이 바람직하며, 보다 바람직하게는 20sccm 이상의 유량으로 챔버(10) 내로 도입한다. 화학기상증착 방법을 사용하여 상술한 유량보다 적은 유량으로 막을 형성하는 경우 스텝커버리지가 열화될 수 있어 바람직하지 않기 때문이다.
도 6g를 참조하면, 상술한 바와 같이 반응가스들(도시되지 않음)을 챔버(10) 내부로 도입함에 따라, 반응가스들이 서로 화학반응하여 티타늄 질화물 등과 같은 물질을 형성한다. 이러한 물질이 상기 제1 막(50) 상에 증착되어 원하는 두께를 갖는 제2 막(60)을 형성한다.
상술한 바와 같이 반응가스들의 도입하여 물질을 형성하는 단계들을 반복적으로 수행함으로써 원하는 두께를 갖는 제2 막(50)을 형성할 수 있다. 이 경우, 본 발명에 따른 일 실시예에 의하면, 제2 막(60)은 150Å 내지 400Å의 두께를 갖는다. 그러나, 본 발명의 목적에 비추어 제2 막(60)의 두께는 상술한 범위에 한정되지 않고, 그 두께를 다양하게 변화시켜 반도체 장치에 적용할 수 있다.
본 발명의 바람직한 실시예에 따르면, 물질 형성 후, 챔버 내로 암모니아 가스를 도입하여 상기 형성된 물질을 어닐링 하는 단계를 선택적으로 수행할 수 있다. 이에 따라, 반응가스를 도입함에 따른 물질의 형성 및 형성된 물질을 암모니아 가스로 어닐링 하는 단계를 반복적으로 수행하여 원하는 두께를 갖는 제2 막을 형성할 수 있다. 본 발명의 일 실시예에 따른 반도체 박막 형성방법에 따른 공정조건의 일 예를 하기 표 2에 나타낸다.
Figure 112004029541122-pat00002
상술한 방법을 통하여, 제1 막(50)과 제2 막(60)으로 이루어진 반도체 장치의 막(70)을 형성할 수 있다. 바람직하게 상기 반도체 장치의 막(70)은 티타늄 질화물을 포함한다. 또한, 상기 반도체 장치의 막(70)은 금속이온의 확산을 방지하는 확산방지막이나 반도체 장치에 포함된 커패시터의 상부전극 또는 하부전극으로 적용할 수 있으며, 이 경우 상기 반도체 장치의 막(70)은 약 170Å 내지 약 480Å의 두께를 가질 수 있다.
반도체 장치의 막 형성 장치
실시예 1
도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 막 형성 장치의 단면도이고, 도 8a 및 도 8b는 도 7에 도시한 반도체 장치의 막 형성장치를 사용하여 반도체 장치의 막을 형성하는 공정단계들을 나타낸 단면도들이다.
도 7을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치의 막 형성장치(100)는 반도체 기판(120)을 수용하는 챔버(110), 상기 챔버(110) 상부에 위치하며, 막을 형성하기 위한 반응가스를 상기 챔버(110) 내로 도입하는 샤워헤드(140), 상기 샤워헤드(140)와 상기 반도체 기판(120) 사이의 거리를 조절하기 위한 거리 조절 유닛(160) 및 상기 반도체 기판(120)을 지지하기 위한 스테이지(130)를 포함한다.
이 경우, 상기 거리조절 유닛(160)은 상기 샤워헤드(140)와 상기 챔버(110) 사이에 연결된 신축 부재(144) 및 상기 샤워헤드(140)를 이동시키기 위한 구동원(142)을 포함한다.
상기 신축부재(144)는 반도체 장치의 막을 형성하는 공정 수행 동안에, 증착 방법에 따라 적절하게 상기 샤워헤드(140)와 상기 기판(120) 사이의 거리를 조절할 수 있도록 길이의 신장이 가능한 벨로우즈관 또는 안테나 구조의 관일 수 있다. 또한, 상기 구동원(142)으로는 모터, 실린더, 리드 스크류 등을 사용할 수 있다.
도 7에 도시한 바와 같이 상기 구동원(142)은 샤워헤드(140)에 연결되어 있으며, 이 경우 상기 구동원(142)은 상기 샤워헤드(140)에 동력을 공급함으로써 샤 워헤드(140)를 기판(120)에 수직인 방향으로 전후진시킬 수 있다. 본 발명의 다른 실시예에 의하면, 샤워헤드(140)에 연결된 신축부재(144)와 연결되어 있는 구동원(도시되지 않음)도 사용할 수 있으며 이 경우, 상기 구동원은 상기 신축부재(144)에 동력을 공급함으로써 상기 샤워헤드(140)를 기판(120)에 수직인 방향으로 전후진시킬 수 있다.
상기 스테이지(130)는 상기 챔버(110)의 하부에서 상기 샤워헤드(140)와 대향하도록 위치하며, 상기 스테이지(130)는 상기 반도체 기판(120)의 온도를 조절할 수 있도록 히터(132)를 포함한다. 또한, 상기 히터(132)는 일정 온도의 용매를 순환시키거나 냉각 가스를 사용하여 히터(132)의 온도를 조절할 수 있는 열 교환기(134)를 포함할 수도 있다.
또한, 상기 반도체 장치의 막 형성장치(100)는 상기 스테이지(130)를 관통하며, 상기 기판(120) 하부로 아르곤과 같은 백사이드 가스를 흐르도록 하여 상기 반도체 기판(120)의 온도를 조절하기 위한 백사이드 가스 도입관(150)을 구비할 수도 있다. 이러한 백사이드 가스는 상기 히터(132) 내부의 열 교환기(134)의 역할과 동일하게 상기 기판(120)의 온도를 상승시키거나 하강시키는 역할을 할 수 있으며, 상기 반도체 장치의 막 형성장치(100)는 상기 열교환기(134)와 상기 백사이드 도입관(150)을 선택적으로 또는 모두 포함할 수 있다.
또한, 본 발명의 바람직한 실시예에 따르면, 원자층 적층 방법이나 화학기상증착 방법 수행 시에 플라즈마를 사용할 수 있도록, 반도체 장치의 막 형성장치(100)는 가스 도입부(도시되지 않음)를 감싸는 상부 전극(도시되지 않음) 과 주입된 가스에 고주파를 가하여 플라즈마 상태로 여기시키는 RF전원(도시되지 않음) 및 상부 전극 아래에 위치하며 도입된 가스를 플라즈마 상태로 여기시키는 버퍼공간(도시되지 않음)을 더 포함할 수 있다. 이러한 버퍼 공간 하부에는 버퍼 공간에서 플라즈마 상태로 여기된 가스를 기판 상으로 균일하게 증착시키기 위한 샤워헤드(140)가 구비된다. 이에 따라 챔버(110) 내에서 다이렉트로 플라즈마를 형성할 수 있다.
본 발명의 다른 실시예에 따르면 반도체 장치의 막 형성장치(100)는 챔버(110) 외부에 위치하며, 챔버(110) 내부로 플라즈마를 도입할 수 있는 리모트 플라즈마 발생부를 더 포함할 수도 있다.
이하, 도 8a 및 도 8b를 참조하여 도 7에 도시한 반도체 장치의 막 형성장치를 사용하여 반도체 장치의 막을 형성하는 공정 단계들을 구체적으로 설명한다.
도 8a를 참조하면, 우선 챔버(110) 내부에 반도체 기판(120)을 위치시킨다. 이어서, 구동원(142)에서 샤워헤드(140)로 동력을 공급하여, 샤워헤드(140)를 기판(120) 방향으로 하강시킨다. 도 8a에 도시한 바와 같이, 적절한 거리, 바람직하게는 약 25mm 이하의 간격을 유지하면서 제1 온도에서 원자층 적층 방법을 사용하여 제1 막(170)을 형성한다. 샤워헤드(140)와 기판(120)사이의 간격이 약 25mm를 초과하는 경우, 후속의 퍼지단계에서의 효율성이 저하되어 바람직하지 않기 때문이다. 원자층 적층 방법을 사용하여 제1 막(170)을 형성하는 방법은 상술한 바와 같으므로 구체적인 설명은 생략한다.
이어서, 챔버(110) 내부를 퍼지한 후, 아르곤과 같은 백사이드 가스를 백사 이드 가스 도입관(150)을 통하여 챔버(110) 내부로 도입하여 기판(120)의 온도를 제 1 온도에서 제 2온도로 상승시킨다.
도 8b를 참조하면, 구동원(142)에서 샤워헤드(140)로 동력을 공급하여 샤워헤드(140)를 기판(120) 반대 방향으로 상승시킨다. 도 8b에 도시한 바와 같이 적절한 거리, 바람직하게는 약 25mm 내지 80mm 정도의 간격을 유지하면서 제2 온도에서 화학기상증착 방법을 사용하여 제2 막(180)을 형성한다. 샤워헤드(140)와 기판(120)사이의 간격이 약 25mm 미만인 경우 가스플로우(gas flow)가 고르지 않아 산포의 열화를 발생시키며, 약 80mm 초과의 간격은 경제적으로 불필요하기 때문이다. 화학기상증착 방법을 사용하여 제2 막(180)을 형성하는 방법은 상술한 바와 같으므로 구체적인 설명은 생략한다. 이에 따라, 반도체 장치의 막(190)을 형성할 수 있다.
실시예 2
도 9는 본 발명의 제2 실시예에 따른 반도체 장치의 막 형성 장치의 단면도이고, 도 10a 및 도 10b는 도 9에 도시한 반도체 장치의 막 형성장치를 사용하여 반도체 장치의 막을 형성하는 공정단계들을 나타낸 단면도들이다.
도 9를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치의 막 형성장치(200)는 상술한 바와 같이 반도체 기판(220)을 수용하는 챔버(210), 상기 챔버(210) 상부에 위치하며, 막을 형성하기 위한 반응가스를 상기 챔버(210) 내로 도입하기 위한 샤워헤드(240), 상기 샤워헤드(240)와 상기 반도체 기판(220) 사이의 거리를 조절하기 위한 거리 조절 유닛(260) 및 상기 반도체 기판(220)을 지지하 기 위한 스테이지(230)를 포함한다.
이 경우, 상기 거리조절 유닛(260)은 상기 스테이지(230)와 상기 챔버(210) 사이에 연결된 신축 부재(234) 및 상기 스테이지(230)를 이동시키기 위한 구동원(236)을 포함한다.
상기 신축부재(234)는 본 발명에 따른 반도체 장치의 막을 형성하는 공정을 수행하는 동안, 증착 방법에 따라 적절하게 상기 샤워헤드(240)와 상기 기판(220) 사이의 거리를 조절할 수 있도록 길이의 신장이 가능한 벨로우즈관 또는 안테나 구조의 관일 수 있다. 또한, 상기 구동원(236)으로는 모터, 실린더, 리드 스크류 등을 사용할 수 있다.
상기 구동원(236)은 스테이지(230)에 연결되어 있으며, 이 경우 상기 구동원(236)은 상기 스테이지(230)에 동력을 공급함으로써 스테이지(230)를 기판(220)에 수직인 방향으로 전후진시킬 수 있다. 본 발명의 다른 실시예에 따르면, 스테이지(230)에 연결된 신축부재(234)와 연결되어 있는 구동원(도시되지 않음)도 사용할 수 있으며, 이 경우 상기 구동원은 상기 신축부재(234)에 동력을 공급함으로써 상기 스테이지(230)를 기판(220)에 수직인 방향으로 전후진시킬 수 있다.
상기 스테이지(230)는 상기 챔버(210)의 하부에서 상기 샤워헤드(240)와 대향하도록 위치하며, 상기 스테이지(230)는 상기 반도체 기판(220)의 온도를 조절할 수 있도록 히터(232)를 포함할 수 있다. 또한, 상기 히터(232)는 일정 온도의 용매를 순환시키거나 냉각 가스를 사용하여 히터(232)의 온도를 조절할 수 있는 열 교 환기(238) 포함할 수 있다.
또한, 본 발명에 따른 반도체 장치의 막 형성장치(200)는 상기 스테이지(230)를 관통하며, 상기 기판(220) 하부로 아르곤과 같은 백사이드 가스를 흐르도록 함으로써 상기 반도체 기판(220)의 온도를 조절하기 위한 백사이드 도입관(250)을 구비할 수도 있다. 이는 상기 히터(232) 내부의 열 교환기(238)의 역할과 동일하게 기판(220)의 온도를 상승시키거나 하강시키는 역할을 할 수 있으며, 상기 반도체 장치의 막 형성장치(200)는 상기 열교환기(238)와 상기 백사이드 도입관(250)을 선택적으로 또는 모두 포함할 수 있다.
또한, 본 발명의 바람직한 실시예에 따르면, 원자층 적층 공정이나 화학기상증착 공정 수행 시에 플라즈마를 사용할 수 있도록, 상술한 바와 같은 상부 전극(도시되지 않음), RF전원(도시되지 않음) 및 버퍼공간(도시되지 않음) 등을 더 포함할 수 있다. 이러한 버퍼 공간 하부에는 버퍼 공간에서 플라즈마 상태로 여기된 가스를 기판 상으로 균일하게 증착시키기 위한 샤워헤드(240)가 구비된다. 이에 따라 챔버(210) 내에서 다이렉트로 플라즈마를 형성할 수 있다.
본 발명의 다른 실시예에 따르면 반도체 장치의 막 형성장치(200)는 챔버(210) 외부에 위치하며, 챔버(210) 내부로 플라즈마를 도입할 수 있는 리모트 플라즈마 발생부(도시되지 않음)를 더 포함할 수도 있다.
이하, 도 10a 및 도 10b를 참조하여 도 9에 도시된 반도체 장치의 막 형성장치를 사용하여 반도체 장치의 막을 형성하는 공정 단계들을 상세히 설명한다.
도 10a를 참조하면, 우선 챔버(210) 내부에 기판(220)을 위치시킨다. 이어 서, 구동원(236)에서 스테이지(230)로 동력을 공급하여, 스테이지(230)를 샤워헤드(240) 방향으로 상승시킨다. 도 10a에 도시한 바와 같이, 적절한 거리, 바람직하게 약 25mm 이하의 간격을 유지하면서 원자층 적층 방법을 사용하여 제1 막(270)을 형성한다. 원자층 적층 방법을 사용하여 반도체 장치의 제1 막을 형성하는 방법은 상술하였으므로 구체적인 설명은 생략한다. 이어서, 챔버(210) 내부를 퍼지한 후 아르곤과 같은 백사이드 가스를 백사이드 가스 도입관(250)을 통하여 챔버(210) 내부로 도입하여 기판(220)의 온도를 제 1 온도에서 제2 온도로 상승시킨다.
도 10b를 참조하면, 구동원(236)에서 스테이지(230)로 동력을 공급하여 스테이지(230)를 샤워헤드(240) 반대 방향으로 하강시킨다. 이어서, 도 10b에 도시한 바와 같이 적절한 거리, 바람직하게는 약 25mm 내지 80mm정도의 간격을 유지하면서 화학기상증착 방법을 사용하여 제2 막(280)을 형성한다. 화학기상증착 방법을 사용하여 제2 막(280)을 형성하는 방법은 상술하였으므로 구체적인 설명은 생략한다. 이에 따라, 반도체 장치의 막(290)을 형성할 수 있다.
실시예 3
도 11은 본 발명의 제3 실시예에 따른 반도체 장치의 막 형성 장치의 단면도이고, 도 12a 및 도 12b는 도 11에 도시한 반도체 장치의 막 형성장치를 사용하여 반도체 장치의 막을 형성하는 공정단계들을 나타낸 단면도들이다.
도 11을 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치의 막 형성장치(300)는 상술한 바와 같이 반도체 기판(320)을 수용하는 챔버(310), 상기 챔버(310) 상부에 위치하며, 막을 형성하기 위한 반응가스를 상기 챔버(310) 내로 도입하는 샤워헤드(340), 상기 샤워헤드(340)와 상기 반도체 기판(320) 사이의 거리를 조절하기 위한 제1 거리 조절 유닛(360) 및 제2 거리 조절유닛(370), 상기 반도체 기판(320)을 지지하기 위한 스테이지(330)를 포함한다.
이 경우, 상기 제1 거리조절 유닛(360)은 상기 샤워헤드(340)와 상기 챔버(310) 사이에 연결된 제1 신축 부재(344) 및 상기 샤워헤드(340)를 이동시키기 위한 제1 구동원(342)을 포함하며, 상기 제2 거리조절 유닛(370)은 상기 스테이지(330)와 상기 챔버(310) 사이에 연결된 제2 신축부재(334) 및 상기 스테이지(330)를 이동시키기 위한 제2 구동원(336)을 포함한다.
상기 제1 신축부재 및 제2 신축부재들(344,334)는 반도체 장치의 막을 형성하는 공정을 수행하는 동안, 증착 방법에 따라 적절하게 상기 샤워헤드(340)와 상기 기판(320) 사이의 거리를 조절할 수 있도록 길이의 신장이 가능한 벨로우즈관 또는 안테나 구조의 관일 수 있다. 또한, 상기 제1 및 제2 구동원(342,336)으로는 모터, 실린더, 리드 스크류 등을 사용할 수 있다.
상기 제1 구동원(342)은 샤워헤드(340)에 연결되어 있으며, 이 경우 상기 제1 구동원(342)은 상기 샤워헤드(340)에 동력을 공급함으로써 샤워헤드(340)를 기판(320)에 수직인 방향으로 전후진시킬 수 있다. 상기 제2 구동원(336)은 스테이지(330)에 연결되어 있으며, 이 경우 상기 제2 구동원(336)은 상기 스테이지(330)에 동력을 공급함으로써 스테이지(330)를 기판(320)에 수직인 방향으로 전후진시킬 수 있다.
본 발명의 일 실시예에 따르면, 샤워헤드(340)에 연결된 제1 신축부재(344)와 연결되어 있는 제1 구동원(도시되지 않음)도 사용할 수 있다. 이 경우, 상기 제1 구동원은 상기 제1 신축부재(344)에 동력을 공급함으로써 상기 샤워헤드(340)를 기판(320)에 수직인 방향으로 전후진시킬 수 있다. 이와 동일하게, 스테이지(330)에 연결된 제2 신축부재(334)와 연결되어 있는 제2 구동원(도시되지 않음)도 사용할 수 있다. 이 경우, 상기 제2 구동원은 상기 제2 신축부재(334)에 동력을 공급함으로써 상기 스테이지(330)를 기판(320)에 수직인 방향으로 전후진시킬 수 있다.
상기 스테이지(330)는 상기 챔버(310)의 하부에서 상기 샤워헤드(340)와 대향하도록 위치하며, 상기 스테이지(330)는 상기 반도체 기판(320)의 온도를 조절할 수 있도록 히터(332)를 포함한다. 또한, 상기 히터(332)는 일정 온도의 용매를 순환시키거나 냉각 가스를 사용하여 히터(332)의 온도를 조절할 수 있는 열 교환기를(338) 포함할 수 있다.
또한, 상기 반도체 장치의 막 형성장치(300)는 상기 스테이지(330)를 관통하며, 상기 기판(320) 하부로 아르곤과 같은 백사이드 가스를 흐르도록 함으로써 상기 반도체 기판(320)의 온도를 조절하기 위한 백사이드 도입관(350)을 구비한다. 이는 상기 히터(332) 내부의 열 교환기(338)의 역할과 동일하게 기판(320)의 온도를 상승시키거나 하강시키는 역할을 하며, 상기 반도체 장치의 막 형성장치(300)는 상기 열교환기(338)와 상기 백사이드 도입관(350)을 선택적으로 또는 모두 포함할 수 있다.
또한, 본 발명의 바람직한 일 실시예에 따르면, 원자층 적층 공정이나 화학기상증착 공정 수행시에 플라즈마를 사용하기 위하여, 반도체 장치의 막 형성장치(300)는 상술한 바와 같이 상부 전극(도시되지 않음), RF전원(도시되지 않음) 및 버퍼공간(도시되지 않음)을 더 포함할 수 있다. 이러한 버퍼 공간 하부에는 버퍼 공간에서 플라즈마 상태로 여기된 가스를 기판 상으로 균일하게 증착시키기 위한 샤워헤드(340)가 구비된다. 이에 따라 챔버(310) 내에서 다이렉트로 플라즈마를 형성할 수 있다.
본 발명의 다른 실시예에 따르면 반도체 장치의 막 형성장치(300)는 챔버(310) 외부에 위치하며, 챔버(310) 내부로 플라즈마를 도입할 수 있는 리모트 플라즈마 발생부(도시되지 않음)를 더 포함할 수도 있다.
이하, 도 12a 및 도 12b를 참조하여 도 11에 도시된 반도체 장치의 막 형성장치를 사용하여 반도체 장치의 막을 형성하는 공정 단계들을 상세히 설명한다.
도 12a를 참조하면, 우선 챔버(310) 내부에 반도체 기판(320)을 위치시킨다. 이어서 제1 구동원(342)에서 샤워헤드(340)로 동력을 공급하고, 이와 동시에 제2 구동원(336)에서 스테이지(330)로 동력을 공급한다. 이에 따라, 샤워헤드(330)는 기판(320) 방향으로 하강되며, 스테이지(330)는 샤워헤드 방향(340)으로 상승된다.
도 12a에 도시한 바와 같이, 적절한 거리, 바람직하게 약 25mm 이하의 간격을 유지하면서 원자층 적층 방법을 사용하여 제1 막(380)을 형성한다. 원자층 적층 방법을 사용하여 제1 막(380)을 형성하는 방법은 상술하였으므로 구체적인 언급은 생략한다.
이어서, 챔버(310) 내부를 퍼지한 후, 아르곤과 같은 백사이드 가스를 백사이드 가스 도입관(350)을 통하여 챔버(310) 내부로 도입하여 기판(320)의 온도를 제2 온도로 상승시킨다.
도 12b를 참조하면, 제1 구동원(342)에서 샤워헤드(340)로 동력을 공급하여 샤워헤드(340)를 기판(320) 반대 방향으로 상승시키고, 제2 구동원(336)에서 스테이지(330)로 동력을 공급하여 스테이지(330)를 샤워헤드(340) 반대 방향으로 하강시킨다. 도 12b에 도시한 바와 같이 적절한 거리, 바람직하게는 약 25mm 내지 80mm 정도의 간격을 유지하면서 화학기상증착 방법을 사용하여 제2 막(385)을 형성한다. 화학기상증착 방법을 사용하여 제2 막(385)을 형성하는 방법은 상술하였으므로 구체적인 설명은 생략한다. 이에 따라, 반도체 장치의 막(390)을 형성할 수 있다.
TiCl 4 몰수에 따른 불순물 생성량의 조사
티타늄 염화물 가스를 도입하여 티타늄 질화막을 형성하는 경우에, 티타늄 염화물이 기 형성된 하부막과 반응하여 불순물을 생성하게 된다. 티타늄 질화막을 사용하여 상부 전극을 형성하는 경우 하부막은 유전막으로서 하프늄 산화막 또는 알루미늄 산화막 등일 수 있다. 티타늄 염화물은 다음과 같은 메카니즘으로 하부막질인 유전막을 공격한다.
TiCl4 + HfOx → HfCl4(g) + TiO2(s)
상기 화학식 1에서 나타나는 바와 같이, 티타늄 염화물은 하프늄 산화막과 반응하여 금속 염화물 가스 및 티타늄 산화물과 같은 불순물을 발생시킨다.
이와 같은 경우에 있어서, 티타늄 염화물의 농도가 불순물 생성량에 미치는 영향을 조사하였다.
본 실험은 600℃의 온도, 0.01atm의 압력 하 에서 하프늄 산화물(HfO2) 1mole과 티타늄 염화물 1mole, 10mole, 및 100mole을 각각 반응시켰다. 이어서 반응에 사용한 티타늄 염화물의 하프늄 산화물에 대한 몰분율을 조사하는 방식으로 진행하였다. TiCl4 몰수에 따른 불순물의 생성량을 하기의 표 3 에 나타낸다.
TiCl4 몰수(mole) HfCl4(g) 몰수(mole) HfCl4의 HfO2에 대한 몰분율(%)
1 3.3731E-03 0.34
10 3.3731E-02 3.4
100 3.3731E-01 34
표 3을 참조하면, 동일 온도에서 TiCl4의 농도가 증가하면 HfCl4 가스의 생성량이 증가하는 것을 확인할 수 있다. 이러한 결과에 의하면, 반도체 장치의 막을 형성하기 위한 반응물질과 기 형성된 하부 막질이 접촉할 가능성이 큰 공정수행의 초기에는 티타늄 염화물의 유량을 작게 하여야 함을 알 수 있다.
본 발명에 따르면, 제1 막 형성시에 티타늄 염화물의 유량을 바람직하게 25sccm으로, 보다 바람직하게는 10sccm 이하로 유지하므로 반응초기에 티타늄 염화물이 하부막질과 반응하여 불순물이 생성되는 것을 최소화 할 수 있다.
TiN 증착온도에 따른 불순물 생성량의 조사
상술한 바와 같이 티타늄 염화물 가스를 도입하여 티타늄 질화막을 형성하는 경우에, 티타늄 염화물이 기 형성된 하프늄 산화막 등과 같은 하부막과 반응하여 불순물을 생성하게 된다.
이와 같은 경우에 있어서, 티타늄 질화막의 증착 온도가 불순물 생성량에 미치는 영향을 조사하였다.
본 실험은 0.01atm의 압력 하 에서 하프늄 산화물(HfO2) 1mole과 티타늄 염화물 1mole을 각각 450℃, 500℃, 550℃, 600℃ 및 650℃에서 반응시킨 후, 반응에 사용한 티타늄 염화물의 하프늄 산화물에 대한 몰분율을 조사하는 방식으로 진행하였다. 티타늄 질화막 증착 온도에 따른 불순물의 생성량을 하기의 표 4에 나타낸다.
TiN 증착온도(℃) HfCl4(g) 몰수(mole) HfCl4의 HfO2에 대한 몰분율(%)
450 0.5240E-03 0.05
500 0.1075E-02 0.11
550 1.9874E-02 1.9
600 3.3731E-02 3.4
650 5.3339E-02 5.3
표 4를 참조하면, 동일 농도 조건에서 온도가 증가하는 경우 HfCl4 가스의 생성량이 증가하는 것을 확인할 수 있다. 반면, 티타늄 질화막의 증착 온도가 550℃ 이하로 가면서 급격히 HfCl4 가스의 생성량이 감소하는 것을 알 수 있다.
이러한 결과에 의하면, 반도체 장치의 막을 형성하는 경우, 반도체 장치의 막을 형성하기 위한 반응물질과 기 형성된 하부 막질이 접촉할 가능성이 큰 공정수행의 초기에는 티타늄 질화막의 증착 온도를 낮추는 것이, 보다 구체적으로는 약 550℃ 이하로 유지하는 것이 바람직함을 확인할 수 있다.
본 발명에 따르면, 제1 막 형성시에 티타늄 질화막의 증착 온도를 550℃이하의 제1 온도로 유지하므로 반응초기에 티타늄 염화물이 하부막질과 반응하여 불순물이 생성되는 것을 최소화 할 수 있다.
반도체 기판과 샤워헤드 사이의 간격에 따른 산포의 조사
상술한 바와 같이 티타늄 염화물 가스를 도입하여 티타늄 질화막을 형성하는 경우에 있어서, 반도체 기판과 샤워헤드 사이의 간격에 따른 산포를 조사하였다.
본 실험은 반도체 기판과 샤워헤드와의 간격을 제외하고는 실시예 1 내지 3에서 제시한 것과 동일한 방법으로 수행하였다. 즉, 원자층 적층 방법을 사용하여 제1 막을 형성하고 화학기상증착 방법을 사용하여 제2 막을 형성하였다. 이 때, 반도체 기판과 샤워헤드와의 간격을 25mm, 30mm, 40mm, 및 45mm로 유지하면서 각각 실험을 진행하였다. 증착 방법 및 반도체 기판과 샤워헤드 사이의 간격에 따른 산포를 하기 표 5에 나타낸다.
간격 25mm 30mm 40mm 45mm
CVD TiN 20% 14.5% 8.7% 5.3%
ALD TiN 4.9% 6.1% 6.4% 6.5%
표 5를 참조하면, 화학기상증착 방법을 사용하여 막을 형성하는 경우, 반도 체 기판과 샤워헤드와의 거리가 멀어질수록 산포가 좋아지는 것을 확인할 수 있다. 반면, 원자층 증착 방법에 의하여 막을 형성하는 경우에는 반도체 기판과 샤워헤드 사이의 간격이 좁을수록 산포가 좋아지는 것을 알 수 있다.
이러한 결과에 의하면, 화학기상증착 방법에 의하여 막을 형성하는 경우에는 샤워헤드와 반도체 기판과의 간격을 25mm이상으로 유지하는 것이 바람직하며, 원자층 증착 방법을 사용하여 막을 형성하는 경우에는 샤워헤드와 반도체 기판과의 간격을 25mm 이하로 유지하는 것이 바람직함을 확인할 수 있다.
본 발명에 따르면, 원자층 적층 방법을 사용한 제1 막 형성시에는 반도체 기판과 샤워헤드와의 간격을 25mm 이하로 유지하며, 화학기상 증착 방법을 사용한 제2 막 형성 시에는 반도체 기판과 샤워헤드와의 간격을 25mm이상 80mm이하로 유지한다. 이에 따라 반도체 기판에 고르게 막을 형성할 수 있음을 알 수 있다. .
단위시간당 생산량의 조사
화학기상증착 방법, 원자층 적층 방법 및 본 발명에 따른 화학기상증착 방법과 원자층 적층 방법을 결합한 방법을 사용하여 각각 티타늄 질화막을 형성하고, 이에 따른 단위시간당 생산량을 조사하였다.
본 실험에 있어서, 화학기상증착 방법, 원자층 적층 방법, 및 원자층 적층방법과 화학기상증착 방법을 결합한 방법을 수행하여 기판 상에 각각 티타늄 질화막을 380Å의 두께로 형성하였다. 각각의 경우에 있어서 증착 시간 및 단위시간당 웨이퍼 생산량을 하기의 표 6에 나타낸다.
CVD TiN 380Å ALD TiN 380Å ALD TiN 30Å/CVD TiN 250Å
증착시간 (sec) 75 2926 235 + 40 = 275
단위시간당 웨이퍼 생산량 (wf/hr) 12.0 2.6 9.3
공정온도 530℃이상 약 530℃ 530℃ 이상
표 6을 참조하면, 화학기상증착 방법을 사용하여 380Å 두께의 질화막을 형성하는 경우의 증착 시간은, 동일한 두께의 막을 원자층적층 방법을 사용하여 형성하는 경우의 증착시간 보다 약 40배 정도 빠른 것을 알 수 있다. 또한, 화학기상증착 방법을 사용하여 380Å 두께의 티타늄 질화막을 형성하는 경우, 단위시간당 12.0개의 웨이퍼를 생산할 수 있었다. 반면, 원자층 증착방법으로 380Å의 두께의 티타늄 질화막을 형성하는 경우 단위시간당 약 2.6개의 웨이퍼밖에 생산할 수 없었다. 본 발명에 따른 원자층적층 방법과 화학기상증착 방법을 결합한 방법을 사용하여 티타늄 질화막을 형성하는 경우, 화학기상증착방법보다 생산량은 적지만, 원자층적층 방법에 의하여 티타늄 질화막을 형성하는 경우보다는 월등하게 생산량이 향상되었음을 알 수 있다.
본 발명에 따르면, 원자층적층 방법을 사용하여 제1 막을 형성하고, 화학기상 증착 방법을 사용하여 제2 막을 형성하므로, 원자층적층 방법에 의하여 동일한 두께의 막을 형성하는 경우보다 생산량을 향상시킬 수 있다. 또한 본 발명에 따를 경우, 화학기상증착 방법에 의하여 티타늄 질화막 형성하는 경우 발생할 수 있는 하부막질의 특성 열화 등도 방지할 수 있어 보다 경제적으로 보다 우수한 막을 형성할 수 있음을 알 수 있다.
본 발명에 의하면, 원자층 증착 방법에 의해 제1 티타늄 질화막을 형성함으로써, 반도체 장치의 베리어막 또는 커패시터의 상부 전극을 형성할 때에 그 하부에 위치한 막질에 불순물이 침투하여 유전막과 같이 상기 하부 막질이나 베리어막 또는 상부 전극의 특성이 열화되는 것을 방지할 수 있다. 이어서, 화학기상증착 방법에 의해 제2 티타늄 질화막을 형성함으로써 반도체 장치의 쓰루풋을 향상시킬 수 있다.
결과적으로, 반도체 장치의 불량을 방지함으로서 반도체 장치의 수율을 향상시킬 수 있으며, 동시에 반도체 제조 공정의 생산성을 향상시킬 수 있게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (39)

  1. 유전막이 형성된 기판 상에 원자층적층 방법을 사용하여 제1 온도에서 20 내지 80Å의 두께를 갖는 제1 티타늄 질화막을 형성하는 단계; 및
    상기 제1 티타늄 질화막 상에 화학기상증착 방법을 사용하여 상기 제1 온도 이상의 제2 온도에서 제2 티타늄 질화막을 형성하는 단계를 포함하는 반도체 장치의 막 형성방법.
  2. 제1항에 있어서, 상기 제1 티타늄 질화막을 형성하는 단계는
    (a) 상기 기판이 도입된 챔버 내부에 제1 반응물질 도입하는 단계;
    (b) 상기 챔버 내부로 퍼지가스를 도입하여 상기 화학 흡착하지 않은 제1 반응물질들을 상기 챔버로부터 제거하는 단계;
    (c) 상기 챔버 내부에 제2 반응물질을 도입하는 단계; 및
    (d) 상기 챔버 내부로 퍼지가스를 도입하여 상기 화학 흡착하지 않은 제2 반응물질 및 상기 챔버 내 잔류물들을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 막 형성방법
  3. 제2항에 있어서, 상기 제1 반응물질은 티타늄염화물인 것을 특징으로 하는 반도체 장치의 막 형성방법.
  4. 제2항에 있어서, 상기 제2 반응물질은 암모니아 또는 질소인 것을 특징으로 하는 반도체 장치의 막 형성방법.
  5. 제2항에 있어서, 상기 (a) 내지 (d)단계를 적어도 한번 이상 반복하는 것을 특징으로 하는 반도체 장치의 막 형성방법.
  6. 제2항에 있어서, 상기 제1 반응물질은 25sccm 이하의 유량으로 상기 챔버 내로 도입하는 것을 특징으로 하는 반도체 장치의 막 형성방법.
  7. 제1항에 있어서, 상기 제2 티타늄 질화막을 형성하는 단계는,
    (a) 반응가스들을 상기 챔버 내부로 도입하는 단계; 및
    (b) 상기 반응가스들을 화학반응시킴으로써 상기 제2 티타늄 질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 막 형성방법.
  8. 제7항에 있어서, 상기 (a) 및 (b) 단계를 1회 이상 반복하는 것을 특징으로 하는 반도체 장치의 막 형성방법.
  9. 제7항에 있어서, 상기 (b) 단계 이후에
    (c) 암모니아 가스를 도입하여 상기 제1 및 제2 티타늄 질화막을 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 막 형성방법.
  10. 제9항에 있어서, 상기 (a) 내지 (c) 단계를 1회 이상 반복하는 것을 특징으로 하는 반도체 장치의 막 형성방법.
  11. 제7항에 있어서, 상기 반응가스들은 티타늄염화물 가스, 암모니아 가스 및 질소 가스로 이루어지는 군에서 선택된 적어도 하나인 것을 특징으로 하는 반도체 장치의 막 형성방법.
  12. 제11항에 있어서, 상기 티타늄 염화물 가스는 20sccm 이상의 유량으로 챔버 내로 도입하는 것을 특징으로 하는 반도체 장치의 막 형성방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 제1항에 있어서, 상기 제2 티타늄 질화막은 150 내지 400Å의 두께를 갖는 것을 특징으로 하는 반도체 장치의 막 형성방법.
  18. 제1항에 있어서, 상기 반도체 장치의 막은 170 내지 480 Å의 두께를 갖는 것을 특징으로 하는 반도체 장치의 막 형성방법.
  19. 제1항에 있어서, 상기 제1 티타늄 질화막을 형성하기 전에, 상기 챔버의 상부에 상기 기판과 마주보도록 배치된 샤워헤드와 상기 기판 사이의 간격을 제1 간격으로 조절하는 단계를 더 포함하고,
    상기 제2 티타늄 질화막을 형성하기 전에, 상기 샤워헤드와 상기 기판 사이의 간격을 상기 제1 간격보다 큰 제2 간격으로 조절하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 막 형성방법.
  20. 제19항에 있어서, 상기 제1 티타늄 질화막을 형성하는 단계 이 후 및 상기 제2 티타늄 질화막을 형성하는 단계 이 전에, 백사이드 가스를 사용하여 상기 기판의 온도를 상기 제1 온도에서 상기 제2 온도로 변화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 막 형성방법.
  21. 제20항에 있어서, 상기 백사이드 가스는 아르곤 가스인 것을 특징으로 하는 반도체 장치의 막 형성방법.
  22. 제19항에 있어서 상기 제1 티타늄 질화막을 형성하는 단계는 상기 챔버 내로 티타늄염화물을 제1 유량으로 도입하는 단계를 포함하며,
    상기 제2 티타늄 질화막을 형성하는 단계는 상기 챔버 내로 티타늄 염화물을 포함한 반응 가스들을 상기 제1 유량보다 큰 제2 유량으로 도입하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 막 형성방법.
  23. 삭제
  24. 삭제
  25. 제19항에 있어서, 상기 제1 간격은 25mm 이하인 것을 특징으로 하는 반도체 장치의 막 형성방법.
  26. 제19항에 있어서, 상기 제2 간격은 25 내지 80mm인 것을 특징으로 하는 반도체 장치의 막 형성방법.
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  39. 제1항에 있어서, 상기 제1 티타늄 질화막은 35 내지 65Å의 두께를 갖는 것을 특징으로 하는 반도체 장치의 막 형성방법.
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