KR100612708B1 - 다마신 게이트 공정을 이용한 진성 듀얼 게이트 산화물ｍｏｓｆｅｔ - Google Patents

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Abstract

(a) 구조체 위에 측벽을 구비한 관통 개구부를 갖는 마스크를 형성하는 단계와; (b) 상기 개구부를 통해 상기 구조체에 억제종을 주입하여, 상기 구조체에 억제 영역을 형성하는 단계와; (c) 상기 개구부 내 상기 구조체 위에 이원적인 두께를 갖는 유전체층을 성장시키는 단계 - 상기 억제 영역은 상기 유전체층의 성장을 부분적으로 억제시킴 - 를 포함하는 방법과 함께, 다마신 또는 비다마신 공정 기법을 이용함으로써, 이원적인 두께를 갖는 유전체층을 포함하는 반도체 구조체, 예컨대 MOSFET 또는 안티퓨즈를 형성할 수 있다. 이와는 달리, 전술한 억제종을 유전체층의 성장을 돕는 강화 영역을 반도체 구조체에 형성하는 유전체 성장 강화종으로 대체함으로써, 상기 이원적인 두께를 갖는 유전체층을 형성할 수도 있다.

Description

다마신 게이트 공정을 이용한 진성 듀얼 게이트 산화물 ＭＯＳＦＥＴ{INTRINSIC DUAL GATE OXIDE MOSFET USING A DAMASCENE GATE PROCESS}
도 1 내지 도 7은 본 발명의 제1 실시예에 이용된 기본 공정 단계를 도시한 도면.
도 8 내지 도 13은 본 발명의 제1 실시예에 대한 변형예에 이용된 기본 공정 단계를 도시한 도면.
도 14 내지 도 19는 본 발명의 제2 실시예에 이용된 기본 공정 단계를 도시한 도면.
도 20은 비다마신 공정 기법과 함께 본 발명의 방법을 이용하여 형성할 수 있는 대안적인 구조체를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판
12 : 분리 영역
14 : 산화층
16 : 하드 마스크
18 : 포토레지스트 마스크
20 : 개구부
21 : 측벽
22 : 희생 측벽 스페이서
24 : 억제종
26 : 억제 영역
28 : 유전체층
29 : 스텝 부분
30 : 전도성 재료
32 : 스페이서
34 : 확산 영역
36 : 희생 산화층
38 : 프리도핑된 영역
본 발명은 반도체 장치 제조에 관한 것으로서, 특히 적어도 이원적인(dual) 두께를 갖는 유전체층을 포함하는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 안티퓨즈(anti-fuse) 등의 반도체 장치를 형성하는 방법에 관한 것이다.
현재의 기술에 있어서는, 반도체 장치의 임계 전압이 서브임계 기울기의 비확장성(non-scalability)으로 인해 전원 전압 및 접지 규정에 따라 크기 조정(scale)되지 않는다. 따라서, 어레이 MOSFET의 최소 게이트 산화물 두께 및/또는 최대 워드선 부스트 전압이 신뢰성 요건에 의해 제한된다.
지원 회로부 MOSFET용으로 사용될 경우, 어레이 MOSFET에 의해 요구되는 비교적 두꺼운 게이트 산화물(서브-㎛ 깊이 기술에 의해
Figure 112002004171784-pat00001
6 ㎚ 보다 큰 두께를 가짐)은 상기 MOSFET 장치의 성능을 저하시킨다. 또한, 상기 지원 회로부의 성능을 향상시키기 위해서 더욱 얇은 게이트 산화물을 사용할 경우에는, 워드선 부스트 전압의 신뢰성을 제한하는 결과로서 상기 장치 어레이의 전하 전달 효율이 손상된다.
이상적으로는, 그러한 기술에 있어서, 듀얼 게이트 산화물 두께가 요구된다. 종래 기술에서는, 상기 지원 회로부와 비교해서 상기 어레이 트랜지스터에 듀얼 게이트 산화 공정 또는 다른 게이트 산화 공정을 가하는 것으로 알려져 있다. 이러한 추가적인 게이트 산화 공정들은 많은 비용을 요구하며, 또한 수율을 제한하는데, 이는 상기 MOSFET 장치의 완전한 구조체 위에 제2 산화물을 성장시키는 추가적인 공정 단계, 예컨대 마스킹, 노광, 에칭, 산화 및 제거 마스킹(이것들로 제한되지 않음)을 이용해야만 하기 때문이다. 이처럼, 종래 기술의 게이트 산화 공정들은 신뢰성은 물론 비용면에서도 효율적이지 못하다.
종래의 MOSFET 제조 공정에 대해 전술한 결점의 관점에서, 전체 제조 공정에 추가적인 공정 단계 및 비용을 부가하지 않고서도 이원적인 두께를 갖는 유전체층, 예컨대, 게이트 산화물을 형성할 수 있는, MOSFET 및 다른 장치를 제조하는 신규의 개선된 방법이 계속적으로 요구된다.
본 발명의 목적은 낮은 오버랩 커패시턴스 및 낮은 게이트 유도 드레인 누설(GIDL:Gate Induced Drain Leakage)(즉, 낮은 전계)을 갖는 자기 정렬 MOSFET에 얇은 산화물 MOSFET 특성을 제공하는 것이다.
본 발명의 다른 목적은 게이트 유전체 두께의 스텝에 자기 정렬되는 저농도 도핑된 소스/드레인 확산 영역을 갖는 구조체를 형성하는 방법을 제공하는 것이다. 여기서, 용어 "스텝(step)"은 게이트 유전체에서 유전체 두께의 가파른 변화가 일어나는 영역을 나타낸다.
본 발명의 또 다른 목적은 종래 기술의 안티퓨즈 장치에서 가능한 것보다 상당히 낮은 절연 파괴(rupture) 전압이 채용될 수 있는 안티퓨즈 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 안티쥬즈 장치의 프로그래밍 영역이 테일러링(tailoring)되는 안티퓨즈 장치를 제공하는 것이다.
전술한 목적 및 이점은 본 발명의 일실시예에 있어서 상이한 두께를 갖는 이산(discrete) 유전체 영역을 형성하도록 게이트 유전체의 성장을 억제시키는 억제종(inhibiting species)을 반도체 구조체의 미리 결정된 영역에 주입함으로써 달성된다.
구체적으로, 이러한 본 발명의 실시예에 있어서, 반도체 장치에 이원적인 두께를 갖는 유전체층을 제조하는 방법은
(a) 구조체 위에 측벽을 구비한 관통 개구부를 갖는 마스크를 형성하는 단계 와;
(b) 상기 구조체에 억제 영역을 형성하도록, 상기 개구부를 통해 상기 구조체에 억제종을 주입하는 단계와;
(c) 상기 개구부 내 상기 구조체 위에 이원적인 두께를 갖는 유전체층을 성장시키는 단계 - 상기 억제 영역은 상기 유전체층의 성장을 부분적으로 억제시킴 - 를 포함한다.
전술한 기본 공정 단계는 개구부에 형성되는 희생 측벽 스페이서(sacrificial sidewall spacer)와 함께 이용되거나 또는 그것 없이 이용될 수 있으며, 또한 개구부에 형성되는 희생 산화층과 함께 이용되거나 또는 그것 없이 이용될 수 있다. 또한 전술한 기본 공정 단계는 종래의 다마신 공정 기법(damascene processing scheme)과 함께 이용되거나 또는 이와는 달리 비다마신 공정 기법(non-damascene processing scheme)과 함께 이용될 수 있다.
본 발명에 있어서, 다마신 공정은 최소 크기의 장치를 갖는 MOSFET를 제조하는 데 이용된다. 반면, 비다신 공정은 MOSFET를 제조할 수는 있지만, 다마신 공정에 의해 제조될 수 있는 장치보다 크기가 큰 장치로 제한된다. 또한, 비다마신 기술은 안티퓨즈 재료로서 이원적인 두께를 갖는 유전체층을 포함하는 안티퓨즈 장치의 형성을 가능케 한다.
전술된 방법과는 달리, 반도체 장치에 이원적인 두께를 갖는 유전체층을 제조하는 다른 방법은 다음과 같은 단계들을 포함할 수도 있다:
(a) 구조체 위에 측벽을 구비한 관통 개구부를 갖는 마스크를 형성하는 단 계;
(b) 상기 구조체에 강화 영역을 형성하도록, 상기 개구부를 통해 상기 구조체에 유전체 성장 강화종(enhancement species)을 주입하는 단계;
(c) 상기 개구부 내 상기 구조체 위에 이원적인 두께를 갖는 유전체층을 성장시키는 단계 - 상기 강화 영역은 상기 유전체층의 성장을 부분적으로 도움 - .
상기와 같은 본 발명의 대안적인 실시예는 희생 측벽 스페이서와 함께 이용되거나 또는 그것 없이 이용될 수 있으며, 또한 희생 산화층과 함께 이용되거나 또는 그것 없이 이용될 수 있다. 또한 다마신 공정 기법과 함께 이용되거나 또는 이와는 달리 비다마신 공정 기법과 함께 이용될 수도 있다.
본 발명은 상기와 같은 방법들은 물론, MOSFET의 게이트 산화물이나 안티퓨즈 재료로서 이원적인 두께를 갖는 유전체를 포함하는 반도체 장치를 포함한다. 구체적으로, 본 발명은 게이트 영역이 위에 형성된 반도체 기판을 포함하며, 상기 반도체 기판과 상기 게이트 영역은 관련된 이원적인 두께를 갖는 유전체에 의해 분리되는 것인 반도체 장치를 포함한다.
본 발명의 일실시예에 있어서, 상기 구조체는 이원적인 두께를 갖는 유전체의 스텝 부분에 자기 정렬되는 저농도 도핑된 소스/드레인 확산 영역을 포함한다.
이원적인 두께를 갖는 유전체층을 형성하는 방법을 제공하는 본 발명에 대하여, 본 명세서에 첨부된 도면을 참조하여, 이하 더욱 상세하게 설명할 것이다. 첨부된 도면에서, 동일하거나 대응하는 구성 요소에 대해서는 동일한 참조 번호를 사용하였다.
다마신(damascene) 실시예
먼저, 다마신 공정 기법과 함께 전술한 방법 단계 (a) - (c)를 이용한 본 발명의 제1 실시예를 도시한 도 1 내지 도 7을 참조한다. 특히, 도 1은 본 발명에 이용될 수 있는 최초 구조체를 보여준다. 상기 도시한 구조체는 반도체 기판(10), 분리 영역(12), 산화층(14) 및 하드 마스크(16)를 포함한다. 도 1에 도시한 구조체는 당업계에 공지된 종래의 공정 기술에 의해 제조되며, 또한 당업계에 공지된 종래의 재료들로 구성된다.
예컨대, 반도체 기판(10)은 Si, Ge, SiGe, GaAs, InAs, InP 및 다른 모든 Ⅲ/Ⅴ 반도체 화합물(이것들로 제한되지 않음)을 포함하는 임의의 반도체 재료로 구성된다. 또한, 동일 또는 상이한 반도체 재료로 구성되는 다층 기판, 예컨대 Si/SiGe, 절연체상 실리콘(SOI)도 본 명세서에서 고려된다. 반도체 기판은 제조될 희망하는 장치에 따라 n 타입 또는 p 타입의 반도체 기판일 수 있다.
각각의 분리 영역(12)은 절연성 재료, 예컨대 SiO2로 구성되며, 종래의 라이너 재료로 채워질 수도 있다. 종래의 리소그래피와 에칭, 예컨대 반응 이온 에칭(RIE)을 이용하여 각각의 분리 영역을 위한 개구부를 형성한 후, 종래의 증착 공정, 예컨대 화학 기상 증착(CVD), 플라즈마 CVD(plasma-assisted CVD), 스퍼터링, 반응성 스퍼터링 또는 다른 종류의 증착 공정을 이용하여 상기 개구부에 절연성 재료를 형성한다. 절연성 재료를 증착한 다음에, 종래의 평탄화 공정, 예컨대 화학 기계적 폴리싱(CMP) 또는 그라인딩을 행할 수 있다.
트렌치 분리 영역을 도시하였지만, 본 발명은 그러한 트렌치 분리 영역을 포함하는 구조체로 제한되지 않는다. 그 보다도, 트렌치 분리 영역을 LOCOS(local oxidation of silicon) 영역이나 당업자에게 공지된 다른 종류의 분리 영역으로 대체할 수도 있다. 본 발명의 일부 실시예, 특히 안티퓨즈 장치를 수반하는 실시예의 구조체에서는 분리 영역이 존재할 필요가 없다.
다음, 종래의 증착 공정, 예컨대 CVD, 플라즈마 CVD, 증발법(evaporation) 또는 스퍼터링을 이용하여 반도체 기판(10)의 표면 위에 산화층(14)을 형성한다. 이와는 달리, 종래의 열성장(thermal growing) 공정을 이용하여 산화층(14)을 형성할 수도 있다. 산화층(14)은 통상적으로 SiO2로 구성되고, 그 두께가 약 2 nm 내지 약 200 nm이지만, 약 10 nm 내지 약 20 nm의 두께가 더욱 바람직하다.
종래의 증착 공정, 예컨대 CVD, 플라즈마 CVD, 스퍼터링, 증발법(evaporation) 또는 다른 종류의 증착 공정을 이용하여 산화층(14) 위에 하드 마스크(16)를 형성한다. 하드 마스크(16)는 SiN, SiOxNy 또는 하드 마스크는 물론 폴리싱 정지층의 역할을 할 수 있는 다른 종류의 재료로 구성된다. 하드 마스크(16)의 두께는 본 발명에 있어서 그다지 중요하지 않으나, 통상 약 50 nm 내지 약 400 nm이다.
다음, 종래의 증착 공정, 예컨대 스핀-온 코팅(spin-on coating), CVD, 플라즈마 CVD, 증발법(evaporation) 또는 다른 종류의 증착 공정을 이용하여 하드 마스크(16) 위에 종래의 포토레지스트 마스크(18)를 형성한다. 레지스트 노광 및 현상 을 포함하는 종래의 리소그래피를 이용하여 포토레지스트 마스크(18)를 패터닝한다.
다음, 상기 패터닝된 포토레지스트를 이용하여, 도 1에 도시한 구조체에 실질적으로 수직인 측벽(21)을 갖는 개구부(20)를 형성한다. 상기 개구부(20)는 종래의 건식 에칭 공정, 예컨대 RIE, 이온빔 에칭, 플라즈마 에칭 또는 이것들의 조합에 의해 형성된다. 일실시예에 있어서, 도 2에 도시한 바와 같이, 이러한 에칭 단계는 산화층(14) 위에서 정지된다. 이와는 달리, 도 8에 도시한 바와 같이, 이러한 에칭 단계는 반도체 기판(10)의 표면 위에서 정지될 수도 있다. 주의할 점은, 본 발명의 도면에는 단지 하나의 개구부만을 도시하였지만, 상기 구조체에 복수개의 개구부를 형성하는 경우에도 본 발명의 다양한 방법이 잘 적용될 수 있다라는 점이다.
이 시점에서, 본 발명에서는 종래의 이온 주입과 활성화 어닐링을 이용하여 선택적인 웰 주입 영역(도시되지 않음)을 형성할 수도 있다. 에칭 후 또는 상기 선택적인 웰 주입을 수행한 후에 상기 포토레지스트를 제거할 수 있다.
다음, 개구부(20) 내 실질적으로 수직인 측벽(21)에, 산화물, 산화질화물(oxynitride), 질화물 또는 도핑된 글래스, 예컨대 PSG(phosphorus silicate glass), BPSG(boron phosphorus silicate glass) 또는 ASG(arsenic silicate glass)로 구성될 수 있는 선택적인 희생 측벽 스페이서(22)를 형성할 수도 있다. 상기 선택적인 희생 측벽 스페이서는 실질적으로 수직인 측벽의 양쪽(도 3) 또는 한쪽에만 형성되거나, 또는 실질적으로 수직인 측벽의 양쪽 모두에 형성되 지 않을 수도 있다. 후자의 2가지 대안은 본 발명의 도면에는 도시되지 않았지만, 본 명세서에서 설명되는 다양한 도면으로부터 그 기본 개념을 이해할 수 있을 것이다. 본 발명에 있어서는 희생 측벽 스페이서를 사용하는 것이 대단히 바람직한데, 이는 이러한 희생 측벽 스페이서가 후속 주입 공정에서 주입 스크린의 역할을 하기 때문이다.
주의할 점은, 도핑된 글래스 재료로 구성되는 희생 측벽 스페이서는 반도체 기판에 프리도핑된(predoped) 영역을 형성하는 데 사용된다라는 점이다. 이와 관련해서 도 9를 참조하라.
상기 선택적인 희생 측벽 스페이서는 CVD, 플라즈마 CVD, 증발법(evaporation), 스퍼터링 또는 화학 용액 증착(chemical solution depostion) 등 종래의 증착 공정에 의해 형성된 후, 전술한 종래의 건식 에칭 공정에 의해 희망하는 형상의 스페이서로 형성된다.
다음, 도 4에 도시한 바와 같이, 종래의 이온 주입을 이용하여, 유전체층의 성장을 억제할 수 있는 억제종(24), 예컨대 질소 또는 다른 종류의 종을 반도체 기판에 주입함으로써, 억제 영역(26)을 형성한다. 통상적으로, 이러한 단계에 있어서, 본 발명에서는 질소를 사용하며, 약 10 keV 내지 약 30 keV의 에너지 범위에서 약 1 ×1014 atoms/cm2 내지 약 1 ×1015 atoms/cm2의 이온 주입량으로 주입한다. 산화층(14)에 의존하는 상기 조건은 예시적이며, 결코 본 발명의 기술적 사상의 범위를 제한하지 않는다. 따라서 반도체 기판에 억제 영역을 형성할 수 있는 다른 이온 주입 조건도 본 명세서에서 고려된다.
이와는 달리, 본 발명의 이 시점에서 억제종을 사용하는 대신에, 유전체층의 형성을 강화하는 종(즉, "유전체 성장 강화종)을 반도체 기판에 주입함으로써, 유전체층의 성장을 돕는 유전체 성장 강화 영역을 형성할 수도 있다. 이러한 대안적인 실시예를 채용하는 경우에는, 상기 유전체 성장 강화제를 포함하는 영역이 그것을 포함하지 않는 영역에 비해 두꺼운 유전체를 제공하게 된다. 이러한 효과는 본 발명의 도면에 도시한 효과, 즉 억제종을 포함하는 영역에 더욱 얇은 유전체 영역이 형성되는 효과에 반대되는 것이다. 분명하게, 이러한 대안적인 실시예는 본 발명의 도면에는 도시되지 않았지만, 그 획득될 최종 구조체는 본 발명의 도면에 도시한 것과 유사하게 될 것이다.
이러한 대안적인 실시예를 채용하는 경우에는, 종래의 이온 주입을 이용하여, 유전체층의 성장을 강화할 수 있는 성장 강화종(또한 24로 표시될 수 있음), 예컨대 산소, 아르곤 또는 다른 종류의 종을 반도체 기판에 주입함으로써, 강화 영역(또한 26으로 표시될 수 있음)을 형성한다. 통상적으로, 이러한 대안적인 단계에 있어서, 본 발명에서는 산소를 사용하며, 약 10 keV 내지 약 35 keV의 에너지 범위에서 약 1 ×1014 atoms/cm2 내지 약 1 ×1015 atoms/cm2의 이온 주입량으로 주입한다. 전술한 바와 같이, 상기 조건 또한 예시적이며, 결코 본 발명의 기술적 사상의 범위를 제한하지 않는다.
간결함을 위해서, 잇따른 설명에 대해서는 전술한 대안적인 실시예에 적용할 수 있는 상기 억제종 및 억제 영역에 대한 설명만을 참고할 것이다. 다시 말해서, 상기 대안적인 실시예의 효과는 본 발명의 도면에 도시한 효과에 반대되는 것으로서, 즉 강화 영역의 존재로 인해서, 그것을 포함하지 않는 영역에 형성되는 유전체보다 더욱 두꺼운 유전체가 형성된다.
전술한 희생 측벽 스페이서를 사용함으로써, 억제 영역이 반도체 기판에 형성되는 위치를 테일러링할 수 있다. 예컨대, 2개의 희생 측벽 스페이서가 개구부에 존재하는 경우, 억제 영역은 실질적으로 개구부의 중앙에 형성된다. 따라서, 그러한 구조체에 유전체가 후속 형성되는 경우에, 그 중앙 영역은 희생 측벽 스페이서를 포함하는 인접한 종단 영역보다 얇은 유전체를 포함하게 된다. 마찬가지로, 단지 1개의 희생 측벽 스페이서가 개구부에 존재하는 경우에는, 억제 영역은 희생 측벽 스페이서에 인접한 영역에 형성되며, 그 영역은 희생 측벽 스페이서를 포함하는 나머지 영역보다 얇은 유전체를 포함하게 된다. 희생 측벽 스페이서가 존재하지 않는 경우, 이원적인 두께를 갖는 유전체의 테일러링은 마스크 이온 주입 공정을 이용하여 달성될 수 있다. 이와는 달리, 희생 측벽 스페이서가 존재하지 않는 경우, 이원적인 두께를 갖는 유전체의 테일러링은 억제종과 강화종 양자 모두를 사용하여, 각각의 종을 개구부의 서로 상이한 영역에 주입함으로써 달성될 수도 있다.
반도체 기판에 억제 영역을 형성한 후, 높은 선택성을 갖는 에칭 공정을 이용하여, 개구부에 존재하는 선택적인 희생 측벽 스페이서와 산화층을 제거함으로써, 그 아래의 반도체 기판을 노출시킨다. 구체적으로, 본 발명의 이러한 단계에서 이용하는 에칭 공정에는 건식 에칭 공정, 습식 에칭 공정 또는 이것들의 조합이 있 다. 개구부에 존재하는 선택적인 희생 측벽 스페이서와 산화층은 단일 에칭 공정에 의해 동시에 제거되거나, 동일 또는 상이한 에칭 공정의 조합에 의해 상이한 시간에 제거된다. 이와는 달리, CDE(chemical-down stream etching) 공정을 이용하여 희생 측벽 스페이서와 산화층을 제거할 수도 있다.
다음, 도 5에 도시한 바와 같이, 종래의 성장 공정, 예컨대 게이트 산화 공정을 이용하여, 개구부 내 반도체 기판의 노출된 부분 위에 유전체층(28)을 성장시킨다. 도 5에 도시한 바와 같이, 반도체 기판 부분에도 유전체층(28)이 형성된다. 이전에 반도체 기판에 형성된 억제 영역이 존재하므로, 억제 영역 위에 위치한 영역에 형성되는 유전체층은 억제 영역을 포함하지 않는 영역에 형성되는 유전체층보다 더욱 얇다 ; 강화종을 사용하면, 그 반대 효과가 관찰된다.
성장되는 유전체는 통상적으로 산화물, 예컨대 SiO2로 구성되며, 참조 번호 29는 유전체층(28)에서 가파른 두께 변화가 처음 관찰되는 영역을 나타내는 스텝 부분을 정의한다.
통상적으로, 유전체층은 약 100 초 내지 약 20 분 동안 약 800 ℃ 내지 약 1100 ℃의 온도에서 O2, 오존 또는 NO 등의 산화 환경 하에서 상기 구조체를 가열함으로써 성장된다. 유전체층(28)을 성장시킬 수 있는 다른 가열 온도 및 시간도 본 발명에 적용 가능하다.
다음, 도 6에 도시한 바와 같이, 종래의 증착 공정, 예컨대 CVD, 플라즈마 CVD, 스퍼터링, 증발법(evaporation), 도금(전기 도금 및 비전기 도금), 반응성 스 퍼터링, 화학 용액 증착 또는 다른 종류의 증착 공정(이것들로 제한되지 않음)을 이용하여 개구부를 전도성 재료(30)로 채운다.
본 발명의 이러한 단계에서 사용되는 전도성 재료로는 폴리실리콘과, W, Pt, Au, Ag, Co, Ti 등의 전도성 금속과, WSix, TiSix, CoSix 등의 금속 규화물(metallic silicide)과, 금속 질화물(metallic nitride)과, 이것들의 조합이 있다. 예컨대, 폴리실리콘과 전도성 금속 또는 금속 규화물을 포함하는 다층이 사용될 수도 있다. 주의할 점은, MOSFET를 형성하는 경우, 반도체 기판은 전도성 재료와 상이한 전도성 타입이어도 좋으나, 반드시 그러한 것은 아니다라는 점이다. 안티퓨즈 장치의 경우에는, 반도체 기판과 전도성 재료는 동일한 전도성 타입의 재료, 즉 n 타입 또는 p 타입의 재료로 구성되어도 좋으나, 반드시 그러한 것은 아니다.
종래의 증착 공정을 이용하여, 전도성 재료(30)의 노출된 상부층 위에, SiN이나 TiN으로 구성되는 선택적인 덮개층(capping layer)(본 발명의 도면에는 도시되지 않음)을 형성할 수도 있다.
전도성 재료를 개구부에 증착한 후, 도 6에 도시한 평탄한 구조체를 제공하기 위해서, 종래의 평탄화 공정, 예컨대 CMP를 이용할 수도 있다.
도 7은 종래의 다마신 에치백 공정을 수행하여 유전체층과 전도성 재료(이하, 게이트 영역으로 칭함)에 인접한 하드 마스크(16)를 제거한 후 형성된 MOSFET 구조체를 보여준다. 본 발명에 이용되는 다마신 에치백 공정은 하드 마스크 재료를 제거함에 있어서 주위 재료에 비해 하드 마스크 재료에 대한 높은 선택성을 갖는 화학 식각 물질(etchant)을 사용한다.
상기 희생 측벽 스페이서 형성 공정과 동일한 공정을 이용하여, 게이트 영역의 외부 측벽에 스페이서(32)를 형성한다. 따라서, 스페이서(32)를 형성하는 데 CVD 및 RIE가 이용될 수 있다. 또한 방향성(directional) 증착 공정에 의해 스페이서(32)를 형성하는 것도 가능하다. 본 발명의 이러한 단계에서 이용되는 스페이서는 질화물, 산화질화물 또는 산화물로 구성될 수 있다. 안티퓨즈 장치에 있어서는, 스페이서(32)를 생략할 수도 있다.
다음, 상기 구조체에서 산화층(14)을 제거함에 있어서 주위 재료에 비해 산화물에 대한 높은 선택성을 갖는 에칭 공정을 이용하여, 게이트 영역을 둘러싼 산화층(14) 중 스페이서(32)에 의해 덮히지 않은 산화층을 제거한다.
스페이서를 형성하고 게이트 영역을 둘러싼 산화층을 제거한 후에, 종래의 이온 주입과 활성화 어닐링을 이용하여, 반도체 기판에, 상이한 전도성을 갖는 확산 영역(34)을 형성한다. 도시한 바와 같이, 확산 영역은 유전체층의 스텝 부분에 자기 정렬된다.
이상의 설명과 도 1 내지 도 7은 가능한 본 발명의 일실시예에 대한 것이며, 도 8 내지 도 13을 참조한 다음의 설명은 상기 일실시예의 변형예에 대한 것이다.
도 8은 본 발명의 그러한 대안적인 실시예에 사용된 구조체를 보여준다. 도 8에 도시한 구조체는 반도체 기판(10), 분리 영역(12), 산화층(14), 하드 마스크(16), 패터닝된 포토레지스트(18) 및 반도체 기판(10)의 표면까지 연장된 개 구부(20)를 포함한다.
도 8에 도시한 구조체는 에칭에 의해 하드 마스크와 산화층 양자 모두가 제거된다는 점을 제외하고는, 도 1 및 도 2에 도시한 구조체 제조 공정 단계와 동일한 공정 단계에 의해 제조된다. 패터닝된 포토레지스트를 제거한 후, 종래의 증착 및 에칭 공정을 이용하여, 도핑된 실리케이트 글래스(도 9 참조)로 구성된 희생 스페이서(22)를 개구부(20)에 형성한다. 다음에 산화층(14) 형성 공정과 동일 또는 상이한 공정을 이용하여, 개구부(20) 내 상기 도핑된 실리케이트 글래스 스페이서를 포함하지 않는 반도체 기판 표면 위에, 희생 산화층(36)(도 9 참조)을 형성한다. 상기 희생 산화층(36)은 산화층(14)과 동일 또는 상이한 두께로 형성될 수 있다.
희생 산화층을 형성한 후, 도펀트를 확산(drive-in) 및 활성화시킬 수 있는 종래의 어닐링 공정을 이용하여, 상기 도핑된 희생 스페이서(22) 내의 도펀트를 반도체 기판으로 확산시킴으로써, 상기 구조체에 프리도핑된 영역(38)(도 9 참조)을 형성한다. 도 9에 도시한 바와 같이, 프리도핑된 영역(38)은 도핑된 희생 스페이서(22) 아래에 위치한 반도체 기판 영역 내에 실질적으로 포함된다.
도 10 내지 도 13은 도 4 내지 도 7에 관하여 전술한 것과 동일한 여러 가지 공정 단계를 거친 구조체를 보여준다. 그러므로, 그러한 여러 가지 공정 단계에 대한 설명은 생략한다. 주의할 점은, 이 실시예에 있어서, 단지 하나의 도핑된 실리케이트 글래스 스페이서만을 사용하는 것도 가능하다라는 점이다. 도 8 내지 도 13에 도시된 실시예가 사용될 경우, 확산 영역은 유전체층의 스텝 부분에 자기 정렬 된다.
비다마신(non-damascene) 실시예
본 발명의 방법은 전술한 다마신 실시예는 물론, 비다마신 실시예로도 구현될 수 있다. 비다마신 실시예에 있어서, 사용되는 최초 구조체를 도 14에 도시하였다. 구체적으로, 도 14에 도시한 구조체는 반도체 기판(10), 분리 영역(12) 및 산화층(14)을 포함한다. 하드 마스크는 비다마신 실시예에서는 사용되지 않는다.
다음, 도 14 및 도 15에 도시한 바와 같이, 산화층(14) 위에 포토레지스트 마스크(18)를 형성한 후, 종래의 리소그래피를 이용하여 상기 포토레지스트 마스크(18)를 패터닝한다. RIE 또는 다른 종류의 건식 에칭 공정을 이용하여, 상기 패터닝된 포토레지스트 마스크(18)에, 산화층(18)의 상부 표면까지 연장되도록 개구부(20)를 형성한다.
상기 구조체에 개구부(20)와 선택적인 희생 스페이서(명료함을 위해 도시하지 않음)를 형성한 후, 상기 구조체에 억제 영역(26)을 형성하도록, 전술한 바와 같이 억제종(24)을 주입한다. 본 발명의 이러한 단계를 도 16에 도시하였다. 이전 실시예에서와 같이, 상기 억제종을 유전체층의 성장을 돕는 강화 영역을 반도체 기판에 형성하는 유전체 성장 강화종으로 대체할 수도 있다.
다음, 도 17에 도시한 바와 같이, 전술한 에칭 공정 중 하나를 이용하여 개구부(20) 내 산화층(및 존재할 경우, 선택적인 희생 스페이서)을 제거한 후, 전술한 바와 같이 개구부(20) 내에 유전체층(28)을 형성한다. 전술한 바와 같이, 유전체층은 이원적인 두께를 갖는데, 가장 얇은 영역은 억제 영역을 포함하는 영역 위 에 존재하게 된다. 이와는 달리, 강화종을 사용한 경우에는, 강화종을 포함하지 않는 영역에 유전체층의 가장 얇은 영역이 존재하게 된다.
개구부 내 이원적인 두께를 갖는 유전체층(도 18 참조) 위에 전도성 재료(30)를 형성한 후, 포토레지스트 마스크를 제거한다. 게이트 영역의 외부 측벽에 측벽 스페이서(32)를 형성한 후, 선택적 에칭 공정을 이용하여 게이트 영역 주위의 노출된 모든 산화층을 제거한다. 다음에, 도 19에 도시한 구조체를 제공하도록, 반도체 기판에 확산 영역(34)을 형성한다.
도 20은 개구부의 중앙 부분이 인접한 종단 부분에 비해 더욱 두꺼운 게이트 유전체를 갖는 최종 구조체를 보여준다. 이러한 구조체는 억제종을 주입하는 동안에는 패터닝된 마스크의 일부가 여전히 개구부의 중앙에 남아 있다는 점을 제외하고는, 도 14 내지 도 18에 도시한 것과 동일한 기본 공정 단계에 의해 형성된다.도 20에 도시한 이러한 구조체는 특히 게이트와 중앙 영역보다 얇은 에지 영역 사이에 최상의 전계가 위치되는 안티퓨즈 장치에 있어서 실용적이다. 이것은 안티퓨즈 장치에 있어서 중요한데, 이는 상기 얇은 영역이 안티퓨즈 장치의 절단을 제어하도록 프로그래밍될 수 있기 때문이다.
본 발명의 특정 실시예가 예시용으로서 본 명세서에서 설명되었지만, 본 발명의 기술적 사상의 범위를 벗어나는 일없이 당업자에게 명백한 다양한 변형 및 변경이 이루어질 수 있다. 따라서, 본 발명은 전술한 실시예로 제한되지 않으며, 첨부된 특허 청구 범위 내에 포함되는 그러한 모든 변형예 및 변경예를 포함한다.
본 발명은 종래의 MOSFET 제조 공정에 대해 전술한 결점의 관점에서, 전체 제조 공정에 추가적인 공정 단계 및 비용을 부가하지 않고서도 이원적인 두께를 갖는 유전체층, 예컨대, 게이트 산화물을 형성할 수 있는, MOSFET 및 다른 장치를 제조하는 신규의 개선된 방법과, MOSFET의 게이트 산화물이나 안티퓨즈 재료로서 이원적인 두께를 갖는 유전체를 포함하는 반도체 장치를 제공한다.
본 발명에 의하면, 낮은 오버랩 커패시턴스 및 낮은 게이트 유도 드레인 누설(GIDL:Gate Induced Drain Leakage)(즉, 낮은 전계)을 갖는 자기 정렬 MOSFET에 얇은 산화물 MOSFET 특성을 제공할 수 있다.
또한, 게이트 유전체 두께의 스텝에 자기 정렬되는 저농도 도핑된 소스/드레인 확산 영역을 갖는 구조체를 형성하는 방법을 제공할 수 있다.
또한, 종래 기술의 안티퓨즈 장치에서 가능한 것보다 상당히 낮은 유전체 단절(rupture) 전압이 사용될 수 있는 안티퓨즈 장치를 제공할 수 있다.
또한, 안티쥬즈 장치의 프로그래밍 영역이 테일러링되는 안티퓨즈 장치를 제공할 수 있다.

Claims (31)

  1. 반도체 장치에 이원적인 두께를 갖는 유전체층을 제조하는 방법에 있어서,
    (a) 적어도 산화층이 위에 형성된 반도체 기판을 포함하는 구조체 위에, 측벽을 구비한 관통 개구부를 갖는 마스크를 형성하는 단계와;
    (b) 상기 개구부를 통해 상기 구조체에 억제종을 주입하여, 상기 구조체에 억제 영역을 형성하는 단계와;
    (c) 상기 개구부 내 상기 구조체 위에 이원적인 두께를 갖는 유전체층을 성장시키는 단계 - 상기 억제 영역은 상기 유전체층의 성장을 부분적으로 억제시킴 -
    를 포함하는 이원적인 두께를 갖는 유전체층 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 산화층 위에 형성된 하드 마스크를 더 포함하는 이원적인 두께를 갖는 유전체층 제조 방법.
  4. 제1항에 있어서,
    상기 단계 (a)는 리소그래피 및 에칭을 포함하는 것인 이원적인 두께를 갖는 유전체층 제조 방법.
  5. 제1항에 있어서,
    상기 개구부 내 상기 측벽에 적어도 하나의 희생 측벽 스페이서를 형성하는 단계를 더 포함하는 이원적인 두께를 갖는 유전체층 제조 방법.
  6. 제5항에 있어서,
    상기 적어도 하나의 희생 측벽 스페이서는 증착 및 에칭에 의해 형성되는 것인 이원적인 두께를 갖는 유전체층 제조 방법.
  7. 제5항에 있어서,
    상기 개구부에는 2개의 희생 측벽 스페이서가 형성되는 것인 이원적인 두께를 갖는 유전체층 제조 방법.
  8. 제5항에 있어서,
    상기 적어도 하나의 희생 측벽 스페이서는 산화물, 산화질화물(oxynitride) 또는 도핑된 실리케이트 글래스로 구성되는 것인 이원적인 두께를 갖는 유전체층 제조 방법.
  9. 제8항에 있어서,
    상기 적어도 하나의 희생 측벽 스페이서는 도핑된 실리케이트 글래스로 구성되며, 적어도 하나의 프리도핑된(predoped) 영역을 형성하도록, 어닐링에 의해 상기 도핑된 실리케이트 글래스로부터의 도펀트가 상기 구조체로 확산되는 것인 이원적인 두께를 갖는 유전체층 제조 방법.
  10. 제1항에 있어서,
    상기 단계 (b)를 수행하기 전에 상기 개구부 내에 희생 산화층을 형성하는 단계를 더 포함하는 이원적인 두께를 갖는 유전체층 제조 방법.
  11. 제1항에 있어서,
    상기 억제종은 질소인 것인 이원적인 두께를 갖는 유전체층 제조 방법.
  12. 제11항에 있어서,
    상기 질소는 약 10 keV 내지 약 30 keV의 에너지 범위에서 약 1 ×1014 atoms/cm2 내지 약 1 ×1015 atoms/cm2의 이온 주입량으로 주입되는 것인 이원적인 두께를 갖는 유전체층 제조 방법.
  13. 제1항에 있어서,
    상기 억제 영역은 실질적으로 상기 개구부의 중앙에 형성되는 것인 이원적인 두께를 갖는 유전층 제조 방법.
  14. 제1항에 있어서,
    상기 억제 영역은 상기 개구부의 적어도 한쪽 측벽 부근에 형성되는 것인 이원적인 두께를 갖는 유전체층 제조 방법.
  15. 제1항에 있어서,
    상기 억제 영역은 상기 개구부의 양쪽 측벽 부근에 형성되며, 상기 개구부의 중앙에는 상기 억제 영역이 포함되지 않는 것인 이원적인 두께를 갖는 유전체층 제조 방법.
  16. 제1항에 있어서,
    상기 유전체는 산화물인 것인 이원적인 두께를 갖는 유전체층 제조 방법.
  17. 제1항에 있어서,
    상기 유전체는 산화 공정에 의해 성장되는 것인 이원적인 두께를 갖는 유전체층 제조 방법.
  18. 제1항에 있어서,
    상기 유전체층 위에는 전도성 재료가 형성되는 것인 이원적인 두께를 갖는 유전체층 제조 방법.
  19. 다마신 공정 기법을 이용하여 반도체 장치를 제조하는 방법에 있어서,
    이원적인 두께를 갖는 유전체층을 제조하는 단계를 포함하고,
    상기 이원적인 두께를 갖는 유전체층을 제조하는 단계는,
    (a) 구조체 위에 측벽을 구비한 관통 개구부를 갖는 마스크를 형성하는 단계와;
    (b) 상기 개구부를 통해 상기 구조체에 억제종을 주입하여, 상기 구조체에 억제 영역을 형성하는 단계와;
    (c) 상기 개구부 내 상기 구조체 위에 이원적인 두께를 갖는 유전체층을 성장시키는 단계 - 상기 억제 영역은 상기 유전체층의 성장을 부분적으로 억제시킴 -
    를 포함하는 것인 반도체 장치 제조 방법.
  20. 제19항에 있어서,
    상기 이원적인 두께를 갖는 유전체층을 제조하는 단계 이후,
    화학 식각 물질(etchant)에 의한 에치백 단계, 스페이서 형성 단계, 산화물 제거 단계, 및 확산 영역 형성 단계를 포함하는 것인 반도체 장치 제조 방법.
  21. 비다마신 공정 기법을 이용하여 반도체 장치를 제조하는 방법에 있어서,
    이원적인 두께를 갖는 유전체층을 제조하는 단계를 포함하고,
    상기 이원적인 두께를 갖는 유전체층을 제조하는 단계는,
    (a) 구조체 위에 측벽을 구비한 관통 개구부를 갖는 마스크를 형성하는 단계와;
    (b) 상기 개구부를 통해 상기 구조체에 억제종을 주입하여, 상기 구조체에 억제 영역을 형성하는 단계와;
    (c) 상기 개구부 내 상기 구조체 위에 이원적인 두께를 갖는 유전체층을 성장시키는 단계 - 상기 억제 영역은 상기 유전체층의 성장을 부분적으로 억제시킴 -
    를 포함하는 것인 반도체 장치 제조 방법.
  22. 제19항에 있어서,
    상기 이원적인 두께를 갖는 유전체층을 제조하는 단계 이후,
    마스크 제거 단계, 스페이서 형성 단계, 산화물 제거 단계, 및 확산 영역 형성 단계를 포함하는 것인 반도체 장치 제조 방법.
  23. 삭제
  24. 삭제
  25. 게이트 영역이 위에 위치한 반도체 기판을 포함하며,
    상기 반도체 기판과 상기 게이트 영역은, 적어도 제1의 얇은 부분 및 제2의 두꺼운 부분을 구비하는 단일 유전체층에 의해 분리되고, 상기 제1의 얇은 부분 및 상기 제2의 두꺼운 부분 사이는 점점 가늘어지는 두께 스텝으로 이루어지며,
    상기 반도체 기판은 상기 단일 유전체층의 제1의 얇은 부분의 아래에 바로 위치한 유전체 성장 억제 영역을 포함하고, 상기 유전체 성장 억제 영역은 유전체 성장을 저지할 수 있는 주입된 억제종을 포함하는 것인 반도체 장치.
  26. 제25항에 있어서,
    상기 게이트 영역은 안티퓨즈 장치 또는 금속 산화물 반도체 전계 효과 트랜지스터의 구성 요소인 것인 반도체 장치.
  27. 삭제
  28. 제25항에 있어서,
    상기 단일 유전체층은 안티퓨즈인 것인 반도체 장치.
  29. 제25항에 있어서,
    상기 유전체 성장 억제 영역은 주입된 질소를 포함하는 것인 반도체 장치.
  30. 게이트 영역이 위에 위치한 반도체 기판을 포함하며,
    상기 반도체 기판과 상기 게이트 영역은, 적어도 제1의 얇은 부분 및 제2의 두꺼운 부분을 구비하는 단일 유전체층에 의해 분리되고,
    상기 반도체 기판은 상기 단일 유전체층의 제2의 두꺼운 부분의 아래에 바로 위치한 유전체 성장 강화 영역을 포함하고, 상기 유전체 성장 강화 영역은 유전체 성장을 강화할 수 있는 주입된 강화종을 포함하는 것인 반도체 장치.
  31. 제30항에 있어서,
    상기 유전체 성장 강화 영역은 주입된 산소 또는 아르곤을 포함하는 것인 반도체 장치.
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