JP2000332237A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Abstract

(57)【要約】 【課題】 リーク電流の低減とゲート絶縁膜の信頼性の
向上とを、両立的に実現する。 【解決手段】 半導体基板１の主面の中のチャネル領域
５に、窒素を含有するチャネル層７が形成された後に、
熱酸化処理が施されることにより、半導体基板１の主面
の上に、ゲート絶縁膜９および絶縁膜１０が、酸化膜と
して形成される。窒素が導入された領域では、酸化反応
が抑制されるので、絶縁膜１０は、ゲート絶縁膜９より
も厚く形成される。しかも、ゲート絶縁膜９と絶縁膜１
０の接続部の周囲において、酸化にともなう応力の発生
が抑制される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、MOS構造（半導
体基板の主面に選択的に形成されたチャネル領域と、当
該チャネル領域を挟むように半導体基板の主面に選択的
に形成された一組のソース／ドレイン領域と、ゲート絶
縁膜を挟んでチャネル領域に対向するゲート電極とを備
える構造）を有する半導体装置の製造方法に関し、特
に、リーク電流の低減とゲート絶縁膜の信頼性の向上と
を、両立的に実現するための改良に関する。
【０００２】
【従来の技術】図５５および図５６は、MOS構造を有す
る半導体装置、すなわち、絶縁ゲート型の半導体装置に
関する従来の製造方法を示す製造工程図である。この半
導体装置は、特に、MOSトランジスタとして構成されて
いる。なお、本明細書において、「MOSトランジス
タ」、あるいは、「MOS構造」は、当分野の慣例に倣っ
て、ゲート電極が金属以外の導体で構成されたものをも
広く包含する。
【０００３】図５５は、ゲート電極が形成される前での
中間構造物の正面断面図であり、図５６は、ゲート電極
が形成された後の中間構造物の正面断面図である。図５
５の工程では、まず、半導体基板１０１の主面にＳＴＩ
（シャロウ・トレンチ・アイソレーション）１０２が形
成される。ＳＴＩ１０２は、半導体基板１０１の主面
に、0.2μm〜0.3μm程度の深さのトレンチが選択的に形
成された後、トレンチに絶縁膜が埋め込まれることによ
って形成される。ＳＴＩ１０２は、隣接する一組の素子
を分離するために形成される。なお、本明細書では、構
造としてのＳＴＩと、素子分離の方法としてのＳＴＩと
の双方を、「ＳＴＩ」と表現する。
【０００４】その後、ウエル注入およびチャネルカット
注入が行われ、それにより、半導体基板１０１の中にウ
エル層とチャネルカット層が形成される。なお、図５５
ではウエル層とチャネルカット層の図示を省略してい
る。
【０００５】つぎに、半導体基板１０１の主面の上にゲ
ート絶縁膜１０３が形成される。ゲート絶縁膜１０３
は、Ｈ2Ｏ雰囲気、Ｏ2雰囲気、Ｎ2Ｏ雰囲気、ＮＯ雰囲
気、あるいは、ＮＯ／Ｏ2雰囲気などの中で、熱酸化を
行うことにより、シリコン酸化膜として形成される。こ
の他に、Ｔａ2Ｏ5等の高誘電体膜を堆積することによっ
て、ゲート絶縁膜１０３が形成される場合もある。ゲー
ト絶縁膜１０３の厚さは、電源電圧の定格値にもよる
が、通常において、1.5nm〜8nm程度である。
【０００６】つぎに、ゲート絶縁膜１０３の上に、例え
ばリンが5×1020/cm3の濃度でドープされたポリシリコ
ン膜１０４が厚さ0.1μmで、ＷＳｉｘ（タングステン・
シリコン化合物；ｘ＝２，３）膜１０５が厚さ0.1μm
で、さらに、絶縁膜１０６が厚さ0.05μmで、この順序
で、それぞれ堆積される。これらの膜の堆積には、ＣＶ
Ｄ（Chemical Vapor Deposition）が用いられる。ポリ
シリコン膜１０４とＷＳｉｘ膜１０５の二層構造から、
後の工程において、ゲート電極が形成される。ゲート電
極として、ポリシリコン／ＷＳｉｘの２層構造の他に、
Ｗ，Ｃｏ等の金属材料が用いられる場合もある。
【０００７】つぎに、絶縁膜１０６の上にレジスト（フ
ォトレジスト）が塗布された後、転写工程によってレジ
ストがパターニングされることにより、レジスト１０７
が形成される。ＷＳｉｘ膜１０５の上に絶縁膜１０６が
堆積されるのは、転写工程において、レジストの下敷膜
の反射光のために、転写されるマスクの大きさよりも仕
上がりのレジスト１０７の寸法が小さくなる現象、すな
わち、ハレーションを防ぐためである。光の反射率は、
絶縁膜１０６の方がＷＳｉｘ膜１０５より小さいので、
絶縁膜１０６はハレーションを防ぐ役割を果たし得る。
【０００８】つぎに、図５６の工程が実行される。図５
６の工程では、まず、レジスト１０７をマスクとして用
いて異方性エッチングが行われることにより、絶縁膜１
０６、ＷＳｉｘ膜１０５、および、ポリシリコン膜１０
４が、選択的に除去される。その結果、ポリシリコン膜
１０４、および、ＷＳｉｘ膜１０５を有する二層構造と
して、ゲート電極１１０が形成される。ゲート電極１１
０を形成するための異方性エッチングとして、反応性イ
オンエッチング（ＲＩＥ：Reactive Ion Etching）が用
いられる。
【０００９】その後、ゲート電極１１０およびその上の
絶縁膜１０６をマスクとして用いることにより、不純物
イオンが半導体基板１０１の主面へ、選択的に注入され
る。その結果、半導体基板１０１の主面の中で、ゲート
電極１１０の直下に位置するチャネル領域１０８を挟む
ソース・ドレイン領域（ソース領域とドレイン領域の総
称）１０９に、ソース・ドレイン層（ソース層とドレイ
ン層の総称）１１１が形成される。
【００１０】従来のMOSトランジスタは、以上のように
して、ゲート電極１１０およびソース・ドレイン層１１
１が形成される。例えば、MOSトランジスタがｎチャネ
ル型であれば、チャネル領域１０８の導電型式はｐ型で
あり、ソース・ドレイン層１１１の導電型式はｎ型であ
る。
【００１１】
【発明が解決しようとする課題】ところで、図５６が示
すように、ゲート電極１１０を形成するための異方性エ
ッチング工程では、ポリシリコン膜１０４、ＷＳｉｘ膜
１０５、および、絶縁膜１０６の中で、ソース・ドレイ
ン領域１０９とＳＴＩ１０２との上方に位置する部分
が、選択的に除去される。その際に、マスクとして用い
られたレジスト１０７も、エッチングされる。このレジ
スト１０７の一部が残留することを防止するために、異
方性エッチング工程では、オーバーエッチングが行われ
る。
【００１２】オーバーエッチングが始まるときには、ソ
ース／ドレイン領域１０９の上方に位置する絶縁膜１０
６、ＷＳｉｘ膜１０５、および、ポリシリコン膜１０４
は、既にエッチングによって除去されており、絶縁膜１
０３ｂのみが残っている。オーバーエッチングでは、レ
ジスト１０７が主にエッチングされるが、絶縁膜１０６
の一部およびゲート絶縁膜１０３ｂの一部もエッチング
される。そのため、ソース／ドレイン領域１０９の上の
絶縁膜１０３ｂは、チャネル領域１０８の上のゲート絶
縁膜１０３ａよりも薄くなる。
【００１３】反応性イオンエッチングでは、ＣＦ4が、
プラズマ中でＣＦｘ（ｘ＝１，２，３）の形のラジカル
となり、イオンシースの中の電界によって加速され、ゲ
ート電極１１０を構成するＷＳｉｘ１０５およびポリシ
リコン膜１０４などの表面に付着した後、Ｗ−Ｓｉおよ
びＳｉ−Ｓｉなどの結合を切断し、ＳｉＦ2およびＷＦ2
などの形で、シリコン成分およびタングステン成分など
を除去する。
【００１４】その際に、電界で加速されることによって
エネルギーを得たラジカルは、酸化膜およびシリコンな
どの中へ、最大約10nm程度侵入する。そのため、絶縁膜
１０３ｂが薄くなるほど、半導体基板１０１の主面にラ
ジカル（ＣＦｘ）が入り準位を形成する現象、ラディエ
ーションダメージ（照射による損傷）が半導体基板１０
１の主面およびゲート絶縁膜などに生じる現象、およ
び、ＷＳｉｘ１０５からスパッタリングにより放出され
たＷ原子（またはイオン）が、半導体基板１０１の主面
へ侵入して準位を形成する現象などが、顕著になる。図
５６のダメージ層１１２は、半導体基板１０１の主面に
おいて、ラディエーションダメージ、および、準位が形
成された層を示している。
【００１５】ラディエーションダメージは、後に行われ
る窒素雰囲気の中での熱処理工程において、その大部分
がアニールアウトされる（アニールにより消滅する）
が、ＣおよびＷなどは、半導体基板１０１の主面の付近
に残る。これらの準位を空乏層が覆うと、いずれもゲー
トオフ時のリーク電流の原因となるＳＲＨ（Shockley-R
ead-Hall）電流およびＴＡＴ（Trap Assisted Tunnel）
電流が増大することとなる。シミュレーションによれ
ば、ゲートオフのときには、ゲート端領域１１３（図５
６）では、電界強度が5×105V/cm以上もの高い値である
ことがわかっている。特に、ＴＡＴ電流は電界強度とと
もに指数関数的に増加するので、準位の形成のために、
リーク電流が相当に大きくなるという問題点があった。
リーク電流の増大は、半導体装置がスタンバイの状態に
あるときの消費電力の増大をもたらす。このことは、電
池で作動する携帯用電子機器へ半導体装置が用いられる
ときに、特に大きな問題となる。
【００１６】この問題とは別に、ゲート電極−ドレイン
電極間耐圧を向上する目的で、日本国公開特許公報：特
開平2-47838号公報には、ゲート電極を形成するための
反応性イオンエッチング工程に先だって、ソース／ドレ
イン領域の上の絶縁膜をチャネル領域の上の絶縁膜より
も厚く形成することを特徴とする半導体装置の製造方法
が開示されている。図５７および図５８は、上記公報に
開示される製造方法を示す製造工程図である。
【００１７】図５７の工程では、まず、半導体基板１０
１の主面にＳＴＩ１０２が選択的に形成された後、ウエ
ル注入およびチャネルカット注入が行われる。それによ
り、半導体基板１０１の中にウエル層とチャネルカット
層が形成される。なお、図５７ではウエル層とチャネル
カット層の図示を省略している。
【００１８】つぎに、半導体基板１０１の主面の上に、
ゲート絶縁膜１０３が酸化膜として形成された後、その
上に窒化膜（シリコン窒化膜）１１４が堆積される。そ
の後、窒化膜１１４の上にレジストが塗布された後、転
写工程を経ることにより、レジストがパターニングされ
る。パターニングされたレジストをマスクとして用いて
エッチングを行うことにより、窒化膜１１４が選択的に
除去される。その結果、図５７が示すように、チャネル
領域１０８の上方にのみ、窒化膜１１４が残留する。
【００１９】つぎに、図５８の工程が実行される。図５
８の工程では、まず、酸化雰囲気の中で熱処理が行わ
れ、それにより、半導体基板１０１の主面の上に、ゲー
ト絶縁膜１０３ａ，１０３ｂが形成される。このとき、
チャネル領域１０８では窒化膜１１４が、酸化剤が半導
体基板１０１の主面へ移動するのを抑制するので、チャ
ネル領域１０８での酸化速度はソース／ドレイン領域１
０９での酸化速度より遅い。そのため、チャネル領域１
０８の上のゲート絶縁膜１０３ａは、ソース／ドレイン
領域１０９の上のゲート絶縁膜１０３ｂよりも薄くな
る。そして、ゲート絶縁膜１０３ａとゲート絶縁膜１０
３ｂとの接続部には、バーズビーク１１５が形成され
る。
【００２０】図５７および図５８に示した製造方法で
は、ソース／ドレイン領域１０９の上のゲート絶縁膜１
０３ｂが、厚く形成されるので、ゲート電極−ドレイン
電極間耐圧が向上するだけでなく、図５５および図５６
に示した製造方法で問題となったゲート絶縁膜１０３ｂ
のオーバーエッチングに由来するリーク電流の増大を抑
制するという効果も得られる。しかしながら、この図５
７および図５８の製造方法では、バーズビーク１１５の
周囲に大きな応力が発生するために、バーズビーク１１
５とその周囲での界面準位密度が高くなり、ゲート絶縁
膜１０３ａの寿命が短くなるという、別の問題点があっ
た。
【００２１】この発明は、従来の製造方法における上記
した問題点を解消するためになされたもので、リーク電
流の抑制とゲート絶縁膜の信頼性の向上とを、両立的に
実現する半導体装置の製造方法を提供することを目的と
する。
【００２２】
【課題を解決するための手段】第１の発明の製造方法
は、半導体基板の主面に選択的に形成されたチャネル領
域と、当該チャネル領域を挟むように半導体基板の主面
に選択的に形成された一組のソース／ドレイン領域と、
ゲート絶縁膜を挟んでチャネル領域に対向するゲート電
極とを備える半導体装置を製造する方法において、(a)
前記半導体基板を準備する工程と、(b)前記チャネル領
域に相当する前記半導体基板の主面の部分に選択的に窒
素を導入するチャネル位置選択工程と、(c)前記半導体
基板の主面を酸化させることにより、前記主面の上に絶
縁膜を前記チャネル領域よりも前記一組のソース／ドレ
イン領域において厚く形成する酸化工程と、(d)前記絶
縁膜の上に電極材料を堆積する工程と、(e)選択的エッ
チングを用いて前記電極材料を選択的に除去することに
より、前記ゲート電極を形成するゲート形成工程と、を
備える。
【００２３】第２の発明の製造方法は、半導体基板の主
面に選択的に形成されたチャネル領域と、当該チャネル
領域を挟むように半導体基板の主面に選択的に形成され
た一組のソース／ドレイン領域と、ゲート絶縁膜を挟ん
でチャネル領域に対向するゲート電極とを備える半導体
装置を製造する方法において、(a)前記半導体基板を準
備する工程と、(b)前記半導体基板の前記主面を酸化さ
せることにより当該主面の上に絶縁膜を形成する工程
と、(c)前記チャネル領域の上方に位置する前記絶縁膜
の部分の上に、多結晶半導体膜と半導体窒化膜とを、こ
の順序に堆積するチャネル位置選択工程と、(d)前記チ
ャネル位置選択工程よりも後に、前記半導体基板の前記
主面を酸化させることにより、前記絶縁膜を前記チャネ
ル領域よりも前記一組のソース／ドレイン領域において
厚くする酸化工程と、(d)前記多結晶半導体膜と前記半
導体窒化膜とを除去する工程と、(e)前記絶縁膜の上に
電極材料を堆積する工程と、(f)選択的エッチングを用
いて前記電極材料を選択的に除去することにより、前記
ゲート電極を形成するゲート形成工程と、を備える。
【００２４】第３の発明の製造方法は、半導体基板の主
面に選択的に形成されたチャネル領域と、当該チャネル
領域を挟むように半導体基板の主面に選択的に形成され
た一組のソース／ドレイン領域と、ゲート絶縁膜を挟ん
でチャネル領域に対向するゲート電極とを備える半導体
装置を製造する方法において、(a)前記半導体基板を準
備する工程と、(b)前記一組のソース／ドレイン領域に
相当する前記半導体基板の主面の部分に、酸化反応にお
いて増速反応を引き起こす濃度で不純物を導入するチャ
ネル位置選択工程と、(c)前記半導体基板の主面を酸化
させることにより、前記主面の上に絶縁膜を前記チャネ
ル領域よりも前記一組のソース／ドレイン領域において
厚く形成する酸化工程と、(d)前記絶縁膜の上に電極材
料を堆積する工程と、(e)選択的エッチングを用いて前
記電極材料を選択的に除去することにより、前記ゲート
電極を形成するゲート形成工程と、を備える。
【００２５】第４の発明の製造方法は、半導体基板の主
面に選択的に形成されたチャネル領域と、当該チャネル
領域を挟むように半導体基板の主面に選択的に形成され
た一組のソース／ドレイン領域と、ゲート絶縁膜を挟ん
でチャネル領域に対向するゲート電極とを備える半導体
装置を製造する方法において、(a)前記半導体基板を準
備する工程と、(b)前記半導体基板の前記主面を酸化さ
せることにより当該主面の上に絶縁膜を形成する工程
と、(c)前記半導体基板の前記主面の上方に、前記一組
のソース／ドレイン領域を覆い、前記チャネル領域では
開口するように、半導体窒化膜を選択的に形成するチャ
ネル位置選択工程と、(d)前記半導体窒化膜をマスクと
して用いた選択的エッチングを施すことにより、前記絶
縁膜を前記チャネル領域の上において除去する工程と、
(e)前記工程(d)よりも後に、前記半導体窒化膜をマスク
として用いて、前記半導体基板の前記主面を選択的に酸
化させることにより、前記チャネル領域において絶縁膜
を、前記一組のソース／ドレイン領域の上の前記絶縁膜
よりも薄く形成する酸化工程と、(e)前記チャネル領域
および前記ソース／ドレイン領域の上の前記絶縁膜の上
方に、電極材料を堆積する工程と、(f)選択的エッチン
グを用いて前記電極材料を選択的に除去することによ
り、前記ゲート電極を形成するゲート形成工程と、を備
える。
【００２６】第５の発明の製造方法は、第１ないし第４
のいずれかの発明の半導体装置の製造方法において、
(A)前記酸化工程より後に、950℃以上の温度で加熱する
工程を、さらに備える。
【００２７】第６の発明の製造方法は、第１ないし第５
のいずれかの発明の半導体装置の製造方法において、
(B)前記半導体基板の前記主面の中で、前記チャネル領
域と前記ソース／ドレイン領域から外れた部位に、マー
クを形成する工程、をさらに備え、前記チャネル位置選
択工程における処理の位置決めと、前記工程(Bで前記マ
ークの位置決めとが、共通のマスクパターンの転写を通
じて行われ、前記ゲート形成工程において、前記電極材
料を選択的に除去する位置が、別のマスクパターンの転
写を通じて定められ、当該別のマスクパターンの位置合
わせが、前記マークの位置を基準として行われる。
【００２８】第７の発明の製造方法では、第６の発明の
半導体装置の製造方法において、前記工程(B)で、前記
マークとしてトレンチが形成される。
【００２９】
【発明の実施の形態】以下において、MOS構造を有する
半導体装置、すなわち、絶縁ゲート型の半導体装置に関
する本発明の実施形態の製造方法について説明する。半
導体装置としてMOSトランジスタ、特に、Ｎ型のMOSトラ
ンジスタを例として説明するが、本発明の適用対象は、
MOSトランジスタに限定されるものではない。また、以
下の説明では、半導体基板として有用性の高いシリコン
を主成分とするシリコン基板が用いられる例を示すが、
本発明は、この例に限定されるものでもない。
【００３０】（1.実施の形態１）はじめに、実施の形態
１の半導体装置の製造方法について説明する。
【００３１】（1.1.製造工程）図１〜図７は、実施の形
態１の半導体装置の製造方法を示す製造工程図である。
この方法では、はじめに、図１の工程が実行される。図
１の工程では、まず、主面を有するシリコン半導体基板
としての半導体基板１が準備される。その後、半導体基
板１の主面に、選択的に、ＳＴＩ２が形成される。ＳＴ
Ｉ２は、半導体基板１０１の主面に、例えば0.2μm〜0.
3μm程度の深さのトレンチが選択的に形成された後、ト
レンチにシリコン酸化膜などの絶縁膜が埋め込まれるこ
とによって形成される。ＳＴＩ２は、隣接する一組の素
子を分離するために形成される。
【００３２】つぎに、半導体基板１の主面の上に、下敷
酸化膜４８が形成される。下敷酸化膜４８は、製造工程
の中で半導体基板１を保護する目的で、シリコン酸化膜
として形成される。その後、ウエル注入およびチャネル
カット注入として、不純物イオン９４の注入が行われ、
それにより、半導体基板１０１の中にウエル層９１とチ
ャネルカット層９２が形成される。半導体層９０および
９３は、半導体基板１０１の中のウエル層９１とチャネ
ルカット層９のいずれも形成されない層に相当する。チ
ャネルカット層９２は、ＳＴＩ２の底面に接するように
形成され、ウエル層９１は、チャネルカット層９２の下
層に位置するように形成される。
【００３３】これらのウエル層９１およびチャネルカッ
ト層９２の形成工程それ自体は、従来周知の工程である
ため、この工程に関する詳細な説明は略する。また、以
下の図では、ウエル層９１およびチャネルカット層９２
についての図示を略する。
【００３４】つぎに、図２の工程が実行される。図２の
工程では、まず、構造物の表面全体、すなわち、下敷酸
化膜４８およびＳＴＩ２の上に、レジスト（フォトレジ
スト）が塗布される。なお、レジストの塗布に先だっ
て、下敷酸化膜４８は、犠牲酸化膜として、一旦除去さ
れた後、再び、下敷酸化膜４８が形成されてもよい。こ
れによって、半導体基板１の主面に存在する汚染物質を
除去することができる。その後、転写工程によってレジ
ストがパターニングされることにより、レジスト３が形
成される。
【００３５】半導体基板１の主面において、隣り合う一
組のＳＴＩ２に挟まれた領域が、MOSトランジスタが形
成される領域（MOSトランジスタ領域）として利用され
る。このMOSトランジスタ領域には、チャネル領域５
と、それを挟む一組のソース・ドレイン領域６とが規定
される。レジスト３は、チャネル領域５の上方に開口す
る開口部７０を有するように形成される。
【００３６】レジスト３が形成された後、レジスト３を
マスクとして用いることにより、半導体基板１の主面
へ、イオン４として窒素イオンが選択的に注入される。
窒素イオンの注入は、例えば、10keVの注入エネルギ
ー、および、5×1015／cm3の注入量で行われる。つづい
て、レジスト３をマスクとして用いることにより、イオ
ン４としてホウ素（Ｂ）イオンが、半導体基板１の主面
へ選択的に注入される。ホウ素イオンの注入は、例え
ば、10keVの注入エネルギー、および、1×1013／cm3の
注入量で行われる。これらのイオン注入の結果、チャネ
ル領域５に窒素を含有する（第１の）チャネル層７が形
成される。必要であれば、イオン４としてさらにホウ素
イオンを、例えば、30keVの照射量、および、1×1013／
cm3の注入量の下で、注入することにより、パンチスル
ーストッパ層８を形成することができる。
【００３７】図２の例では、イオン注入により、窒素と
ホウ素が半導体基板１の主面に選択的に導入されるが、
プラズマドーピング法、あるいは、クラスタイオンビー
ム法などを用いて導入してもよい。チャネル層７および
パンチスルーストッパ層８が形成されるのは、ソース／
ドレイン領域６での接合容量を低減するとによりMOSト
ランジスタを高速化するため、および、リーク電流を低
減するためである。この効果については、後述する。
【００３８】つづく図３の工程では、まず、レジスト３
が除去される。その後、ドライＯ2（ｄｒｙＯ2）雰囲気
の中で、熱酸化が行われる。熱酸化は、下敷酸化膜４８
を残したまままで行われてもよく、下敷酸化膜４８を一
旦除去した後に行われてもよい。熱酸化の結果、半導体
基板１の主面の上には、ゲート絶縁膜９および絶縁膜１
０が形成される。ゲート絶縁膜９は、チャネル領域５の
上に形成され、絶縁膜１０は、ソース・ドレイン領域６
の上に形成される。
【００３９】半導体基板１の主面の中で、チャネル領域
５に相当する部分には、窒素を含有するチャネル層７が
存在する。チャネル層７に含まれる窒素原子は、半導体
基板１の主成分原子であるシリコンのＯ2（酸素）との
反応、すなわち、酸化反応を抑制する。さらに、酸化反
応によって形成されるシリコン窒化酸化（Silicon Oxyn
itride）膜としてのゲート絶縁膜９の中での酸化剤の拡
散が、窒素原子によって抑制される。それゆえ、酸化速
度（酸化反応の反応速度）は、窒素が注入されたチャネ
ル領域５の上では、窒素が注入されていないソース／ド
レイン領域６の上よりも遅くなる。
【００４０】その結果、ソース／ドレイン領域６の上に
形成される絶縁膜１０は、チャネル領域５の上に形成さ
れるゲート絶縁膜９よりも厚くなる。ゲート絶縁膜９
は、上記したようにシリコン窒化酸化膜として形成され
るのに対し、絶縁膜１０はシリコン酸化膜として形成さ
れる。ゲート絶縁膜９の厚さが、例えば3nmであれば、
絶縁膜１０の厚さは、10nm程度となる。
【００４１】また、酸化雰囲気に代えて、ＮＯ／Ｏ2雰
囲気を用いることも可能である。このとき、ゲート絶縁
膜９はシリコン窒化酸化膜として形成され、絶縁膜１０
も、同じくシリコン窒化酸化膜として形成される。ＮＯ
／Ｏ2雰囲気の中で熱酸化を行っても、チャネル領域５
の上では、ソース・ドレイン領域６の上に比べて、酸素
とシリコンの反応の速度が低く抑えられるので、絶縁膜
１０はゲート絶縁膜９よりも厚く形成される。しかも、
その後の工程で形成されるサイドウォールの直下に、絶
縁膜１０としてシリコン窒化酸化膜が存在することとな
るため、ホットキャリア耐性が向上するという利点が得
られる。
【００４２】つづく図４の工程では、まず、構造物の上
面全体、すなわち、ゲート絶縁膜９、絶縁膜１０、およ
び、ＳＴＩ２の表面を覆うように、ポリシリコン膜１
１、ＷＳｉｘ膜（タングステンシリサイド膜；ｘ＝２〜
３）１２、および、絶縁膜１３が、この順序で堆積され
る。ポリシリコン膜１１は、例えば、リンが8×1020／c
m3の濃度でドープされた厚さ0.1μmのドープトポリシリ
コン膜として形成される。また、ＷＳｉｘ膜１２は、例
えば、0.1μmの厚さに形成される。さらに、絶縁膜１３
は、例えば、0.1μmの厚さに形成される。
【００４３】つぎに、絶縁膜１３の上にレジストが塗布
された後、転写工程を経ることにより、レジストがパタ
ーニングされる。その結果、絶縁膜１３の上にレジスト
１４が選択的に形成される。レジスト１４は、チャネル
領域５の上方に形成される。レジスト１４とチャネル領
域５とのアライメント（位置合わせ）は、チャネル領域
５とソース／ドレイン領域６の境界に存在する段差のた
めに、比較的容易に精度よく実行することができる。ま
た、このアライメントの精度をさらに上げるために、ア
ライメントマークを、半導体基板１の上の他の領域に形
成してもよい。
【００４４】つぎの図５の工程では、まず、レジスト１
４をマスクとして用いて反応性イオンエッチング（ＲＩ
Ｅ）を実行することにより、ポリシリコン膜１１、ＷＳ
ｉｘ膜１２、および、絶縁膜１３が、選択的に除去され
る。その結果、ポリシリコン膜１１およびＷＳｉｘ膜１
２の二層構造を有するゲート電極１５が形成される。ゲ
ート電極１５の上には、絶縁膜１３が残留している。
【００４５】ゲート電極１５を形成するための反応性イ
オンエッチングでは、エッチングガスとしてＣＦ2／Ｈ2
またはＣＦ2／Ｏ2などが用いられる。反応性イオンエッ
チングでは、レジスト１４が残らないようにオーバーエ
ッチングが行われる。このため、ソース／ドレイン領域
６上の絶縁膜１０の一部がエッチングされるが、チャネ
ル領域５上のゲート絶縁膜９より薄くならない間に、反
応性イオンエッチングが停止するように、レジスト１４
の厚さその他の条件が設定される。
【００４６】一例として、反応性イオンエッチング工程
の前でのゲート絶縁膜９の厚さが3nmであり、絶縁膜１
０の厚さが10nmである場合には、オーバーエッチングの
後での絶縁膜１０の厚さは、9nmとなる。それゆえ、ソ
ース／ドレイン領域６の上の絶縁膜１０の厚さが3nmで
ある従来のNMOSトランジスタに比べて、反応性イオンエ
ッチングの際に半導体基板１の中へ導入されるラジカル
（ＣＦｘ；ｘ＝１，２，３）およびスパッタされた金属
電極構成原子（この例ではＷ）などの量は、大幅に低減
される。
【００４７】MOSトランジスタが動作するときに、空乏
層が形成されるゲート端の付近にラジカルまたは金属原
子などが存在すると、これらは準位として機能するの
で、ＳＲＨによる生成電流やＴＡＴによるトンネル電流
に起因したリーク電流発生の原因となるが、本実施の形
態の方法では、厚く形成された絶縁膜１０がこれらの準
位の形成を抑制するので、リーク電流が効果的に低減さ
れる。
【００４８】しかも、チャネル領域５の上に、シリコン
窒化膜１１４（図５８）などの遮蔽体を形成することな
く、窒素を含有するチャネル領域５と含有しないソース
・ドレイン領域６との間での、酸化反応の速度の差異を
利用して、ゲート絶縁膜９と絶縁膜１０とが互いに異な
る厚さに形成されるので、ゲート絶縁膜９と絶縁膜１０
との接続部の周囲に、熱酸化にともなう応力の発生が緩
和される。したがって、接続部の周囲での界面準位密度
の増加が緩和されるので、ゲート絶縁膜９の寿命が高ま
り信頼性が向上する。このように、本実施の形態の製造
方法では、従来技術では達成されなかったリーク電流の
低減と、ゲート絶縁膜９の信頼性の向上とが、両立的に
達成される。
【００４９】つぎに、ゲート電極１５およびその上の絶
縁膜１３をマスクとして用いて、例えば、20keVの注入
エネルギー、および、1×1014／cm2の注入量で、ヒ素が
半導体基板１の主面へ選択的にイオン注入される。その
結果、（第１の）ソース・ドレイン層１６が、半導体基
板１の主面の中のソース・ドレイン領域６に、自己整合
的に形成される。
【００５０】つづいて、ゲート電極１５およびその上の
絶縁膜１３をマスクとして用いて、例えば、10keVの注
入エネルギー、1×1013／cm2の注入量、および、入射角
30°の回転イオン注入法により、ホウ素が半導体基板１
の主面へ選択的にイオン注入される。その結果、（第２
の）チャネル層１７が、半導体基板１の主面の中のソー
ス・ドレイン領域６の端部からチャネル領域５へ、ある
程度侵入するように形成される。
【００５１】チャネル層１７は、ゲート閾値電圧のロー
ルオフをなだらかにすること、すなわち、短チャネル効
果を抑制することと、表面パンチスルーの抑制を目的と
して形成される。また、絶縁膜１０が厚いために、ホウ
素を半導体基板１へ回転イオン注入法により斜め入射す
る際に、ゲート絶縁膜９の端部が、ホウ素の注入による
損傷を受けにくいという利点がある。
【００５２】つづく図６の工程では、まず、構造物の表
面全体に、絶縁膜が、例えば厚さ0.08μmに堆積され
る。その後、反応性イオンエッチングを用いて絶縁膜が
選択的に除去されることにより、ゲート電極１５（およ
び、その上の絶縁膜１３）の側壁を覆うサイドウォール
１８が形成される。この工程で、ソース・ドレイン領域
６の上の絶縁膜１０も、1nm程度エッチングされる。
【００５３】サイドウォール１８を形成するための反応
性イオンエッチングにおいても、ＣＦｘラジカルが半導
体基板１に導入されるが、半導体基板１の主面の中で、
ラジカルが導入される領域は、サイドウォール１８のた
めに、ソース・ドレイン層１６のチャネル領域５に対向
する端部から、後退した領域に限られる。このため、半
導体基板１へ導入されたラジカルは、高濃度不純物層で
あるソース・ドレイン層１６に覆われ、空乏層に覆われ
ることはないので、リーク電流の原因にはならない。
【００５４】つぎの図７の工程では、サイドウォール１
８をマスクとして用いることにより、例えば、40keVの
注入エネルギー、および、5×1015／cm2の注入量の下
で、ヒ素が半導体基板１の主面へ選択的にイオン注入さ
れる。その結果、半導体基板１の主面の中でソース・ド
レイン領域６に、（第２の）ソース・ドレイン層１９が
形成される。ソース・ドレイン層１９のチャネル領域５
に対向する端部は、ソース・ドレイン層１６のチャネル
領域５に対向する端部よりも後退した位置にある。
【００５５】その後、ソース・ドレイン領域６の上方に
あってサイドウォール１８に覆われない絶縁膜１０の部
分が、エッチングにより除去される。その結果、ソース
・ドレイン領域６において、半導体基板１の主面が選択
的に外部へ露出し、絶縁膜１０は、サイドウォール１８
の直下にのみ絶縁膜２１として残される。その後、半導
体基板１の露出面を含めた構造物の表面全体に、コバル
トが堆積される。つづいて、1050℃で15秒程度のＲＴＡ
処理が行われる。その結果、コバルトシリサイド（Ｃｏ
Ｓｉ2）膜２０が露出面の上に形成されると同時に、先
の工程で注入された不純物が電気的に活性化される。
【００５６】露出面の上のコバルト膜は、ＲＴＡ処理に
よりシリコンと反応してコバルトシリサイド膜２０にな
るが、絶縁膜の上を覆うコバルト膜は、ＲＴＡ処理が行
われても反応を起こさず、コバルト膜のままにとどま
る。絶縁膜の上のコバルト膜をエッチングにより除去す
ると、図７に示す構造物が得られる。すなわち、NMOSト
ランジスタが完成する。
【００５７】ゲート電極１５が、ポリシリコン膜１１の
みを有する一層構造であって、コバルトを堆積する際
に、ゲート電極１５の上面が絶縁膜に覆われずに露出し
ておれば、ゲート電極１５として、ポリシリコン膜１１
とコバルトシリサイド膜との二層構造が出来上がる。ま
た、コバルトを堆積する前に、窒素を例えば、10keVの
注入エネルギー、および、5×1015／cm2の注入量で、ゲ
ート電極１５およびソース／ドレイン領域６へ注入して
もよい。これにより、ＲＴＡ熱処理の際に、コバルトシ
リサイドの凝集が防止され、ゲート電極１５およびソー
ス／ドレイン領域６に、リークが少なく、かつ、抵抗が
低い、比較的安定したコバルトシリサイド膜を形成する
ことができる。
【００５８】凝集が発生すると、ＣｏＳｉ2とＳｉとの
界面に、ＣｏＳｉ2のスパイクが発生する場合があり、
スパイクが発生すると、スパイクへ電界が集中すること
に起因するリーク電流が発生する。これに対して、窒素
をあらかじめ注入しておけば、スパイクの発生を抑制で
きるため、リーク電流が低減される。Ｔｉ（チタン）ま
たはＮｉ（ニッケル）のシリサイドなどに対しても、同
様な効果が得られる。
【００５９】（1.2.利点）以下において、実施の形態１
の製造方法の利点について、説明を補充する。はじめ
に、窒素イオン注入がゲート絶縁膜９の信頼性向上をも
たらす、もう一つの機構について説明する。図８〜図１
０は、シリコン酸化膜としてのゲート絶縁膜９が、半導
体装置の使用にともなって劣化する過程を模式的に示す
説明図である。これらの中で、図８は、ゲート絶縁膜９
の中のＳｉ−Ｈ結合２２と、ゲート絶縁膜９と半導体基
板１との間の界面にあるＳｉ−Ｈ結合２３とを、模式的
に示している。
【００６０】Ｈ2Ｏ雰囲気の中で熱酸化が行われると、
Ｈ2Ｏの中の水素原子がシリコン酸化膜の中に取り込ま
れる。ドライＯ2雰囲気の中で熱酸化が行われるときに
は、シリコン酸化膜の中には水素は混入しないが、その
後に、大気中の水分（Ｈ2Ｏ）が取り込まれる。さらに
は、ＣＶＤを用いてポリシリコン膜１１が堆積される際
に、化学式１にもとづく反応によって発生する水素が、
ゲート絶縁膜９の中に取り込まれる。シリコン酸化膜に
取り込まれたＨ2ＯおよびＨ2は、シリコン酸化膜の主成
分であるＳｉＯと反応し、Ｓｉ−Ｈ結合を形成する。
【００６１】
【化１】
【００６２】MOSトランジスタが動作するときには、シ
リコンとシリコン酸化膜の間のエネルギー隔壁より高い
エネルギーを持ったホットキャリアが、半導体基板１か
らゲート絶縁膜９へ注入される。注入されたホットキャ
リアは、Ｓｉ−Ｈ結合２２を切断する。図９が示すよう
に、切断されたＳｉ−Ｈ結合２２から水素原子２６が解
離し、そのあとに、固定準位（捕獲中心）２５が形成さ
れる。解離した水素原子２６はゲート絶縁膜９の中の電
界の作用により、ドリフトと拡散とを繰り返しつつ、ゲ
ート絶縁膜９と半導体基板１との間の界面へ移動する。
【００６３】図１０が示すように、界面へ達した水素原
子２６は、界面に存在するＳｉ−Ｈ結合２３に含まれる
Ｈ原子と反応して、Ｈ2分子を生成する。生成されたＨ2
分子は、ガスとなって放出される。その結果、界面に界
面準位２８が形成される。水素原子２６と界面に存在す
るＳｉ−Ｈ結合２３との反応は化学式２で表される。
【００６４】
【化２】
【００６５】図８〜図１０の過程が繰り返されることに
より、捕獲中心２５および界面準位２８の密度が高まっ
てゆく。その結果、ゲート閾値電圧の変動、ドレイン電
流の低下などの問題が引き起こされる。すなわち、ゲー
ト絶縁膜９の信頼性が低下する。
【００６６】窒素イオン注入が行われると、半導体基板
１（およびゲート電極１５）に窒素が導入される。そし
て、窒素イオン注入後の熱処理の際に、窒素が熱拡散
し、ゲート絶縁膜９、サイドウォール１８、および、サ
イドウォール１８直下の絶縁膜２１へ達する。窒素は、
切断されたＳｉ−Ｈ結合を塞いでＳｉ−Ｎを形成する働
き、および、水素の拡散やドリフトを抑制する働きがあ
る。
【００６７】このため、窒素は、絶縁膜の中に存在する
Ｓｉ−Ｈ結合がホットキャリアによって切断され、固定
準位（捕獲中心）が形成されるのを抑制したり、結合が
切れたＨ原子が絶縁膜と半導体基板１の界面へ拡散ある
いはドリフトして、界面に存在するＳｉ−Ｈと反応する
ことにより界面準位を形成するのを抑制する働きがあ
る。その結果、ホットキャリア耐性が向上する。本実施
の形態の製造方法では、窒素イオンの注入によって、以
上の機構をも通じて、ゲート絶縁膜９の信頼性および寿
命が、さらに効果的に高められる。
【００６８】つぎに、チャネル層７およびパンチスルー
ストッパ層８が、MOSトランジスタの高速化およびリー
ク電流の抑制効果をもたらす機構について説明する。図
１１は、この効果を示す説明図である。ソース・ドレイ
ン領域６の接合容量は、空乏化したｐｎ接合の両端に電
荷が蓄積されることにより生じる。空乏層の厚さは、接
合部の不純物濃度が高いと小さく、低いと大きくなる。
接合容量は、空乏層の厚さに反比例するので、接合部の
不純物濃度が低くなると、接合容量は小さくなる。
【００６９】従来技術では、ソース・ドレイン領域に
も、チャネル層とパンチスルーストッパ層とが形成され
ており、そのために、ソース・ドレイン領域における深
さ方向の接合部の不純物濃度は、チャネル層およびパン
チスルーストッパ層と、ソース・ドレイン層とが交差す
る部分での不純物濃度によって決まる。これに対して、
本実施の形態では、チャネル層７が選択的に形成される
ので、ソース・ドレイン層の深さ方向の接合部の不純物
濃度は、チャネルストッパ層９２と交差する部分の不純
物濃度で決まる。
【００７０】一般に、チャネルストッパ層９２における
不純物濃度は、チャネル層７およびパンチスルーストッ
パ層８における不純物濃度よりも低く設定されるので、
本実施の形態のようにチャネル層７が選択的に形成され
る場合には、ソース・ドレイン層の深さ方向の接合部の
不純物濃度が低くなる。その結果、空乏層の厚さが大き
くなるので、接合容量が低減される。
【００７１】リーク電流には、既述したように、ＳＲＨ
過程による電流と、ＴＡＴによる電流との二つの成分が
含まれる。ＳＲＨ電流は、空乏層の厚さが大きいほど増
加するのに対し、ＴＡＴ電流は電界強度が高いほど大き
くなる。半導体素子の微細化が進み、MOSトランジスタ
の内部における電界強度が高くなると、ＳＲＨ電流より
も、ＴＡＴ電流が支配的となる。
【００７２】したがって、本実施の形態の製造方法で
は、接合部の不純物濃度が低くなるので、空乏層の厚さ
が大きくなり、それにともない、ソース・ドレイン層の
電界強度が低くなる。したがって、ＴＡＴ電流が低減さ
れ、リーク電流が抑制される。すなわち、本実施の形態
の製造方法では、ＳＲＨ電流によるリーク電流は増加す
るが、リーク電流へ主要に寄与するＴＡＴ電流低減され
る結果、リーク電流が抑制される。
【００７３】また、MOSトランジスタの動作速度は、寄
生容量を低減することによって高められる。ソース・ド
レイン層の接合容量は、寄生容量の大きな割合を占め
る。本実施の形態の製造方法では、この接合容量が低減
されるので、MOSトランジスタの応答が速くなる。
【００７４】つぎに、チャネル層１７が、ゲート閾値電
圧のロールオフをなだらかにする効果をもたらす機構に
ついて説明する。図１２は、この効果を説明するための
グラフであり、その横軸はゲート長を表し、縦軸はゲー
ト閾値電圧の絶対値（大きさ）を表している。図１２が
示すように、チャネル層１７がないときには、ゲート長
が短くなると、短チャネル効果によって、急激にゲート
閾値電圧の絶対値が減少する。この曲線は、ロールオフ
カーブと称される。
【００７５】一方、チャネル層１７が存在するときに
は、キャリアに対するポテンシャルが新たに形成される
ために、短チャネル効果によるゲート閾値電圧の絶対値
の減少は抑制される。すなわち、ゲート長が減少するの
にともなって、ゲート閾値電圧の絶対値が緩やかに減少
する。量産品としての半導体装置では、各製品の間にゲ
ート長のばらつきが、ある程度存在する。このため、ゲ
ート長の変動に対して、ゲート閾値電圧の変動の小さい
半導体装置が、所定の回路動作を保証する上で望まし
い。
【００７６】（1.3.変形例）本実施の形態は、図１〜図
７に例示した表面チャネル型のMOS構造を有する半導体
装置だけでなく、図１３に例示する埋め込みチャネル型
のMOS構造を有する半導体装置にも、適用可能である。
図１３の装置では、半導体基板１の主面には、選択的に
形成された一組のｐ型のソース・ドレイン層８２と、こ
れらに挟まれるように選択的に形成されたｐ型のチャネ
ル層８３およびｎ型のパンチスルーストッパ層８４とが
備わっている。チャネル層８２は、半導体基板１の主面
に露出し、パンチスルーストッパ層８４は、その下層に
位置している。ゲート電極８１は、ゲート絶縁膜８５を
挟んで、チャネル層８３に対向している。
【００７７】表面チャネル型のMOS構造では、半導体基
板１の主面の表層部に反転層が形成されるのに対して、
埋め込み型のMOS構造では、主面の表層部から離れた領
域で、ポテンシャルが最小になる領域（すなわち、正孔
が流れる領域）が形成される。図１３に例示する埋め込
み型のMOSトランジスタにおいても、本実施の形態の製
造方法を適用することによって、リーク電流の抑制とゲ
ート絶縁膜の信頼性の向上とを、両立的に実現すること
ができる。
【００７８】また、図１〜図７では、ゲート電極１５の
構造に関して、ポリシリコン／ＷＳｉｘ二層構造を例示
したが、例えば、ＴｉＮ／Ｗ等の金属電極構造を採用し
た場合でも、本実施の形態は適用可能であり、それによ
って、リーク電流の抑制とゲート絶縁膜の信頼性の向上
とを、両立的に実現することができる。
【００７９】さらに、ソース／ドレイン領域６にＧｅ
（ゲルマニウム）を導入し、熱処理を行うことによりＳ
ｉＧｅを形成すれば、ＳｉとＳｉＧｅのハンドギャップ
差によりリーク電流をさらに低減化できる。すなわち、
本実施の形態の効果をさらに高めることができる。
【００８０】また、本実施の形態の製造方法は、メモリ
セル、ロジックゲート、あるいは、フラッシュＥＥＰＲ
ＯＭなどの構成要素としてのMOSトランジスタの製造に
好適であるが、これに限定されるものではない。本実施
の形態の製造方法は、ゲート電極が反応性イオンエッチ
ングによって形成されるMOS構造を持った半導体装置一
般の製造に広く適している。このことは、以下に述べる
他の実施の形態においても、同様である。
【００８１】（2.実施の形態２）図１４および図１５
は、実施の形態２の半導体装置の製造方法を示す製造工
程図である。本実施の形態の製造方法では、まず、実施
の形態１の図１の工程が実行された後に、図１４の工程
が実行される。
【００８２】図１４の工程では、まず、半導体基板１の
主面の上に、シリコン酸化膜としての絶縁膜２９が、例
えば約3nmの厚さに形成される。絶縁膜２９は、例え
ば、下敷酸化膜４８が一旦除去された後に、熱酸化によ
って形成される。あるいは、下敷酸化膜４８が、そのま
ま、絶縁膜２９として使用されてもよい。つぎに、ポリ
シリコン膜とシリコン窒化膜とが、この順序で絶縁膜２
９の上に堆積された後に、転写工程と選択的エッチング
工程を経てパターニングされることにより、チャネル領
域５の上方に、ポリシリコン膜３０と窒化膜（シリコン
窒化膜）３１とが形成される。
【００８３】つづく図１５の工程では、まず、熱酸化が
行われる。熱酸化は、例えば、ドライＯ2雰囲気の中で
実行される。半導体基板１の主面の中で、ポリシリコン
膜３０と窒化膜３１とで被覆されているチャネル領域５
よりも、酸化雰囲気に曝されているソース／ドレイン領
域６の方が、酸化速度が大きい。それゆえ、ソース／ド
レイン領域６の上にシリコン酸化膜として形成される絶
縁膜１０の厚さは、例えば、約9nmであるのに対し、チ
ャネル領域５の上に同じくシリコン酸化膜として形成さ
れるゲート絶縁膜９の厚さは、約3nmにとどまる。
【００８４】そして、ゲート絶縁膜９と絶縁膜１０の接
続部には、バーズビーク３２が形成される。ウェットＯ
2雰囲気の中で酸化を行ってもよいが、ドライＯ2雰囲気
の中で熱酸化を行った方が、バーズビーク３２が短くな
るという利点がある。また、熱酸化に用いる装置とし
て、酸化炉、および、ＲＴＯ（Rapid Thermal Oxidatio
n）装置のいずれをも用いることが可能である。さら
に、酸化雰囲気の代わりに、窒化酸化雰囲気を使用する
ことも可能であり、図１５と同様の構造が得られる。
【００８５】図１５の工程が完了すると、窒化膜３１お
よびポリシリコン膜３０が、エッチングにより除去され
る。その後、実施の形態１の図４〜図７の工程が実行さ
れることにより、MOSトランジスタが完成する。
【００８６】この製造方法においても、ソース・ドレイ
ン領域６の上の絶縁膜１０が、チャネル領域５の上のゲ
ート絶縁膜９よりも厚く形成される。このため、実施の
形態１の製造方法と同様に、ゲート電極を形成する異方
性エッチングの際に、ラジカルＣＦｘ（ｘ＝１，２，
３）および金属電極材料の構成原子などが、半導体基板
１のゲート端付近へ導入されることを抑制して、リーク
電流を低減することができる。
【００８７】さらに、ゲート絶縁膜９となる絶縁膜２９
の部分を、ポリシリコン膜３０が覆っているので、ゲー
ト端付近のバーズビーク３２に集中する酸化応力が緩和
される。また、バーズビーク３２の長さも小さくなる。
したがって、酸化応力に起因する欠陥および界面準位の
密度が低減されるので、ゲート絶縁膜９と絶縁膜１０の
信頼性が高められ、ホットキャリア耐性の高いMOSトラ
ンジスタが得られる。
【００８８】図１５の工程の後に、ポリシリコン膜３０
と窒化膜３１とをウエットエッチングで除去した後、さ
らに、950℃以上の温度で、酸化雰囲気、窒化酸化雰囲
気、窒化雰囲気のいずれかの中で熱処理を実行してもよ
い。ポリシリコン膜３０と窒化膜３１が除去されること
によって、応力がさらに緩和される。さらに、950℃以
上の温度でこれらの雰囲気の中で熱処理が行われること
によって、酸化膜の粘性流動の効果により、バーズビー
ク３２に加わる応力が一層緩和される。950℃以上の温
度での熱処理中に、ウェル層、チャネルカット層、チャ
ネル層の熱拡散が大きな問題となる場合には、950℃以
上の温度での熱処理工程の後に、これらの層をイオン注
入により形成してもよい。
【００８９】つぎに、応力が緩和されることによって界
面準位密度が低減する機構について説明する。図１６お
よび図１７は、この機構を説明するために絶縁膜９と半
導体基板１の界面付近を模式的に示す説明図である。図
１６は、応力が大きい場合に相当しており、図１７は、
応力が小さい場合に相当している。
【００９０】応力が大きいときには、図１６が示すよう
に、絶縁膜９と半導体基板１との間で、原子レベルでの
不整合が生じる。一方、応力が小さいときには、図１７
が示すように、ゲート絶縁膜９の中のシリコン原子と半
導体基板１の中のシリコン原子とは、互いに結合が切れ
ることなく、歪んだままの状態が保たれる。応力が大き
くなると、歪みが過大となる結果、図１６が示すよう
に、結合が切れてしまい、ダングリングボンドが発生す
る。このダングリングボンドが界面準位として作用す
る。応力が大きいほど、結合の切れる度合いが高くなる
ので、界面準位密度は高くなる。
【００９１】界面準位密度が高くなると、キャリア（電
子およびホール）が界面準位にトラップされることによ
って、帯電した界面準位が形成されるので、ゲート閾値
電圧およびドレイン電流の変動が大きくなり、MOSトラ
ンジスタの信頼性が低下する。これに対して、本実施の
形態の製造方法では、界面準位密度が低減されるので、
ゲート閾値電圧およびドレイン電流の変動が低く抑えら
れ、その結果、MOSトランジスタの信頼性が向上する。
【００９２】（3.実施の形態３）図１８〜図２１は、実
施の形態３の半導体装置の製造方法を示す製造工程図で
ある。本実施の形態の製造方法では、まず、実施の形態
１の図１の工程が実行された後に、図１８の工程が実行
される。
【００９３】図１８の工程では、まず、半導体基板１の
主面の上に、シリコン酸化膜としての下敷絶縁膜３３が
形成される。下敷絶縁膜３３は、例えば、下敷酸化膜４
８が一旦除去された後に形成される。あるいは、下敷酸
化膜４８が、そのまま、下敷絶縁膜３３として使用され
てもよい。つづいて、下敷酸化膜３３の上にレジストが
塗布された後に、このレジストがパターニングされるこ
とにより、下敷酸化膜３３の中でチャネル領域５の上方
部分を覆うレジスト３４が形成される。
【００９４】つぎに、レジスト３４をマスクとして用い
てイオン注入またはプラズマドーピングが行われること
によって、ソース／ドレイン領域６に相当する半導体基
板１の主面の極めて浅い領域に、不純物濃度が1020／cm
3以上である高濃度不純物層３５が形成される。
【００９５】つづく図１９の工程では、レジスト３４お
よび下敷酸化膜３３が除去される。その後の図２０の工
程では、熱酸化処理が行われる。熱酸化における酸化速
度は、半導体に含まれる不純物の濃度に依存する。すな
わち、不純物濃度が1020／cm 3以下の範囲では、酸化速
度は、ほぼ一定であるが、不純物濃度が1020／cm3以上
になると、増速酸化が起こる。増速の割合は、酸化温度
および雰囲気に依存するが、おおよそ２倍から１０倍程
度である。ソース／ドレイン領域６では高濃度不純物層
３５が形成されているので増速酸化が起こり、ソース／
ドレイン領域６の上に形成される絶縁膜１０は、チャネ
ル領域５の上に形成されるゲート絶縁膜９よりも厚くな
る。その後、実施の形態１の図４〜図７の工程が実行さ
れ、それによって、MOSトランジスタが完成する。
【００９６】本実施の形態の製造方法においても、ソー
ス／ドレイン領域６の上の絶縁膜１０が、チャネル領域
５の上のゲート絶縁膜９よりも厚く形成される。しか
も、チャネル領域５の上に、窒化膜１１４（図５８）な
どの遮蔽体を形成することなく、不純物濃度の差異に由
来する酸化反応の速度の差異を利用して、ゲート絶縁膜
９と絶縁膜１０とが互いに異なる厚さに形成されるの
で、ゲート絶縁膜９と絶縁膜１０との接続部の周囲にお
ける、熱酸化にともなう応力の発生が緩和される。した
がって、本実施の形態の製造方法においても、実施の形
態１，２の製造方法と同様に、リーク電流の低減と、ゲ
ート絶縁膜９の信頼性の向上とが、両立的に達成され
る。
【００９７】図７の工程において、ソース・ドレイン領
域６の上にシリサイド膜が形成される直前での構造物の
断面図を図２１に示す。図２１が示すように、本実施の
形態の製造方法では、高濃度不純物層３５を（第１）ソ
ース／ドレイン層として用いることができる。この場
合、高濃度不純物層３５の不純物濃度は、1020／cm2の
オーダーに設定される。
【００９８】高濃度不純物層３５によって、実施の形態
１の（第１）ソース・ドレイン層１６と同等の効果を現
出するためには、その接合部の深さ（接合深さ）をソー
ス・ドレイン層１６よりも小さく設定するとよい。接合
部が浅くなると、高濃度不純物層３５の抵抗は高くな
る。ソース・ドレイン層１６の不純物濃度は低いので、
その抵抗は高いが、高濃度不純物層３５の接合部を浅く
することで、高濃度不純物層３５の抵抗値をソース・ド
レイン層１６の抵抗値と同等となるように調節すること
は可能である。
【００９９】この抵抗成分により、ソース・ドレイン領
域の端部に生じる電界を緩和する効果が得られる。その
結果、ホットキャリアによる絶縁膜の劣化が抑制され
る。なお、高濃度不純物層３５を（第１）ソース・ドレ
イン層１６として用いる場合には、（第２）ソース・ド
レイン層１９の不純物濃度は、高濃度不純物層３５の不
純物濃度よりも高く、（第２）ソース・ドレイン層１９
の接合深さは、高濃度不純物層３５の接合深さよりも大
きく設定するとよい。
【０１００】高濃度不純物層３５を（第１）ソース／ド
レイン不純物層として用いる代わりに、高濃度不純物層
３５を、（第２）チャネル層、または、（第２）ソース
／ドレイン層の一部として用いることも可能である。高
濃度不純物層３５を（第２）チャネル層として用いるに
は、例えば、高濃度不純物層３５をホウ素の注入によっ
て形成し、それをそのまま、（第２の）チャネル層１７
として用いるとよい。チャネル注入、および、パンチス
ルーストッパ注入は、ホウ素注入を用いて行い、第１お
よび第２ソース・ドレイン層は、リンまたはヒ素などを
イオン注入する従来の工程で形成するとよい。
【０１０１】高濃度不純物層３５を（第２）ソース・ド
レイン層として用いるには、高濃度不純物層３５をヒ素
の注入によって形成し、それをそのまま（第２）ソース
・ドレイン層１９として、使用するとよい。この場合に
は、図１８とは異なり、レジスト３４の幅を、ゲート長
にサイドウォールの厚さを加算した大きさに設定し、こ
のレジスト３４をマスクとして用いてヒ素をイオン注入
することにより、高濃度不純物層３５を形成するとよ
い。その他の半導体層の形成方法は、従来の技術と同様
でよい。
【０１０２】以上のように、高濃度不純物層３５を、他
の半導体層を兼ねることが可能であり、それにより、製
造工程を余分に増やすことなく、高濃度不純物層３５を
形成することが可能となる。
【０１０３】（4.実施の形態４）ゲート長が0.1μm以下
にまで縮小されたMOSトランジスタでは、MOSトランジス
タの電流駆動力を確保するためには、二酸化シリコンを
主材質とするゲート絶縁膜の厚さは、2nm以下に設定さ
れる必要がある。しかしながら、ゲート長のスケーリン
グに比べて、電源電圧のスケーリングの割合が小さいた
め、この膜厚での下では、直接にトンネリングが起こ
る。その結果、ゲート絶縁膜の信頼性が従来より低くな
ることが懸念される。電流駆動力を確保しつつ、ゲート
絶縁膜の信頼性を保証することを目的として、二酸化シ
リコンより誘電率が高いＴａ2Ｏ5およびＡｌ2Ｏ3などの
高誘電体絶縁膜を、ゲート絶縁膜として用いる試みがな
されている。
【０１０４】また、ゲート長が0.1μm以下にあると、ゲ
ートの線幅が小さくなるためにゲート抵抗が大きくなる
ことが問題となる。この問題を改善するために、従来の
ドープトポリシリコン／ＷＳｉｘ（ｘ＝２〜３）の２層
構造の代わりに、Ｗ（タングステン）などの金属をゲー
ト電極として使用する試みが行われている。
【０１０５】このように、ゲート電極にＷが用いられ、
高誘電体絶縁膜にはＴａ（タンタル）およびＡｌ（アル
ミニウム）などの金属原子が含まれることとなると、ゲ
ート電極を反応性イオンエッチングで形成する際に半導
体基板に導入される欠陥や準位が一層多くなり、リーク
電流がさらに大きくなることが懸念される。以下に述べ
る実施の形態４および５の製造方法は、ゲート電極およ
びゲート絶縁膜が、0.1μm以下のゲート長に対応したMO
S構造においても、リーク電流の低減とゲート絶縁膜の
信頼性の向上とを両立的に達成するものである。
【０１０６】図２２〜図２６は、実施の形態４の半導体
装置の製造方法を示す製造工程図である。本実施の形態
の製造方法は、「ダマシン（damascene）法」として従
来周知の方法を改良したものである。本実施の形態の製
造方法では、まず、実施の形態１の図１の工程が実行さ
れた後に、図２２の工程が実行される。
【０１０７】図２２の工程では、まず、半導体基板１の
主面の上に、酸化膜（シリコン酸化膜）３６が形成され
る。酸化膜３６は、例えば、下敷酸化膜４８が一旦除去
された後に熱酸化により形成される。あるいは、下敷酸
化膜４８が、そのまま、酸化膜３６として使用されても
よい。つづいて、酸化膜３６の上に、ＴＥＯＳ膜３７お
よび窒化膜（シリコン窒化膜）３８が、この順序で堆積
される。
【０１０８】その後、レジストを用いて選択的エッチン
グを実行することにより、酸化膜３６、ＴＥＯＳ膜３
７、および、窒化膜３８がパターニングされる。図２２
は、パターニング後の構造物を示している。パターニン
グの結果、酸化膜３６、ＴＥＯＳ膜３７、および、窒化
膜３８は、チャネル領域５の上方に、開口部８７を形成
する。その後の図２３の工程では、熱酸化が実行され
る。それによって、チャネル領域５に相当する半導体基
板１の主面の部分の上に、酸化膜（シリコン酸化膜）３
９が酸化膜３６よりも薄く形成される。
【０１０９】つづく図２４の工程では、構造物の上面全
体に、高誘電体膜４０、窒化チタン膜４２、タングステ
ン膜４３が、この順序で堆積される。堆積されたこれら
三層の膜の中で、酸化膜３９と高誘電体膜４０がゲート
絶縁膜４１を構成する。ゲート絶縁膜４１の厚さは、絶
縁膜１０（図２２において、ソース・ドレイン層６の上
を覆う酸化膜３６に相当）の厚さよりも、小さく設定さ
れる。
【０１１０】高誘電体膜４０が半導体基板１の上に直接
に堆積されると、高誘電体膜４０と半導体基板１の間で
格子定数が大きく異なるために、それらの界面で不整合
が生じ、シリコンのダングリングボンドが形成されるこ
とにより、界面準位密度が高くなることが知られてい
る。これに対して、本実施の形態の方法では、チャネル
領域５が、半導体基板１と格子定数が近似する酸化膜３
９で覆われるので、界面準位密度が低く抑えられる。ま
た、窒化チタン４２が形成されるので、タングステン膜
４３を構成するタングステン原子が、他の領域へ拡散し
て異物を形成するのを防止することができる。
【０１１１】つづく図２５の工程では、ＣＭＰ（Chemic
al Mechanical Polishing）が行われる。このとき、窒
化膜３８がストッパとして機能する。その結果、ゲート
電極が形成される。
【０１１２】つぎに図２６の工程が実行される。図２６
の工程では、窒化膜３８とＴＥＯＳ膜３７とが、ウエッ
トエッチングによって除去される。このとき、ゲート電
極は、エッチング液にはほとんど溶解しない。ＴＥＯＳ
膜３７をエッチングするときに、オーバーエッチングに
よって、酸化膜１０の一部（表面部分）は除去される
が、エッチング後の酸化膜１０がシリコン酸化膜３９よ
り厚いままとなるように処理が行われる。その後、実施
の形態１の図４〜図７の工程が実行されることにより、
MOSトランジスタが完成する。
【０１１３】本実施の形態の製造方法においても、ソー
ス／ドレイン領域６の上の絶縁膜１０が、チャネル領域
５の上のゲート絶縁膜４１よりも厚く形成される。した
がって、ゲート電極の材料として金属（Ｗ）が用いら
れ、ゲート絶縁膜に高誘電体膜が含まれていても、ゲー
ト電極を反応性イオンエッチングで形成する際の欠陥や
準位の半導体基板１への導入が効果的に抑制される。そ
の結果、リーク電流が低減される。
【０１１４】しかも、チャネル領域５の上に、窒化膜１
１４（図５８）などの遮蔽体を形成することなく、図２
２および図２４の工程を通じて、ゲート絶縁膜４１と絶
縁膜１０とが互いに異なる厚さに形成されるので、ゲー
ト絶縁膜４１と絶縁膜１０との接続部の周囲における熱
酸化にともなう応力の発生が緩和される。このため、本
実施の形態の製造方法においても、実施の形態１〜３の
製造方法と同様に、リーク電流の低減と、ゲート絶縁膜
４１の信頼性の向上とが、両立的に達成される。
【０１１５】なお、図２５から図２６へ至る工程で、ゲ
ート電極の側壁に存在する高誘電体膜４０も多少エッチ
ングされ、中に存在する金属原子（ＴａやＡｌ等）が微
量ながらエッチング液に溶解し、この金属原子の一部は
酸化膜１０の中へ拡散して進入するが、絶縁膜１０の膜
厚が大きいために半導体基板１にまで達することはな
い。それゆえ、ウェットエッチングの際に発生する金属
原子によって、半導体基板１はほとんど汚染されない。
したがって、リーク電流が少ないＭＯＳＦＥＴを実現す
ることができる。
【０１１６】（5.実施の形態５）図２７〜図３０は、実
施の形態５の半導体装置の製造方法を示す製造工程図で
ある。本実施の形態の製造方法では、まず、実施の形態
１の図１の工程が実行された後に、図２７の工程が実行
される。
【０１１７】図２７の工程では、まず、半導体基板１の
主面の上に、酸化膜（シリコン酸化膜）が形成される。
酸化膜は、例えば、下敷酸化膜４８が一旦除去された後
に熱酸化により形成される。あるいは、下敷酸化膜４８
が、そのまま使用されてもよい。つづいて、形成された
酸化膜の上に、ポリシリコン膜と窒化膜（シリコン窒化
膜）とが、この順序で堆積される。その後、レジストを
用いた選択的エッチングによって、パターニングが実行
され、それによって、ソース・ドレイン領域６の上に、
シリコン酸化膜としての絶縁膜１０、ポリシリコン膜４
４、および、窒化膜３８が、この順序で形成される。パ
ターニングの結果、半導体基板１の主面がチャネル領域
５において露出する。
【０１１８】つづく図２８の工程では、熱酸化処理が行
われる。それによって、チャネル領域５に相当する半導
体基板１の主面の上に、酸化膜３９が形成される。ソー
ス／ドレイン領域６に相当する半導体基板１の主面の部
分は、窒化膜３８で覆われているので、この部分では酸
化はほとんど起こらない。したがって、熱酸化の前後
で、酸化膜１０の膜厚はほとんど変化しない。熱酸化
は、酸化膜３９が絶縁膜１０より薄く形成されるように
行われる。また、酸化膜３９と絶縁膜１０の境界付近に
はバーズビークが形成されるが、ポリシリコン膜４４が
これらの膜を覆っているために、応力が緩和される。
【０１１９】つぎの図２９の工程では、まず、図２８の
工程終了後の構造物の上面全体にわたって、高誘電体膜
４０、窒化チタン膜４２、タングステン膜４３、およ
び、反射防止絶縁膜４５が、この順序で堆積される。つ
づいて、反射防止絶縁膜４５の上に、レジストが塗布さ
れた後、マスクパターニングにより、レジスト４６が、
チャネル領域５の上方に形成される。
【０１２０】チャネル領域５の上方に位置する酸化膜３
９と高誘電体膜４０の部分は、ゲート絶縁膜４１を構成
する。ゲート絶縁膜４１が絶縁膜１０よりも薄くなるよ
うに、酸化膜３９および高誘電体膜４０の厚さが設定さ
れる。高誘電体膜４０と半導体基板１との間に酸化膜３
９を介在させる目的は、実施の形態４と同様である。ま
た、窒化チタン膜４２を堆積する目的も、実施の形態４
と同様である。
【０１２１】反射防止絶縁膜４５を堆積することなく、
レジスト４６をタングステン膜４３の上に堆積すると、
タングステン膜４３の反射率が高いことと、段差のため
にハレーションが起こり、レジスト４６の線幅が、マス
クパターンよりも細くなる恐れがあるが、図２９の工程
では、反射率が小さい膜である反射防止絶縁膜４５が堆
積されるので、ハレーションが効果的に防止される。反
射防止絶縁膜４５は、プラズマＣＶＤで堆積される窒化
膜で代用してもよい。
【０１２２】つづく図３０の工程では、レジスト４６を
マスクとして用いて反応性イオンエッチングが実行され
る。その結果、チャネル領域５の上方に、ゲート電極が
形成される。つぎに、ゲート電極をマスクとして用いる
ことにより、不純物が半導体基板１の主面に選択的に注
入される。それによって、（第１）ソース／ドレイン不
純物層４７が、ソース・ドレイン領域６に相当する半導
体基板１の主面に、自己整合的に形成される。その後、
実施の形態１の図４〜図７の工程が実行されることによ
り、MOSトランジスタが完成する。
【０１２３】本実施の形態の製造方法においても、ソー
ス／ドレイン領域６の上の絶縁膜１０が、チャネル領域
５の上のゲート絶縁膜４１よりも厚く形成される。した
がって、ゲート電極の材料として金属（Ｗ）が用いら
れ、ゲート絶縁膜に高誘電体膜が含まれていても、ゲー
ト電極を反応性イオンエッチングで形成する際の欠陥や
準位の半導体基板１への導入が効果的に抑制される。そ
の結果、リーク電流が低減される。
【０１２４】しかも、チャネル領域５の上に、窒化膜１
１４（図５８）などの遮蔽体を形成することなく、図２
７〜図２９の工程を通じて、ゲート絶縁膜４１と絶縁膜
１０とが互いに異なる厚さに形成されるので、ゲート絶
縁膜４１と絶縁膜１０との接続部の周囲における熱酸化
にともなう応力の発生が緩和される。このため、本実施
の形態の製造方法においても、実施の形態１〜４の製造
方法と同様に、リーク電流の低減と、ゲート絶縁膜４１
の信頼性の向上とが、両立的に達成される。
【０１２５】（6.実施の形態６）以下の実施の形態で
は、実施の形態１〜３，５の製造方法において、マスク
パターンの位置合わせのためのアライメントマークをも
同時に形成する方法について説明する。図３１〜図３６
は、実施の形態６の半導体装置の製造方法の製造工程図
である。以下の図において、左側の断面図はトランジス
タ形成部５１を表し、右側の断面図は、アライメントマ
ーク形成部５２を表す。
【０１２６】本実施の形態の製造方法では、実施の形態
１の製造方法において、マスクパターンの位置合わせの
ためのアライメントマークが同時に形成される。この製
造方法では、まず、実施の形態１の図１の工程が実行さ
れる。図１の工程では、半導体基板１の主面にＳＴＩ２
が選択的に形成された後、下敷酸化膜４８が半導体基板
１の主面全体の上に形成される。つぎに、トランジスタ
形成部５１とアライメントマーク部５２の双方に、ウエ
ル層９１およびチャネルカット層９２が、イオン注入に
よって形成される。これに代えて、アライメントマーク
部５２には、ウエル層９１とチャネルカット層９２が形
成されなくてもよい。
【０１２７】その後、図３１の工程が実行される。図３
１の工程では、半導体基板１の上方の全体にわたって窒
化膜（シリコン窒化膜）が堆積される。つづいて、窒化
膜の上にレジストが塗布された後に、このレジストがア
ライメントマーク形成部５２のみを覆うようにパターニ
ングされる。つぎに、パターニングされたレジストをマ
スクとして用いてウェットエッチング処理を実行するこ
とにより、トランジスタ形成部５１を覆う窒化膜の部分
が除去され、アライメントマーク形成部５２のみを覆う
窒化膜５０が形成される。
【０１２８】その後、構造物の上面全体に再びレジスト
が塗布された後、このレジストがパターニングされるこ
とにより、レジスト３が形成される。レジスト３は、ト
ランジスタ形成部５１では、チャネル領域５の上方に開
口部７０を有し、アライメントマーク形成部５２では、
アライメントマークを形成すべき部位の上方に開口部７
１を有する。
【０１２９】つづく図３２の工程では、レジスト３をマ
スクとして用いて、イオン注入が行われることにより、
窒素を含有するチャネル注入層７、および、パンチスル
ーストッパ層８が選択的に形成される。この工程を通じ
て、アライメントマーク形成部５２においても、開口部
７１の直下に、チャネル注入層７ａ、および、パンチス
ルーストッパ層８ａが選択的に形成される。ただし、ア
ライメントマーク形成部５２では窒化膜５０が存在する
ために、チャネル注入層７ａ、および、パンチスルース
トッパ層８ａは、それぞれ、チャネル注入層７、およ
び、パンチスルーストッパ層８よりも浅く形成される。
【０１３０】その後、開口部７１に露出する窒化膜５０
が、ウェットエッチングによって除去される。このウェ
ットエッチングでは、窒化膜５０と下敷酸化膜４８の間
の選択比が大きいので、下敷酸化膜４８はほとんどエッ
チングされずに残る。
【０１３１】つづく図３３の工程では、まず、レジスト
３が除去された後に、構造物の上面全体の上に新たなレ
ジストが塗布される。その後、レジストがパターニング
されることにより、レジスト５３が形成される。レジス
ト５３は、トランジスタ形成部５１のみを覆うように形
成される。
【０１３２】つぎに、レジスト５１および窒化膜５０を
マスクとして用いて、反応性イオンエッチングを実行す
ることにより、アライメントマーク形成部５２におい
て、窒化膜５０に覆われずに露出する下敷酸化膜４８の
部分および半導体基板１の主面の部分が除去される。そ
の結果、アライメントマークの一部になるトレンチ５４
が形成される。窒化膜５０に対する下敷酸化膜４８と半
導体（シリコン）基板１の反応性イオンエッチングの選
択比が大きいので、エッチング工程の中で窒化膜５０が
除去されることはない。また、レジスト５３もエッチン
グ工程の中で、幾分削除されるが、トランジスタ形成部
５１にエッチングに起因する損傷が入ることはない。
【０１３３】つづく図３４の工程では、まず、レジスト
５３が除去された後、窒化膜５０に覆われない下敷酸化
膜４８の部分が、ウェットエッチングにより除去され
る。これにより、トランジスタ形成部５１の半導体基板
１の主面が露出する。つぎに、例えば、ドライＯ2雰囲
気の中で熱酸化が行われることにより、ゲート絶縁膜
９、絶縁膜１０、および、内壁酸化膜５５が形成され
る。ゲート絶縁膜９および絶縁膜１０も、シリコン酸化
膜として形成される。
【０１３４】アライメントマーク形成部５２では、トレ
ンチ５４を除く部分は窒化膜５０で覆われているので、
主に、トレンチ５４の内壁が酸化される。酸化工程の
後、アライメントマーク形成部５２の一部を覆っている
窒化膜５０が、ウェットエッチングにより除去される。
なお、アライメントマーク形成部５２の一部を覆う窒化
膜５０は、除去することなく残しておいても良い。
【０１３５】つづく図３５の工程では、構造物の表面全
体に、不純物がドープされたポリシリコン膜１１、ＷＳ
ｉ膜１２、および、絶縁膜１３が、この順序で堆積され
る。トランジスタ形成部５１だけでなく、アライメント
マーク部５２のトレンチ５４の内壁にも、これらの膜が
堆積する。その結果、トレンチ５４の内側に、アライメ
ントマークとして使用可能なアライメントマークエッジ
５６が形成される。
【０１３６】つぎに、構造物の表面全体にレジストが塗
布された後、アライメントマークエッジ５６をアライメ
ント（位置合わせ）の基準として、マスクをアライメン
トすることにより、レジストがパターニングされる。そ
れにより、レジスト１４が、チャネル領域５の上方に精
度よく形成される。アライメントマークエッジ５６は段
差であるため、容易に検出することができる。また、ト
レンチ５４は、チャネル領域５を決定しているレジスト
３によって、同時に形成される。すなわち、共通のマス
クパターンの転写によって、双方の位置決めがなされ
る。このため、マスクずれがほとんどなく、チャネル領
域５の上方にレジスト１４を、高精度で形成することが
できる。
【０１３７】つづく図３６の工程では、レジスト１４を
マスクとして用いて反応性イオンエッチングが実行され
ることにより、ゲート電極１５が形成される。このと
き、レジスト１４は、オーバーエッチングが行われるこ
とにより除去される。また、アライメントマーク形成部
５２を覆っていた多層構造の膜１１，１２，１３も、同
時に除去される。以後の工程は、実施の形態１で説明し
た通りである。
【０１３８】なお、アライメントマークは、半導体基板
１の主面の中で、トランジスタ形成部５１とは別の領域
に形成されるが、同一チップ上、あるいは、同一ウエハ
上に複数存在してもよい。このことは、以下の実施の形
態でも同様である。
【０１３９】（7.実施の形態７）図３７〜図４１は、実
施の形態７の半導体装置の製造方法の製造工程図であ
る。本実施の形態の製造方法では、実施の形態２の製造
方法において、マスクパターンの位置合わせのためのア
ライメントマークが同時に形成される。この製造方法に
おいても、まず、実施の形態６と同要領で、図１の工程
が実行される。この工程については、実施の形態６で説
明済みであるため、説明を略する。
【０１４０】その後、図３７の工程が実行される。図３
７の工程では、まず、半導体基板１の主面の上に酸化膜
（図１４の酸化膜２９に相当）が形成された後、構造物
の上面全体にわたって、ポリシリコン膜と窒化膜（シリ
コン窒化膜）とが、この順序で堆積される。その後、窒
化膜の上にレジストが塗布され、さらに、レジストがパ
ターニングされることにより、レジスト６０が形成され
る。レジスト６０は、トランジスタ形成部５１において
は、チャネル領域５の上方にのみ形成され、アライメン
トマーク形成部５２においては、アライメントマークを
形成すべき部位の上方にのみ開口部７１を有するように
形成される。
【０１４１】その後、レジスト６０をマスクとして用い
てウェットエッチングが行われることにより、レジスト
６０で被覆されていない領域に位置する酸化膜、ポリシ
リコン膜、および、窒化膜が除去されることにより、ト
ランジスタ形成部５１においては、チャネル領域５の上
方に、シリコン酸化膜としてのゲート絶縁膜９、ポリシ
リコン膜３０、および、窒化膜３１が形成され、アライ
メントマーク形成部５２においては、開口部７１を除く
部分に、酸化膜としての絶縁膜９ａ、ポリシリコン膜３
０ａ、および、窒化膜３１ａが形成される。
【０１４２】つづく図３８の工程では、まず、レジスト
６０が除去された後、構造物の上面全体に、新たなレジ
ストが塗布される。つづいて、塗布されたレジストが、
パターニングされることにより、トランジスタ形成領域
５１のみを被覆するレジスト６１が形成される。つぎ
に、レジスト６１、ならびに、アライメントマーク形成
部５２に形成されている絶縁膜９ａ、ポリシリコン膜３
０ａ、および、窒化膜３１ａをマスクとして用いて、反
応性イオンエッチングが実行される。それにより、アラ
イメントマーク形成部５２において、絶縁膜９ａ、ポリ
シリコン膜３０ａ、および、窒化膜３１ａに覆われずに
露出する半導体基板１の主面の部分が除去される。その
結果、アライメントマークの一部になるトレンチ６２が
形成される。
【０１４３】つづく図３９の工程では、まず、レジスト
６１が除去された後、例えば、ドライＯ2雰囲気の中で
熱酸化が行われる。その結果、半導体基板１の表面に、
シリコン酸化膜としての絶縁膜１０、および、内壁酸化
膜６３が形成される。アライメントマーク形成部５２で
は、トレンチ６２を除く部分は窒化膜３１ａで覆われて
いるので、主に、トレンチ６２の内壁が酸化される。
【０１４４】つづく、図４０の工程では、まず、窒化膜
３１，３１ａとポリシリコン膜３０，３０ａとが、ウェ
ットエッチングにより除去される。つぎに、構造物の表
面全体の上に、不純物がドープされたポリシリコン膜１
１、ＷＳｉｘ膜１２、および、絶縁膜１３が、この順序
で堆積される。トランジスタ形成部５１だけでなく、ア
ライメントマーク形成部５２のトレンチ６２の内壁に
も、これらの膜が堆積する。その結果、トレンチ６２の
内側に、アライメントマークとして使用可能なアライメ
ントマークエッジ６４が形成される。
【０１４５】つぎに、構造物の表面全体にレジストが塗
布された後、アライメントマークエッジ６４をアライメ
ント（位置合わせ）の基準として、マスクをアライメン
トすることにより、レジストがパターニングされる。そ
れにより、レジスト１４が、チャネル領域５の上方に精
度よく形成される。アライメントマークエッジ５６は段
差であるため、容易に検出することができる。また、ト
レンチ６２は、チャネル領域５を決定しているレジスト
６０によって、同時に形成される。すなわち、共通のマ
スクパターンの転写によって、双方の位置決めがなされ
る。このため、マスクずれがほとんどなく、チャネル領
域５の上方にレジスト１４を、高精度で形成することが
できる。
【０１４６】つづく図４１の工程では、レジスト１４を
マスクとして用いて反応性イオンエッチングが実行され
ることにより、ゲート電極１５が形成される。このと
き、レジスト１４は、オーバーエッチングが行われるこ
とにより除去される。また、アライメントマーク形成部
５２を覆っていた多層構造の膜１１，１２，１３も、同
時に除去される。以後の工程は、実施の形態２で説明し
た通りである。
【０１４７】（8.実施の形態８）図４２〜図４８は、実
施の形態８の半導体装置の製造方法の製造工程図であ
る。本実施の形態の製造方法では、実施の形態３の製造
方法において、マスクパターンの位置合わせのためのア
ライメントマークが同時に形成される。この製造方法に
おいても、まず、実施の形態６と同要領で、図１の工程
が実行される。
【０１４８】その後、図４２の工程が実行される。図４
２の工程では、まず、半導体基板１の主面の上に酸化膜
（シリコン酸化膜）３３が形成された後、構造物の上面
全体にわたって、窒化膜（シリコン窒化膜）が堆積され
る。その後、このレジストがアライメントマーク形成部
５２のみを覆うようにパターニングされる。つぎに、パ
ターニングされたレジストをマスクとして用いてウェッ
トエッチング処理を実行することにより、トランジスタ
形成部５１を覆う窒化膜の部分が除去され、アライメン
トマーク形成部５２のみを覆う窒化膜５０が形成され
る。
【０１４９】その後、構造物の上面全体に再びレジスト
が塗布された後、このレジストがパターニングされるこ
とにより、レジスト３４が形成される。レジスト３４
は、トランジスタ形成部５１においては、チャネル領域
５の上方にのみ形成され、アライメントマーク形成部５
２においては、アライメントマークを形成すべき部位の
上方にのみ開口部７１を有するように形成される。
【０１５０】つづく図４３の工程では、まず、レジスト
３４および窒化膜５０をマスクとして用いることによ
り、例えばヒ素が、20keVの注入エネルギー、および、1
×1014／cm2の注入量で、半導体基板１の主面へ、選択
的にイオン注入される。それにより、高濃度不純物層３
５が、半導体基板１の主面に選択的に形成される。この
とき、開口部７１の直下に位置する窒化膜５０の部分に
も、ヒ素が注入される。その後、レジスト３４をマスク
として用いてウェットエッチングを実行することによ
り、開口部７１の直下の窒化膜５０の部分が除去され
る。
【０１５１】つづく図４４の工程では、レジスト３４が
除去された後、構造物の上面全体に、新たなレジストが
塗布される。つづいて、塗布されたレジストが、パター
ニングされることにより、トランジスタ形成領域５１の
みを被覆するレジスト５３が形成される。つぎに、レジ
スト５３、ならびに、アライメントマーク形成部５２に
残されている窒化膜５０をマスクとして用いて、反応性
イオンエッチングが実行される。それにより、アライメ
ントマーク形成部５２において、窒化膜５０に覆われず
に露出する半導体基板１の主面の部分が除去される。そ
の結果、アライメントマークの一部になるトレンチ５４
が形成される。
【０１５２】つづく図４５の工程では、まず、レジスト
５３が除去された後、窒化膜５０をマスクとして用いて
酸化膜３３が選択的に除去される。その結果、トランジ
スタ形成部５１において、半導体基板１の主面が露出す
る。その後、例えば、ドライＯ2雰囲気の中で熱酸化が
行われる。その結果、トランジスタ形成部５１における
半導体基板１の主面の上に、ゲート絶縁膜９および絶縁
膜１０が形成される。ゲート絶縁膜９および絶縁膜１０
は、いずれもシリコン酸化膜として形成される。アライ
メントマーク形成部５２においては、トレンチ５４を除
く部分は窒化膜５０で覆われているので、主に、トレン
チ５４の内壁が酸化され、内壁酸化膜５５が形成され
る。
【０１５３】次の図４６の工程では、まず、窒化膜５０
が除去される。それに代えて、窒化膜５０が、除去され
ずにそのまま残されてもよい。その後、構造物の表面全
体の上に、不純物がドープされたポリシリコン膜１１、
ＷＳｉｘ膜１２、および、絶縁膜１３が、この順序で堆
積される。トランジスタ形成部５１だけでなく、アライ
メントマーク形成部５２のトレンチ５４の内壁の上に
も、これらの膜が堆積する。その結果、トレンチ６２の
内側に、アライメントマークとして使用可能なアライメ
ントマークエッジ５６ａが形成される。
【０１５４】つぎに、構造物の表面全体にレジストが塗
布された後、アライメントマークエッジ５６ａをアライ
メントの基準として、マスクをアライメントすることに
より、レジストがパターニングされる。それにより、レ
ジスト１４が、チャネル領域５の上方に精度よく形成さ
れる。アライメントマークエッジ５６ａは段差であるた
め、容易に検出することができる。また、トレンチ５４
は、チャネル領域５を決定しているレジスト３４によっ
て、同時に形成される。すなわち、共通のマスクパター
ンの転写によって、双方の位置決めがなされる。このた
め、マスクずれがほとんどなく、チャネル領域５の上方
にレジスト１４を、高精度で形成することができる。
【０１５５】なお、アライメントの精度をさらに高める
ためには、図４７が示すように、レジスト１４が形成さ
れる前に、アライメントマーク形成部５２におけるポリ
シリコン膜１１、ＷＳｉｘ膜１２、および、絶縁膜１３
を除去しておくとよい。それにより、トレンチ５４の側
壁の上に形成された内壁酸化膜５５の表面を、アライメ
ントマークエッジ５６ｂとして用いて、レジスト１４を
形成するためのマスクのアライメントを行うことが可能
となる。その結果、ポリシリコン膜１１、ＷＳｉｘ膜１
２、および、絶縁膜１３の厚さのばらつきに由来するア
ライメントの誤差を減殺することができるので、さらに
高い精度でのアライメントが可能となる。
【０１５６】内壁酸化膜５５の厚さは、ゲート絶縁膜９
の厚さＴにほぼ等しい。したがって、内壁酸化膜５５が
形成される前のトレンチ５４の側壁の位置と、内壁酸化
膜５５が形成された後の内壁酸化膜５５の側壁表面の位
置との間の位置ずれは、Ｔ×(1-α)で表される。ここ
で、定数αは、シリコンが酸化することにより、１の厚
さの酸化膜を形成するときに消費されるシリコンの厚さ
を表しており、その値は、約0.44である。したがって、
厚さＴが2nmであるとすれば、位置ずれは、約1.12nmで
ある。ゲート長が仮に0.1μmであっても、位置ずれに由
来するアライメントの誤差は希少であると云える。ま
た、アライメントの精度をさらに高めるには、約1.12nm
の位置ずれを、考慮してアライメントを行うとよい。
【０１５７】さらに、内壁酸化膜５５をもエッチングに
より除去し、半導体基板１が露出するトレンチ５４の側
壁を、アライメントマークエッジとして使用することも
可能である。
【０１５８】図４７が示すように、アライメントマーク
形成部５２におけるポリシリコン膜１１、ＷＳｉｘ膜１
２、および、絶縁膜１３を除去するには、まず、絶縁膜
１３の上に、レジストを塗布した後、アライメントマー
ク形成部５２において開口するようにレジストをパター
ニングし、さらに、パターニングされたレジストを用る
ことにより、選択的にウェットエッチングを実行すると
よい。その後、レジストは除去される。
【０１５９】図４６または図４７の工程が完了すると、
図４８の工程が実行される。図４８の工程では、レジス
ト１４をマスクとして用いて反応性イオンエッチングが
実行されることにより、ゲート電極１５が形成される。
このとき、レジスト１４は、オーバーエッチングが行わ
れることにより除去される。また、図４６の工程が採用
されたときには、アライメントマーク形成部５２を覆っ
ていた多層構造の膜１１，１２，１３も、同時に除去さ
れる。以後の工程は、実施の形態３で説明した通りであ
る。
【０１６０】（9.実施の形態９）図４９〜図５４は、実
施の形態９の半導体装置の製造方法の製造工程図であ
る。本実施の形態の製造方法では、実施の形態５の製造
方法において、マスクパターンの位置合わせのためのア
ライメントマークが同時に形成される。この製造方法に
おいても、まず、実施の形態６と同要領で、図１の工程
が実行される。
【０１６１】その後、図４９の工程が実行される。図４
９の工程では、まず、構造物の上面全体にわたって、ポ
リシリコン膜４４および窒化膜（シリコン窒化膜）３８
が、この順序で堆積された後、窒化膜３８の上面全体
に、レジストが塗布される。
【０１６２】その後、このレジストがパターニングされ
ることにより、レジスト４９が形成される。レジスト４
９は、トランジスタ形成部５１においては、チャネル領
域５の上方に開口する開口部７０を有し、アライメント
マーク形成部５２においては、アライメントマークを形
成すべき部位の上方に開口する開口部７１を有する。
【０１６３】つづく図５０の工程では、レジスト４９を
マスクとして用いた選択的エッチングが実行されること
により、ポリシリコン膜４４および窒化膜３８が、開口
部７０および７１の直下において除去される。その後、
レジスト４９は、除去される。下敷酸化膜４８は、後の
熱酸化工程の直前まで残される。それによって、下敷酸
化膜４８は、チャネル領域５を汚染から保護する役割を
果たす。
【０１６４】つづく図５１の工程では、構造物の上面全
体に、新たなレジストが塗布される。つづいて、塗布さ
れたレジストが、パターニングされることにより、トラ
ンジスタ形成領域５１のみを被覆するレジスト６７が形
成される。つぎに、レジスト６７、ならびに、アライメ
ントマーク形成部５２に残されている窒化膜３８をマス
クとして用いて、反応性イオンエッチングが実行され
る。それにより、アライメントマーク形成部５２におい
て、窒化膜３８に覆われずに露出する半導体基板１の主
面の部分が除去される。その結果、アライメントマーク
の一部になるトレンチ５４が形成される。この工程で、
下敷酸化膜４８は、チャネル領域５における半導体基板
１の主面が、レジスト６７により汚染されるのを防ぐ働
きを果たす。
【０１６５】つづく図５２の工程では、まず、レジスト
６７が除去された後、窒化膜３８をマスクとして用いて
下敷酸化膜４８が選択的に除去される。その結果、チャ
ネル領域５において、半導体基板１の主面が露出する。
【０１６６】つぎの図５３の工程では、まず、例えば、
ドライＯ2雰囲気の中で熱酸化が行われる。その結果、
チャネル領域５における半導体基板１の主面の上に、ゲ
ート絶縁膜９がシリコン酸化膜として形成される。ソー
ス／ドレイン領域６における半導体基板１の上の下敷酸
化膜４８は、絶縁膜１０となる。アライメントマーク形
成部５２においては、トレンチ５４を除く部分は窒化膜
３８で覆われているので、主に、トレンチ５４の内壁が
酸化され、内壁酸化膜５５が形成される。
【０１６７】その後、構造物の上面全体にわたって、高
誘電体膜４０、窒化チタン膜４２、タングステン膜４
３、および、反射防止絶縁膜４５が、この順序で堆積さ
れる。トランジスタ形成部５１だけでなく、アライメン
トマーク部５２のトレンチ５４の内壁にも、これらの膜
が堆積する。その結果、トレンチ５４の内側に、アライ
メントマークとして使用可能なアライメントマークエッ
ジ５６が形成される。
【０１６８】つぎに、構造物の表面全体にレジストが塗
布された後、アライメントマークエッジ５６をアライメ
ントの基準として、マスクをアライメントすることによ
り、レジストがパターニングされる。それにより、レジ
スト４６が、チャネル領域５の上方に精度よく形成され
る。アライメントマークエッジ５６は段差であるため、
容易に検出することができる。また、トレンチ５４は、
チャネル領域５を決定しているレジスト４９によって、
同時に形成される。すなわち、共通のマスクパターンの
転写によって、双方の位置決めがなされる。このため、
マスクずれがほとんどなく、チャネル領域５の上方にレ
ジスト１４を、高精度で形成することができる。
【０１６９】図示を略するが、実施の形態８で説明した
ように、アライメントの精度を高めるために、トレンチ
５４の内壁に堆積された高誘電体膜４０、窒化チタン膜
４２、タングステン膜４３、および、反射防止絶縁膜４
５を除去した後に、アライメントが行われてもよい。
【０１７０】つづく図５３の工程では、レジスト１４を
マスクとして用いて反応性イオンエッチングが実行され
ることにより、ゲート電極１５が形成される。このと
き、レジスト１４は、オーバーエッチングが行われるこ
とにより除去される。また、アライメントマーク形成部
５２を覆っていた多層構造の膜４０，４２，４３，４５
も、同時に除去される。以後の工程は、実施の形態５で
説明した通りである。
【０１７１】（10.変形例）実施の形態６〜９では、ア
ライメントマークとして、トレンチが形成される例を示
したが、トレンチ以外のマークを形成することも、可能
である。ただし、トレンチでは、段差の側壁がマークと
して使用できるため、マークの検出が容易であるととも
に、より高い精度でのアライメントが可能であるという
利点がある。
【０１７２】
【発明の効果】第１の発明の製造方法では、窒素が導入
された領域では酸化反応が抑制されるので、絶縁膜がチ
ャネル領域よりもソース／ドレイン領域において厚く形
成される。このため、ゲート形成工程においてソース／
ドレイン領域へ準位が導入されるのを抑制することがで
き、完成された半導体装置のリーク電流を低減すること
ができる。しかも、窒素が導入された領域とそうでない
領域との酸化反応の速度差を利用して、厚さの異なる絶
縁膜が形成されるので、酸化にともなう絶縁膜における
応力の発生が抑制される。このため、ゲート絶縁膜に相
当する絶縁膜の周囲での界面準位密度の増加が抑制され
るので、ゲート絶縁膜の信頼性が向上する。
【０１７３】第２の発明の製造方法では、半導体窒化膜
で覆われた領域では酸化反応が抑制されるので、絶縁膜
がチャネル領域よりもソース／ドレイン領域において厚
く形成される。このため、ゲート形成工程においてソー
ス／ドレイン領域へ準位が導入されるのを抑制すること
ができ、完成された半導体装置のリーク電流を低減する
ことができる。しかも、半導体窒化膜がポリシリコン膜
を介してチャネル領域を覆っているので、酸化にともな
う絶縁膜における応力の発生が緩和される。このため、
ゲート絶縁膜に相当する絶縁膜の周囲での界面準位密度
の増加が緩和されるので、ゲート絶縁膜の信頼性が向上
する。
【０１７４】第３の発明の製造方法では、不純物が導入
された領域では酸化反応が促進されるので、絶縁膜がチ
ャネル領域よりもソース／ドレイン領域において厚く形
成される。このため、ゲート形成工程においてソース／
ドレイン領域へ準位が導入されるのを抑制することがで
き、完成された半導体装置のリーク電流を低減すること
ができる。しかも、不純物が導入された領域とそうでな
い領域との酸化反応の速度差を利用して、厚さの異なる
絶縁膜が形成されるので、酸化にともなう絶縁膜におけ
る応力の発生が抑制される。このため、ゲート絶縁膜に
相当する絶縁膜の周囲での界面準位密度の増加が抑制さ
れるので、ゲート絶縁膜の信頼性が向上する。
【０１７５】第４の発明の製造方法では、絶縁膜がチャ
ネル領域よりもソース／ドレイン領域において厚く形成
される。このため、ゲート形成工程においてソース／ド
レイン領域へ準位が導入されるのを抑制することがで
き、完成された半導体装置のリーク電流を低減すること
ができる。しかも、一旦形成された絶縁膜を選択的に除
去し、その後、より薄い絶縁膜を選択的に形成すること
により、厚さの異なる絶縁膜が形成されるので、酸化に
ともなう絶縁膜における応力の発生が抑制される。この
ため、ゲート絶縁膜に相当する絶縁膜の周囲での界面準
位密度の増加が抑制されるので、ゲート絶縁膜の信頼性
が向上する。
【０１７６】第５の発明の製造方法では、950℃以上の
温度で熱処理が行われるので、絶縁膜の粘性流動の効果
により、絶縁膜における応力の発生がさらに抑制され
る。
【０１７７】第６の発明の製造方法では、ゲート形成工
程におけるマスクパターンの位置合わせが、マークを基
準として行われるので、ゲート電極をチャネル領域の上
方に精度よく形成することができる。しかも、マークの
形成とチャネル位置選択工程との双方において、共通の
マスクパターンの転写を通じて位置決めがなされるの
で、ゲート形成工程で用いられるマスクパターンにおけ
るマスクずれを、十分に低く抑えることができる。
【０１７８】第７の発明の製造方法では、マークとして
トレンチが形成されるので、段差の側壁をマークとして
使用することができる。このため、マークの確認が容易
であるとともに、高い精度でのアライメントが可能とな
る。
【図面の簡単な説明】
【図１】 実施の形態１の製造方法の工程図である。
【図２】 実施の形態１の製造方法の工程図である。
【図３】 実施の形態１の製造方法の工程図である。
【図４】 実施の形態１の製造方法の工程図である。
【図５】 実施の形態１の製造方法の工程図である。
【図６】 実施の形態１の製造方法の工程図である。
【図７】 実施の形態１の製造方法の工程図である。
【図８】 ゲート絶縁膜の劣化の過程を説明する模式図
である。
【図９】 ゲート絶縁膜の劣化の過程を説明する模式図
である。
【図１０】 ゲート絶縁膜の劣化の過程を説明する模式
図である。
【図１１】 チャネル層とパンチスルーストッパ層の効
果を示すグラフである。
【図１２】 チャネル層のもう一つの効果を説明するグ
ラフである。
【図１３】 実施の形態１の変形例を示す半導体装置の
断面図である。
【図１４】 実施の形態２の製造方法の工程図である。
【図１５】 実施の形態２の製造方法の工程図である。
【図１６】 実施の形態２の効果を説明する模式図であ
る。
【図１７】 実施の形態２の効果を説明する模式図であ
る。
【図１８】 実施の形態３の製造方法の工程図である。
【図１９】 実施の形態３の製造方法の工程図である。
【図２０】 実施の形態３の製造方法の工程図である。
【図２１】 実施の形態３の製造方法の工程図である。
【図２２】 実施の形態４の製造方法の工程図である。
【図２３】 実施の形態４の製造方法の工程図である。
【図２４】 実施の形態４の製造方法の工程図である。
【図２５】 実施の形態４の製造方法の工程図である。
【図２６】 実施の形態４の製造方法の工程図である。
【図２７】 実施の形態５の製造方法の工程図である。
【図２８】 実施の形態５の製造方法の工程図である。
【図２９】 実施の形態５の製造方法の工程図である。
【図３０】 実施の形態５の製造方法の工程図である。
【図３１】 実施の形態６の製造方法の工程図である。
【図３２】 実施の形態６の製造方法の工程図である。
【図３３】 実施の形態６の製造方法の工程図である。
【図３４】 実施の形態６の製造方法の工程図である。
【図３５】 実施の形態６の製造方法の工程図である。
【図３６】 実施の形態６の製造方法の工程図である。
【図３７】 実施の形態７の製造方法の工程図である。
【図３８】 実施の形態７の製造方法の工程図である。
【図３９】 実施の形態７の製造方法の工程図である。
【図４０】 実施の形態７の製造方法の工程図である。
【図４１】 実施の形態７の製造方法の工程図である。
【図４２】 実施の形態８の製造方法の工程図である。
【図４３】 実施の形態８の製造方法の工程図である。
【図４４】 実施の形態８の製造方法の工程図である。
【図４５】 実施の形態８の製造方法の工程図である。
【図４６】 実施の形態８の製造方法の工程図である。
【図４７】 実施の形態８の製造方法の工程図である。
【図４８】 実施の形態８の製造方法の工程図である。
【図４９】 実施の形態９の製造方法の工程図である。
【図５０】 実施の形態９の製造方法の工程図である。
【図５１】 実施の形態９の製造方法の工程図である。
【図５２】 実施の形態９の製造方法の工程図である。
【図５３】 実施の形態９の製造方法の工程図である。
【図５４】 実施の形態９の製造方法の工程図である。
【図５５】 従来の製造方法の工程図である。
【図５６】 従来の製造方法の工程図である。
【図５７】 従来の別の製造方法の工程図である。
【図５８】 従来の別の製造方法の工程図である。
【符号の説明】
１ 半導体基板、５ チャネル領域、６ ソース／ドレ
イン領域、７ チャネル層、９ ゲート絶縁膜（絶縁
膜）、１０ 絶縁膜、１５ ゲート電極、３０ポリシリ
コン膜（多結晶半導体膜）、３１ 窒化膜（半導体窒化
膜）、３５ 高濃度不純物層、３６ 酸化膜（絶縁
膜）、３８ 窒化膜（半導体窒化膜）、３９酸化膜（絶
縁膜）、５４ トレンチ、６２ トレンチ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F040 DA00 DA01 DA12 DA18 DC01 EC01 EC04 EC07 EC13 EC19 ED01 ED03 ED09 EE05 EF02 EK02 EK05 EM01 EM02 EM03 FA17 FA19 FB02 FB04 FC04 FC10 FC13 FC15 FC19 5F058 BA06 BC02 BC11 BE07 BF62 BH01 BJ01 BJ10

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主面に選択的に形成された
    チャネル領域と、当該チャネル領域を挟むように半導体
    基板の主面に選択的に形成された一組のソース／ドレイ
    ン領域と、ゲート絶縁膜を挟んでチャネル領域に対向す
    るゲート電極とを備える半導体装置を製造する方法にお
    いて、 (a)前記半導体基板を準備する工程と、 (b)前記チャネル領域に相当する前記半導体基板の主面
    の部分に選択的に窒素を導入するチャネル位置選択工程
    と、 (c)前記半導体基板の主面を酸化させることにより、前
    記主面の上に絶縁膜を前記チャネル領域よりも前記一組
    のソース／ドレイン領域において厚く形成する酸化工程
    と、 (d)前記絶縁膜の上に電極材料を堆積する工程と、 (e)選択的エッチングを用いて前記電極材料を選択的に
    除去することにより、前記ゲート電極を形成するゲート
    形成工程と、を備える半導体装置の製造方法。
  2. 【請求項２】 半導体基板の主面に選択的に形成された
    チャネル領域と、当該チャネル領域を挟むように半導体
    基板の主面に選択的に形成された一組のソース／ドレイ
    ン領域と、ゲート絶縁膜を挟んでチャネル領域に対向す
    るゲート電極とを備える半導体装置を製造する方法にお
    いて、 (a)前記半導体基板を準備する工程と、 (b)前記半導体基板の前記主面を酸化させることにより
    当該主面の上に絶縁膜を形成する工程と、 (c)前記チャネル領域の上方に位置する前記絶縁膜の部
    分の上に、多結晶半導体膜と半導体窒化膜とを、この順
    序に堆積するチャネル位置選択工程と、 (d)前記チャネル位置選択工程よりも後に、前記半導体
    基板の前記主面を酸化させることにより、前記絶縁膜を
    前記チャネル領域よりも前記一組のソース／ドレイン領
    域において厚くする酸化工程と、 (d)前記多結晶半導体膜と前記半導体窒化膜とを除去す
    る工程と、 (e)前記絶縁膜の上に電極材料を堆積する工程と、 (f)選択的エッチングを用いて前記電極材料を選択的に
    除去することにより、前記ゲート電極を形成するゲート
    形成工程と、を備える半導体装置の製造方法。
  3. 【請求項３】 半導体基板の主面に選択的に形成された
    チャネル領域と、当該チャネル領域を挟むように半導体
    基板の主面に選択的に形成された一組のソース／ドレイ
    ン領域と、ゲート絶縁膜を挟んでチャネル領域に対向す
    るゲート電極とを備える半導体装置を製造する方法にお
    いて、 (a)前記半導体基板を準備する工程と、 (b)前記一組のソース／ドレイン領域に相当する前記半
    導体基板の主面の部分に、酸化反応において増速反応を
    引き起こす濃度で不純物を導入するチャネル位置選択工
    程と、 (c)前記半導体基板の主面を酸化させることにより、前
    記主面の上に絶縁膜を前記チャネル領域よりも前記一組
    のソース／ドレイン領域において厚く形成する酸化工程
    と、 (d)前記絶縁膜の上に電極材料を堆積する工程と、 (e)選択的エッチングを用いて前記電極材料を選択的に
    除去することにより、前記ゲート電極を形成するゲート
    形成工程と、を備える半導体装置の製造方法。
  4. 【請求項４】 半導体基板の主面に選択的に形成された
    チャネル領域と、当該チャネル領域を挟むように半導体
    基板の主面に選択的に形成された一組のソース／ドレイ
    ン領域と、ゲート絶縁膜を挟んでチャネル領域に対向す
    るゲート電極とを備える半導体装置を製造する方法にお
    いて、 (a)前記半導体基板を準備する工程と、 (b)前記半導体基板の前記主面を酸化させることにより
    当該主面の上に絶縁膜を形成する工程と、 (c)前記半導体基板の前記主面の上方に、前記一組のソ
    ース／ドレイン領域を覆い、前記チャネル領域では開口
    するように、半導体窒化膜を選択的に形成するチャネル
    位置選択工程と、 (d)前記半導体窒化膜をマスクとして用いた選択的エッ
    チングを施すことにより、前記絶縁膜を前記チャネル領
    域の上において除去する工程と、 (e)前記工程(d)よりも後に、前記半導体窒化膜をマスク
    として用いて、前記半導体基板の前記主面を選択的に酸
    化させることにより、前記チャネル領域において絶縁膜
    を、前記一組のソース／ドレイン領域の上の前記絶縁膜
    よりも薄く形成する酸化工程と、 (e)前記チャネル領域および前記ソース／ドレイン領域
    の上の前記絶縁膜の上方に、電極材料を堆積する工程
    と、 (f)選択的エッチングを用いて前記電極材料を選択的に
    除去することにより、前記ゲート電極を形成するゲート
    形成工程と、を備える半導体装置の製造方法。
  5. 【請求項５】 (A)前記酸化工程より後に、950℃以上の
    温度で加熱する工程を、さらに備える請求項１ないし請
    求項４のいずれかに記載の半導体装置の製造方法。
  6. 【請求項６】 (B)前記半導体基板の前記主面の中で、
    前記チャネル領域と前記ソース／ドレイン領域から外れ
    た部位に、マークを形成する工程、をさらに備え、 前記チャネル位置選択工程における処理の位置決めと、
    前記工程(B)で前記マークの位置決めとが、共通のマス
    クパターンの転写を通じて行われ、 前記ゲート形成工程において、前記電極材料を選択的に
    除去する位置が、別のマスクパターンの転写を通じて定
    められ、当該別のマスクパターンの位置合わせが、前記
    マークの位置を基準として行われる、請求項１ないし請
    求項５のいずれかに記載の半導体装置の製造方法。
  7. 【請求項７】 前記工程(B)において、前記マークとし
    て、トレンチが形成される、請求項６に記載の半導体装
    置の製造方法。
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