JP3500553B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 44
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 238000000034 method Methods 0.000 title description 43
- 239000000758 substrate Substances 0.000 claims description 53
- 238000005530 etching Methods 0.000 claims description 52
- 230000003647 oxidation Effects 0.000 claims description 29
- 238000007254 oxidation reaction Methods 0.000 claims description 29
- 230000001590 oxidative effect Effects 0.000 claims description 7
- 125000006850 spacer group Chemical group 0.000 claims description 7
- 239000010408 film Substances 0.000 description 335
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 44
- 229920005591 polysilicon Polymers 0.000 description 44
- 229910052581 Si3N4 Inorganic materials 0.000 description 22
- 239000007789 gas Substances 0.000 description 22
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 18
- 229910052710 silicon Inorganic materials 0.000 description 18
- 239000010703 silicon Substances 0.000 description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 229910052814 silicon oxide Inorganic materials 0.000 description 16
- 230000005669 field effect Effects 0.000 description 15
- 239000012298 atmosphere Substances 0.000 description 10
- 239000010409 thin film Substances 0.000 description 10
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 8
- 229910001882 dioxygen Inorganic materials 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 230000005684 electric field Effects 0.000 description 8
- 238000004528 spin coating Methods 0.000 description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/66583—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with initial gate mask or masking layer complementary to the prospective gate location, e.g. with dummy source and drain contacts
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- Engineering & Computer Science (AREA)
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Description
方法に関し、より詳しくは、短チャネル効果を抑制した
絶縁ゲート型電界効果トランジスタの製造方法に関す
る。
ュータの更なる高速化及び大容量化が要望されている。
そして、これらの要望を満たすため、絶縁ゲート型電界
効果トランジスタ(MOST)の高速化及び高集積化が
進められている。高速のMOSTを作成するためには、
ゲート長の縮小化が最も有効な手段であり、これは同時
に高集積化にも有利である。
横方向のドレイン電界が著しく強くなってしまい、相対
的に垂直なゲート電界が弱くなる。このため、キャリア
によるインパクトイオン化率が上昇し、しかもキャリア
のドリフト速度の飽和を招くことになる。インパクトイ
オン化率の上昇はホットキャリアの発生を促進させて信
頼性を低下させることにつながり、また、ドリフト速度
の飽和はMOSTのデバイス性能の限界につながる。
ト端での垂直なゲート電界の弱まりは、チャネルの反転
層幅に影響を与え、キャリアの移動度を低下させること
になる。これらの問題を改善する方法としてよく知られ
ていることは、図7に示すように、LDD(Lightly Do
ped Drain )構造とすることである。これにより、ゲー
ト電極4下のドレイン6b端部の電界が弱められ、相対
的に垂直なゲート電界が強められる。
0.35μmまで短縮が可能となり、信頼性を低下させ
ることなく高性能化を図ることが可能となった。そし
て、このLDD構造に加えて、更なるドレイン電界の緩
和、ドレイン端部での垂直なゲート電界の強度向上を目
的として、ゲート電極の中央部のゲート絶縁膜を厚く
し、両端部のそれを薄くした凸型ゲート絶縁膜の構造が
提案されている(特開昭64−054762号公報、特
開平02−109370号公報、特開平06−0136
04号公報を参照)。
絶縁膜構造を有するMOSTを示す断面図である。図8
(d)及び図9(d)において、シリコン基板11,2
1上に凸型ゲート絶縁膜13a,23aとゲート電極1
4,25aが形成され、ゲート電極14,25aの両側
のシリコン基板11,21にソース/ドレイン領域(S
/D領域)17a/17b,27a/27bが形成され
ている。
方法について図8及び図9を参照しながら説明する。第
1の方法では、図8(a)に示すように、シリコン基板
11上にゲート絶縁膜13を形成した後、その上に中央
部のゲート電極14を形成する。続いて、図8(b)に
示すように、そのゲート電極14をマスクとして隣接す
るゲート絶縁膜13を薄くした後、図8(c)に示すよ
うにゲート電極14を被覆して形成されたポリシリコン
膜を異方性エッチングしてゲート電極14の側壁にポリ
シリコン膜のサイドウオール16aを形成する。その
後、ゲート電極14及びサイドウオール16aをマスク
としてイオン注入し、S/D領域17a,17bを形成
する(図8(d))。
に、シリコン基板21上にレジストマスクに従ってゲー
ト絶縁膜23をエッチングし、膜厚の厚い部分と薄い部
分を形成した後、図9(b)に示すように、ゲート絶縁
膜23を被覆してポリシリコン膜25を形成する。続い
て、図9(c)に示すように、ホトリソグラフィ技術に
より、膜厚の厚いゲート絶縁膜23の全幅、及びこれに
隣接する薄い膜厚のゲート絶縁膜23の所定の幅にわた
って被覆するレジストマスク26を形成する。その後、
このレジストマスク26に従って、ポリシリコン膜25
をエッチングし、除去してゲート電極25aを形成す
る。更に、ゲート電極25aをマスクとしてゲート絶縁
膜23をエッチングし、除去して凸型ゲート絶縁膜23
aを形成する(図9(d))。
1の方法では、リソグラフィ限界の幅でゲート電極14
及びゲート絶縁膜13aの厚い部分を形成しても、ゲー
ト電極14の両側にさらに薄い膜厚のゲート絶縁膜13
a及びポリシリコン膜のサイドウオール16aを形成し
ているため、実効的なゲート長の増大を招くことにな
る。
程でゲート絶縁膜23aの厚い部分を形成した後、2回
目のリソグラフィ工程でゲート電極25aを形成してい
るため、2度の位置合わせが必要となり、位置合わせの
ためのマージンが大きくなる。また、ゲート電極25a
形成用のマスクの位置合わせの際、位置合わせがずれる
と、凸型ゲート絶縁膜23aの薄膜部分にかかる電極の
面積が変動し、十分な幅の薄膜部分が形成されなくな
り、薄膜ゲート絶縁膜による電界強化の効果が低下して
しまう。更に、0.35μm以下の超微細なパターンの
形成を想定すると位置合わせ精度の限界からゲート部分
の安定形成は困難となってしまう。
れも、デバイスの微細化、ゲート長の短縮化が妨げられ
ることになる。本発明は、上記の従来例の問題点に鑑み
て創作されたものであり、短チャネル効果を抑制しつ
つ、デバイスの微細化、ゲート長の短縮化を図ることが
可能な半導体装置の製造方法を提供することを目的とす
る。
である、半導体基板上であってゲート電極を形成すべき
領域に開口を有するマスクを形成する工程と、前記開口
を通して前記半導体基板を熱酸化し、前記半導体基板上
に第1のゲート絶縁膜を形成する工程と、前記開口を被
覆して第1の導電膜を形成した後、前記第1の導電膜を
異方性エッチングして前記開口の側壁に前記第1の導電
膜を残す工程と、前記マスク上及び前記開口内に耐酸化
性膜を形成した後、異方性エッチングし、前記側壁の第
1の導電膜を被覆して前記耐酸化性膜を残す工程と、前
記耐酸化性膜をマスクとして前記半導体基板を熱酸化し
て前記第1のゲート絶縁膜上に第2のゲート絶縁膜を形
成する工程と、前記耐酸化性膜を除去した後、前記開口
内の第1及び第2のゲート絶縁膜上に第2の導電膜を形
成して、前記第1及び第2の導電膜を含むゲート電極を
形成する工程とを有する半導体装置の製造方法によって
達成され、第2の発明である、前記ゲート電極を形成す
る工程は、前記開口を被覆して前記第2の導電膜と耐エ
ッチング性膜とを順に形成する工程と、前記耐エッチン
グ性膜をエッチングして前記耐エッチング性膜を前記開
口内に残す工程と、前記耐エッチング性膜をマスクとし
て前記第2の導電膜をエッチングして前記第2の導電膜
を前記開口内に残す工程と、前記第1及び第2の導電膜
上に第3の導電膜を選択成長する工程とを含むことを特
徴とする第1の発明に記載の半導体装置の製造方法によ
って達成され、第3の発明である、半導体基板上であっ
てゲート電極を形成すべき領域に開口を有するマスクを
形成する工程と、前記開口を通して前記半導体基板を熱
酸化して前記半導体基板上にゲート絶縁膜を形成する工
程と、前記開口を被覆してスペーサ膜を形成した後、前
記スペーサ膜を異方性エッチングして前記開口の側壁に
残す工程と、前記開口を被覆して耐エッチング性膜を形
成した後、前記耐エッチング性膜の一部をエッチングし
て少なくとも前記開口の底部のゲート絶縁膜上に前記耐
エッチング性膜を残す工程と、前記スペーサ膜を除去し
てその除去跡に前記ゲート絶縁膜を表出した後、前記底
部に残る耐エッチング性膜をマスクとして前記除去跡の
ゲート絶縁膜をエッチングし、薄くする工程と、前記耐
エッチング性膜を除去した後、前記開口内のゲート絶縁
膜上に導電膜を形成し、該導電膜を含むゲート電極を形
成する工程とを有する半導体装置の製造方法によって達
成され、第4の発明である、半導体基板上であってゲー
ト電極を形成すべき領域に開口を有するマスクを形成す
る工程と、前記開口を被覆して耐酸化性膜を形成した
後、前記耐酸化性膜を異方性エッチングして前記開口の
側壁に前記耐酸化性膜を残す工程と、前記側壁の耐酸化
性膜をマスクとして前記開口を通して前記半導体基板を
熱酸化し、前記開口内の半導体基板上に第1のゲート絶
縁膜を形成し、かつ前記側壁の耐酸化性膜の下の半導体
基板上に前記第1のゲート絶縁膜によりも膜厚の薄い第
2のゲート絶縁膜を形成する工程と、前記側壁の耐酸化
性膜を除去した後、前記開口内に導電膜を形成して該導
電膜を含むゲート電極を形成する工程とを有する半導体
装置の製造方法によって達成され、第5の発明である、
前記ゲート電極を形成する工程は、前記開口を被覆して
前記導電膜と平坦化膜とを順に形成し、その後、前記平
坦化膜と前記導電膜とをエッチングして前記導電膜を前
記開口内に残す工程であることを特徴とする第3又は第
4の発明のいずれかに記載の半導体装置の製造方法によ
って達成される。
に開口を形成し、その開口内に凸型ゲート絶縁膜とゲー
ト電極を形成しているので、ゲート部の幅寸法は、開口
の幅寸法以上には広がらない。従って、凸型ゲート絶縁
膜により短チャネル効果を抑制し、かつ、デバイスの微
細化、ゲート長の短縮化を図ることができる。また、異
方性エッチングによるセルフアライメントにより開口の
側壁に第1の導電膜やスペーサ膜や耐酸化性膜を形成
し、これらに基づいて薄い膜厚部分と厚い膜厚部分をと
もに備えた凸型ゲート絶縁膜を形成しているので、ゲー
ト長の短縮化を図る場合でも、凸型ゲート絶縁膜の各部
分を寸法精度良く形成することができる。
に、かつ半導体基板上に直接耐酸化性膜を形成し、その
状態で半導体基板を熱酸化している。従って、耐酸化性
膜に被覆されていないところに厚い膜厚のゲート絶縁膜
を形成すると同時に、酸化性ガスの回り込みを利用して
耐酸化性膜の下の半導体基板には薄い膜厚のゲート絶縁
膜を形成することができるため、製造工程を簡略化する
ことが可能である。
VD酸化膜や熱酸化膜と比べて大きいSOG膜を用いて
いるので、ゲート電極を形成した後にマスクを除去する
際に、基板表面に露出しているゲート絶縁膜やフィール
ド絶縁膜等のエッチングを抑制することができる。この
場合、ゲート絶縁膜やフィールド絶縁膜等と種類の異な
るシリコン窒化膜をマスクとして用いることにより、ゲ
ート絶縁膜やフィールド絶縁膜等に損傷を与えることな
く、マスクを除去することができる。
いて図面を参照しながら説明する。 (1)第1の実施の形態 図1(a)〜(e),図2(a)〜(e),図3(a)
〜(c)は、本発明の第1の実施の形態に係る、絶縁ゲ
ート型電界効果トランジスタの製造方法を示す断面図で
ある。
0Ωcmのp型のシリコン基板(半導体基板)31の素
子形成領域に、SiH4+NH3 を用い,約775℃(炉内温
度)の条件で膜厚約115nmの不図示のシリコン窒化
膜を形成する。次いで、図1(a)に示すように、その
シリコン窒化膜をマスクとして、選択酸化法により、酸
素ガス雰囲気中、温度900℃の条件でシリコン基板3
1を熱酸化し、素子分離領域に膜厚約350nmのシリ
コン酸化膜からなるフィールド絶縁膜32を形成する。
続いて、回転塗布法により膜厚約200nmのSOG膜
(Spin On Glass 膜(マスク))33を形成する。
リソグラフィ技術により、ゲート電極を形成すべき領域
に開口34aを有するレジストマスク34を形成する。
続いて、レジストマスク34に従って、CF4 ガスを用い
てSOG膜33をエッチングし、除去してゲート電極を
形成すべき領域に幅約300nmの開口33aを形成す
る。
(Ar)で分圧した酸素ガス雰囲気中、温度1000℃(炉内温
度)の条件で開口33aを通してシリコン基板31を熱
酸化し、膜厚約5nmのシリコン酸化膜からなる薄い膜
厚のゲート絶縁膜35を形成する。続いて、図1(d)
に示すように、SiH4を用い,約560℃(炉内温度)の
条件で膜厚約30nmのポリシリコン膜(第1の導電
膜)36を形成した後、図1(e)に示すように、BCl3
+Cl2 を用いた異方性エッチングによりポリシリコン膜
36をエッチングし、除去して、開口33aの側壁に幅
約30nmのポリシリコン膜36aを形成する。
NH3 を用い,約775℃(炉内温度)の条件で膜厚約2
0nmのシリコン窒化膜(耐酸化性膜)37を形成した
後、図2(b)に示すように、CF4 ガスを用いてシリコ
ン窒化膜37を異方性エッチングし、除去して、開口3
3bの側壁のポリシリコン膜36aに重ねて側壁に幅約
20nmのシリコン窒化膜37aを形成する。
雰囲気中、温度1000℃の条件で開口33cを通してシリ
コン基板31を熱酸化し、膜厚約7nmのシリコン酸化
膜からなる厚い膜厚のゲート絶縁膜35bを形成する。
このとき、側壁のシリコン窒化膜37aにより側壁のポ
リシリコン膜36aの酸化が防止される。これにより、
幅約200nm、膜厚約7nmを有する中央部の厚膜ゲ
ート絶縁膜35bと、幅約50nm、膜厚約5nmを有
する周辺部の薄膜ゲート絶縁膜35aとを備えた凸型ゲ
ート絶縁膜が形成される。
により側壁のシリコン窒化膜37aを除去した後、SiH4
を用い、約560℃(炉内温度)の条件で膜厚約30n
mのポリシリコン膜(第2の導電膜)38を形成する。
続いて、その上に回転塗布法によりレジスト膜(耐エッ
チング性膜)39を形成する。次に、図2(e)に示す
ように、酸素プラズマを用いたプラズマアッシャーによ
りレジスト膜39をエッチングして、開口33d内を埋
める。続いて、ポリシリコン膜38をエッチングしてS
OG膜33上のポリシリコン膜38を除去する。このと
き、開口33d内のポリシリコン膜38aはレジスト膜
39aに保護されているので、エッチングされずにその
まま残る。
ス拡散によりポリシリコン膜36a及び38a中にリン
を導入する。これにより、ポリシリコン膜36a及び3
8aのシート抵抗は凡そ15Ωcmとなる。次いで、図
3(a)に示すように、SiH4 還元法により、温度2
00〜300℃、圧力50mTorr以下の条件で、開
口33d内のポリシリコン膜36a及び38a上に膜厚
約100nmのタングステン膜(W膜)42を選択成長
する。ポリシリコン膜36a及び38aとW膜42がゲ
ート電極44を構成する。
Fで4分間処理してSOG膜33を除去する。このと
き、フィールド絶縁膜32やゲート絶縁膜もHFに曝さ
れるが、SOG膜に対するエッチングレート比が1/2
0であるため、フィールド絶縁膜32等は殆ど膜減りし
ない。次に、S/D領域となる領域に不図示のシリコン
酸化膜を1nm形成した後、ゲート電極44及びフィー
ルド絶縁膜32をマスクとして加速電圧20keV,ド
ーズ量1×1015cm-2,角度0°でAsをイオン注入
する。次いで、窒素雰囲気中、温度1000℃で、2秒
間のヒートパルス熱処理を行ってAsを活性化し、n型
のS/D領域43a,43bを形成する。
N2O を用いたプラズマCVD法により、温度約350℃
の条件で全面に膜厚約100nmのシリコン酸化膜45
を形成した後、フォトリソグラフィ技術により、S/D
領域43a,43b上のコンタクトホールを形成すべき
領域に開口を有する不図示のレジストマスクを形成す
る。次いで、CF4 ガスを用いて開口を通してシリコン酸
化膜45をエッチングし、除去してS/D領域43a,
43b上にコンタクトホールを形成する。
流量50sccm,圧力5mTorr の条件で膜厚約20nmの
Ti膜と膜厚約100nmのTiN膜を堆積した後、流
量180cc/minのWF6 と流量8.5l/minのArと流量7.0l/m
inのH2ガスを用いたCVD法により、温度約445℃,
圧力40Torrの条件で、膜厚約150nmのブランケッ
トタングステン膜(W膜)を形成する。次いで、これら
をパターニングし、コンタクトホールを通してS/D領
域43a,43bと接続するソース/ドレイン電極(S
/D電極)46a,46bを形成する。これにより、凸
型ゲート絶縁膜を備えた絶縁ゲート型電界効果トランジ
スタが完成する。
ば、図3(a)に示すように、開口33a内にゲート電
極44を形成しているので、ゲート部の幅寸法は、開口
33aの幅寸法以上には広がらない。従って、凸型ゲー
ト絶縁膜により短チャネル効果を抑制し、かつ、デバイ
スの微細化、ゲート長の短縮化を図ることができる。ま
た、図1(e)に示すように、異方性エッチングによる
セルフアライメントにより開口33aの側壁にポリシリ
コン膜36aを形成し、図2(c)に示すように、これ
らに基づいて薄い膜厚部分と厚い膜厚部分をともに備え
た凸型ゲート絶縁膜を形成しているので、ゲート長の短
縮化を図る場合でも、凸型ゲート絶縁膜の各部分を寸法
精度良く形成することができる。
VD酸化膜や熱酸化膜と比べて大きいSOG膜33を用
いているので、ゲート電極44を形成した後にマスク3
3を除去する際に、基板表面に露出しているゲート絶縁
膜やフィールド絶縁膜32等のエッチングを抑制するこ
とができる。従って、ゲート絶縁膜やフィールド絶縁膜
32等に損傷を与えることなく、マスク33を除去する
ことができる。
第2の実施の形態に係る、絶縁ゲート型電界効果トラン
ジスタの製造方法を示す断面図である。まず、図4
(a)に示すように、図1(a)により説明したのと同
じ条件及び方法によりにシリコン基板(半導体基板)5
1上の素子分離領域に膜厚約350nmのシリコン酸化
膜からなるフィールド絶縁膜52を形成する。
より、炉内温度約775℃の条件で膜厚約200nmの
シリコン窒化膜(マスク)53を形成する。続いて、フ
ォトリソグラフィ技術により、ゲート電極を形成すべき
領域に開口を有する不図示のレジストマスクを形成す
る。次に、CF4 ガスを用いて、レジストマスクに従って
シリコン窒化膜53をエッチングし、除去してゲート電
極を形成すべき領域に幅約300nmの開口53aを形
成する。
雰囲気中、温度約1000℃の条件で、開口53aを通して
シリコン基板51を熱酸化し、膜厚約5nmのシリコン
酸化膜からなる薄い膜厚のゲート絶縁膜54を形成す
る。次いで、回転塗布法により膜厚約30nmのSOG
膜を形成した後、CF4 ガスを用いた異方性エッチングに
よりSOG膜をエッチングし、除去して、開口53aの
側壁にSOG膜(スペーサ膜)55を形成する。
度)の条件で膜厚約20nmのポリシリコン膜を形成
し、その上にさらに回転塗布法によりレジスト膜(耐エ
ッチング性膜)を形成した後、O2ガスを用いてレジスト
膜をエッチングして開口53a内にレジスト膜57を残
す。更に、レジスト膜57をマスクとして、BCl3+Cl2
ガスを用いてポリシリコン膜をエッチングし、開口53
a内の側壁のSOG膜55と底部のゲート絶縁膜54と
を被覆するポリシリコン膜(耐エッチング性膜)56を
残す。
ッシャーによりレジスト膜57を除去した後、2%HF
により4分間処理して側壁のSOG膜55を除去する。
このとき、開口53aの底部のゲート絶縁膜54もHF
に曝されるが、SOG膜55に対するエッチングレート
比が1/20であるため、ゲート絶縁膜54自体は殆ど
膜減りしない。これにより、ゲート絶縁膜54の中央部
にのみポリシリコン膜56が残る。
リコン膜56をマスクとして、2%HFによりゲート絶
縁膜54を3分間エッチングして、ゲート絶縁膜54の
周辺部を薄くする。これにより、幅約200nm,膜厚
約7nmを有する中央部の厚膜ゲート絶縁膜54bと、
幅約50nm,膜厚約5nmを有する周辺部の薄膜ゲー
ト絶縁膜54aとを備えた凸型ゲート絶縁膜が形成され
る。
酸化膜に対する選択比が高い混酸、HF+HNO3を用いて開
口53a内に残るポリシリコン膜56のみをエッチング
し、除去した後、SiH4を用い、約560℃(炉内温度)
の条件で膜厚約200nmのポリシリコン膜(導電膜)
58を形成する。続いて、ガス拡散法によりリンを導入
し、ポリシリコン膜58のシート抵抗を凡そ15Ωcm
とする。
坦化膜)59を形成する。次いで、図4(e)に示すよ
うに、一次エッチとしてO2ガスを用い、二次エッチとし
てBCl3+Cl2 ガスを用いて、レジスト膜59及びポリシ
リコン膜58をエッチバックし、シリコン窒化膜53上
のポリシリコン膜58を除去するとともに、開口53a
内にポリシリコン膜(ゲート電極)58aを残す。
ガス拡散によりポリシリコン膜58a中にリンを導入す
る。これにより、ポリシリコン膜58aのシート抵抗は
凡そ15Ωcmとなる。次に、図5(a)に示すよう
に、熱燐酸によりシリコン窒化膜53をエッチングし、
除去する。続いて、酸素ガス雰囲気中、温度約900℃
の条件でS/D領域となる領域のシリコン基板51の表
面に不図示のシリコン酸化膜を約1nm形成した後、ゲ
ート電極58a及びフィールド絶縁膜52をマスクとし
て加速電圧20keV,ドーズ量1×1015cm-2,角
度0°でシリコン基板51内にAsをイオン注入する。
続いて、窒素雰囲気中、温度1000℃で、2秒間ヒー
トパルスによりシリコン基板51を加熱処理してAsを
活性化し、n型のS/D領域61a,61bを形成す
る。
N2O ガスを用いたプラズマCVD法により、温度約35
0℃の条件で全面に膜厚約100nmのシリコン酸化膜
62を形成した後、フォトリソグラフィ技術により、S
/D領域61a,61b上のコンタクトホールを形成す
べき領域に開口を有する不図示のレジストマスクを形成
する。
開口を通してシリコン酸化膜62をエッチングし、除去
してS/D領域61a,61b上にコンタクトホールを
形成する。次いで、Arガス等を用いたスパッタによ
り、流量50、圧力5mTorr の条件で膜厚約20nmの
Ti膜と膜厚約100nmのTiN膜及び膜厚約150
nmのW膜を形成した後、これらをパターニングし、コ
ンタクトホールを通してS/D領域61a,61bと接
続するS/D電極63a,63bを形成する。
1a,61bと接続するS/D電極63a,63bを形
成し、MOSTが完成する。以上のように、第2の実施
の形態によれば、図4(e)に示すように、開口53a
内にゲート電極58aを形成しているので、ゲート部の
幅寸法は、開口53aの幅寸法以上には広がらない。従
って、凸型ゲート絶縁膜により短チャネル効果を抑制
し、かつ、デバイスの微細化、ゲート長の短縮化を図る
ことができる。
ッチングによるセルフアライメントにより開口53aの
側壁にSOG膜55を形成し、図4(c)に示すよう
に、これらに基づいて薄い膜厚部分と厚い膜厚部分をと
もに備えた凸型ゲート絶縁膜を形成しているので、ゲー
ト長の短縮化を図る場合でも、凸型ゲート絶縁膜の各部
分を寸法精度良く形成することができる。
2等と種類の異なるシリコン窒化膜をマスク53として
用いることにより、ゲート絶縁膜やフィールド絶縁膜5
2等に損傷を与えることなく、マスク53を除去するこ
とができる。なお、図4(d)において、ポリシリコン
膜58上に更にレジスト膜59を形成してエッチバック
しているが、ポリシリコン膜58のみ形成してエッチバ
ックしてもよい。
る、絶縁ゲート型電界効果トランジスタの製造方法を示
す断面図である。まず、図6(a)に示すように、シリ
コン基板(半導体基板)71の素子形成領域を被覆する
不図示のシリコン窒化膜をマスクとして、酸素ガス雰囲
気中、温度約900℃の条件で、選択酸化法により素子
分離領域に膜厚約350nmのシリコン酸化膜からなる
フィールド絶縁膜72を形成する。
mのSOG膜(Spin on Glass 膜(マスク))73を形
成する。続いて、フォトリソグラフィ技術により、ゲー
ト電極を形成すべき領域に開口を有する不図示のレジス
トマスクを形成する。次に、CF4 ガスを用いて、レジス
トマスクに従ってSOG膜73をエッチングし、除去し
てゲート電極を形成すべき領域に幅約300nmの開口
73aを形成する(図6(a))。
3 ガスを用い、炉内温度約775℃の条件で、膜厚約3
0nmのシリコン窒化膜を形成した後、CF4 ガスを用い
て、異方性エッチングによりシリコン窒化膜をエッチン
グし、除去して、開口73aの側壁に幅約30nmのシ
リコン窒化膜(耐酸化性膜)74を残す。次いで、図6
(c)に示すように、酸素ガス雰囲気中、温度約1000℃
の条件で、新たな開口73bを通してシリコン基板71
を熱酸化し、膜厚約7nmのシリコン酸化膜からなるゲ
ート絶縁膜75bを形成する。このとき、側壁のシリコ
ン窒化膜74の下のシリコン基板71には、酸素ガスの
回り込みにより膜厚約5nmのシリコン酸化膜からなる
薄い膜厚のゲート絶縁膜75aが形成され、これによ
り、凸型ゲート絶縁膜が形成される。
より側壁のシリコン窒化膜74を除去した後、SiH4を用
い、炉内温度約560℃の条件で、膜厚約30nmのポ
リシリコン膜を形成し、その上にさらに回転塗布法によ
り不図示のレジスト膜(平坦化膜)を形成する。続い
て、レジスト膜及びポリシリコン膜をエッチバックし、
開口73a内にポリシリコン膜(ゲート電極)76を残
す。
ガス拡散によりポリシリコン膜76中にリンを導入す
る。これにより、ポリシリコン膜76のシート抵抗は凡
そ15Ωcmとなる。次いで、図6(e)に示すよう
に、2%HFによりSOG膜73を除去した後、ゲート
電極76及びフィールド絶縁膜72をマスクとして、図
3(b)で説明したのと同じ条件と方法によりリンをシ
リコン基板71内にイオン注入し、更に活性化して、n
型のS/D領域77a,77bを形成する。
7a,77bと接続する不図示のS/D電極を形成し、
MOSTが完成する。以上のように、第3の実施の形態
によれば、図6(d)に示すように、開口73a内にゲ
ート電極76を形成しているので、ゲート部の幅寸法
は、開口73aの幅寸法以上には広がらない。従って、
凸型ゲート絶縁膜により短チャネル効果を抑制し、か
つ、デバイスの微細化、ゲート長の短縮化を図ることが
できる。
ッチングによるセルフアライメントにより開口73aの
側壁にシリコン窒化膜74を形成し、図6(c)に示す
ように、これらに基づいて薄い膜厚部分と厚い膜厚部分
をともに備えた凸型ゲート絶縁膜を形成しているので、
ゲート長の短縮化を図る場合でも、凸型ゲート絶縁膜の
各部分を寸法精度良く形成することができる。
VD酸化膜や熱酸化膜と比べて大きいSOG膜73を用
いているので、ゲート電極76を形成した後にマスク7
3を除去する際に、基板表面に露出しているゲート絶縁
膜やフィールド絶縁膜72等のエッチングを抑制するこ
とができる。従って、ゲート絶縁膜やフィールド絶縁膜
72等に損傷を与えることなく、マスク33を除去する
ことができる。
体基板上のマスクに開口を形成し、その開口内に凸型ゲ
ート絶縁膜とゲート電極を形成しているので、ゲート部
の幅寸法は、開口の幅寸法以上には広がらず、従って、
凸型ゲート絶縁膜により短チャネル効果を抑制し、か
つ、デバイスの微細化、ゲート長の短縮化を図ることが
できる。
イメントにより開口の側壁に第1の導電膜やスペーサ膜
や耐酸化性膜を形成し、これらに基づいて薄い膜厚部分
と厚い膜厚部分をともに備えた凸型ゲート絶縁膜を形成
しているので、ゲート長の短縮化を図る場合でも、凸型
ゲート絶縁膜の各部分を寸法精度良く形成することがで
きる。
電界効果トランジスタの製造方法について示す断面図
(その1)である。
電界効果トランジスタの製造方法について示す断面図
(その2)である。
電界効果トランジスタの製造方法について示す断面図
(その3)である。
電界効果トランジスタの製造方法について示す断面図
(その1)である。
電界効果トランジスタの製造方法について示す断面図
(その2)である。
電界効果トランジスタの製造方法について示す断面図で
ある。
タの構造について示す断面図である。
タの製造方法について示す断面図である。
ジスタの製造方法について示す断面図である。
口、 35,54 ゲート絶縁膜、 35a,54a,75a 薄膜ゲート絶縁膜、 35b,54b,75b 厚膜ゲート絶縁膜、 36,36a ポリシリコン膜(第1の導電膜)、 37,37a,74 シリコン窒化膜(耐酸化性膜)、 38,38a ポリシリコン膜(第2の導電膜)、 39,39a レジスト膜(耐エッチング性膜)、 42 W膜、 43a,43b,61a,61b,77a,77b S
/D領域、 44 ゲート電極、 45,62 シリコン酸化膜、 46a,46b,63a,63b S/D電極、 53 シリコン窒化膜(マスク)、 56 ポリシリコン膜(耐エッチング性膜)、 58,76 ポリシリコン膜(導電膜)、 58a ポリシリコン膜(ゲート電極)、 59 レジスト膜(平坦化膜)。
Claims (5)
- 【請求項1】 半導体基板上であってゲート電極を形成
すべき領域に開口を有するマスクを形成する工程と、 前記開口を通して前記半導体基板を熱酸化し、前記半導
体基板上に第1のゲート絶縁膜を形成する工程と、 前記開口を被覆して第1の導電膜を形成した後、前記第
1の導電膜を異方性エッチングして前記開口の側壁に前
記第1の導電膜を残す工程と、 前記マスク上及び前記開口内に耐酸化性膜を形成した
後、異方性エッチングし、前記側壁の第1の導電膜を被
覆して前記耐酸化性膜を残す工程と、 前記耐酸化性膜をマスクとして前記半導体基板を熱酸化
して前記第1のゲート絶縁膜上に第2のゲート絶縁膜を
形成する工程と、 前記耐酸化性膜を除去した後、前記開口内の第1及び第
2のゲート絶縁膜上に第2の導電膜を形成して、前記第
1及び第2の導電膜を含むゲート電極を形成する工程と
を有する半導体装置の製造方法。 - 【請求項2】 前記ゲート電極を形成する工程は、 前記開口を被覆して前記第2の導電膜と耐エッチング性
膜とを順に形成する工程と、 前記耐エッチング性膜をエッチングして前記耐エッチン
グ性膜を前記開口内に残す工程と、 前記耐エッチング性膜をマスクとして前記第2の導電膜
をエッチングして前記第2の導電膜を前記開口内に残す
工程と、 前記第1及び第2の導電膜上に第3の導電膜を選択成長
する工程とを含むことを特徴とする請求項1に記載の半
導体装置の製造方法。 - 【請求項3】 半導体基板上であってゲート電極を形成
すべき領域に開口を有するマスクを形成する工程と、 前記開口を通して前記半導体基板を熱酸化して前記半導
体基板上にゲート絶縁膜を形成する工程と、 前記開口を被覆してスペーサ膜を形成した後、前記スペ
ーサ膜を異方性エッチングして前記開口の側壁に残す工
程と、 前記開口を被覆して耐エッチング性膜を形成した後、前
記耐エッチング性膜の一部をエッチングして少なくとも
前記開口の底部のゲート絶縁膜上に前記耐エッチング性
膜を残す工程と、 前記スペーサ膜を除去してその除去跡に前記ゲート絶縁
膜を表出した後、前記底部に残る耐エッチング性膜をマ
スクとして前記除去跡のゲート絶縁膜をエッチングし、
薄くする工程と、 前記耐エッチング性膜を除去した後、前記開口内のゲー
ト絶縁膜上に導電膜を形成し、該導電膜を含むゲート電
極を形成する工程とを有する半導体装置の製造方法。 - 【請求項4】 半導体基板上であってゲート電極を形成
すべき領域に開口を有するマスクを形成する工程と、 前記開口を被覆して耐酸化性膜を形成した後、前記耐酸
化性膜を異方性エッチングして前記開口の側壁に前記耐
酸化性膜を残す工程と、 前記側壁の耐酸化性膜をマスクとして前記開口を通して
前記半導体基板を熱酸化し、前記開口内の半導体基板上
に第1のゲート絶縁膜を形成し、かつ前記側壁の耐酸化
性膜の下の半導体基板上に前記第1のゲート絶縁膜によ
りも膜厚の薄い第2のゲート絶縁膜を形成する工程と、 前記側壁の耐酸化性膜を除去した後、前記開口内に導電
膜を形成して該導電膜を含むゲート電極を形成する工程
とを有する半導体装置の製造方法。 - 【請求項5】 前記ゲート電極を形成する工程は、前記
開口を被覆して前記導電膜と平坦化膜とを順に形成し、
その後、前記平坦化膜と前記導電膜とをエッチングして
前記導電膜を前記開口内に残す工程であることを特徴と
する請求項3又は請求項4のいずれかに記載の半導体装
置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31688995A JP3500553B2 (ja) | 1995-12-05 | 1995-12-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31688995A JP3500553B2 (ja) | 1995-12-05 | 1995-12-05 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09162390A JPH09162390A (ja) | 1997-06-20 |
JP3500553B2 true JP3500553B2 (ja) | 2004-02-23 |
Family
ID=18082044
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31688995A Expired - Lifetime JP3500553B2 (ja) | 1995-12-05 | 1995-12-05 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
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JP (1) | JP3500553B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6531410B2 (en) | 2001-02-27 | 2003-03-11 | International Business Machines Corporation | Intrinsic dual gate oxide MOSFET using a damascene gate process |
JP5132691B2 (ja) * | 2010-01-06 | 2013-01-30 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
1995
- 1995-12-05 JP JP31688995A patent/JP3500553B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH09162390A (ja) | 1997-06-20 |
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